KR101090372B1 - method for fabricating metal line of the semiconductor device - Google Patents
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Abstract
본 발명은 구리를 이용하여 금속 배선을 형성할 때 금속 장벽막과 구리 배선에 갈바닉 부식이 발생하는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것으로, 본 발명의 반도체 소자의 금속 배선 형성방법은 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막에 다마신 패턴을 형성하는 단계; 상기 다마신 패턴 내부에 제1금속 장벽막을 형성하는 단계; 상기 다마신 패턴 내부를 제외한 상기 절연막 상에 제2금속 장벽막을 형성하는 단계; 상기 다마신 패턴을 포함한 상기 제2금속 장벽막 상에 금속 배선용 물질막을 형성하는 단계; 및 상기 금속 배선용 물질막에 평탄화 공정을 실시하여 상기 다마신 패턴에 금속 배선을 형성하는 단계를 포함하고, 상술한 본 발명은 금속 배선을 화학 기계적 연마하여 격리 형성할 때, 금속 장벽막과 금속 배선에 갈바닉 부식이 발생하는 것을 방지하여 결함없이 균일한 금속 배선을 형성할 수 있는 효과가 있다.The present invention relates to a method for forming a metal wiring of a semiconductor device that can prevent galvanic corrosion of the metal barrier film and the copper wiring when the metal wiring is formed using copper, and the metal wiring formation of the semiconductor device of the present invention. The method includes forming an insulating film on a semiconductor substrate; Forming a damascene pattern on the insulating film; Forming a first metal barrier layer inside the damascene pattern; Forming a second metal barrier film on the insulating film except for the inside of the damascene pattern; Forming a material layer for a metal wiring on the second metal barrier layer including the damascene pattern; And forming a metal wiring on the damascene pattern by performing a planarization process on the material layer for the metal wiring, and the present invention described above includes a metal barrier film and a metal wiring when the metal wiring is isolated by chemical mechanical polishing. The galvanic corrosion is prevented from occurring so that a uniform metal wiring can be formed without defects.
금속 장벽막, 금속 배선, 전위차, 갈바닉 부식 Metal barrier film, metal wiring, potential difference, galvanic corrosion
Description
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로서, 특히 구리를 이용하여 금속 배선을 형성할 때 금속 장벽막과 구리 배선에 갈바닉 부식이 발생하는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in a semiconductor device, and more particularly, to a method for forming metal wirings in a semiconductor device capable of preventing galvanic corrosion from occurring on a metal barrier film and a copper wiring when forming a metal wiring using copper. It is about.
반도체 소자의 금속 배선은 반도체 소자에 형성된 여러 요소들을 전기적으로 연결시켜주는 상호 연결선 역할을 하며, 반도체 소자의 크기가 축소됨에 따라 적절한 비저항 특성을 가지면서 미세한 폭으로 형성하는 것이 점차 중요한 이슈가 되고 있다.The metal wiring of the semiconductor device serves as an interconnection line that electrically connects various elements formed in the semiconductor device, and as the size of the semiconductor device is reduced, it is becoming increasingly important to form a fine width with appropriate resistivity characteristics. .
반도체 메모리장치가 고집적화되면서 금속 배선 형성 물질로써 알루미늄(Al)은 매립 특성이 우수하지 못함에도 불구하고 비저항이 2.7μΩcm 정도로 낮고 금속 배선을 형성하는 공정이 비교적 용이하기 때문에 금속 배선 물질로서 널리 사용되어 왔다. 그러나, 반도체 소자의 디자인 룰(design rule)이 0.25㎛ 급으로 축소되 면서 스텝 커버리지(step coverage)가 열악한 물리 기상 증착(Physical Vapor Deposition, PVD) 방식으로 형성되는 알루미늄으로는 미세한 금속 배선을 형성하는 것이 어려워지고 있다.As semiconductor memory devices have been highly integrated, aluminum (Al) has been widely used as a metal wiring material due to its low resistivity as low as 2.7 μΩcm and a relatively easy process for forming metal wires, despite the fact that the buried property is not excellent. . However, as the design rule of the semiconductor device is reduced to 0.25 占 퐉, aluminum formed by a physical vapor deposition (PVD) method having poor step coverage forms a fine metal wiring. It is getting harder.
이러한 알루미늄 금속 배선의 한계를 고려하여 알루미늄에 비해 매립 특성이 우수한 구리를 금속 배선 재료로 사용하는 기술에 대한 관심이 높아가고 있다. 통상적으로 구리를 사용하여 금속 배선을 형성할 때 화학 기상 증착법(Chemical Vapor Deposition; CVD)을 사용하고 있다. In consideration of such limitations of aluminum metal wiring, there is increasing interest in a technology of using copper as a metal wiring material, which has better embedding characteristics than aluminum. Typically, chemical vapor deposition (CVD) is used to form metal wiring using copper.
그런데, 구리는 식각 특성이 불량한 단점이 있어 일반적인 금속 배선 형성 공정에 적용하기 어렵다. 즉, 고단차비를 가지는 금속 배선의 형성시 금속 배선의 CD 균일도(critical dimension uniformity), 라인 식각 프로파일(line etch profile) 및 포토 레지스트의 식각 선택비 등에서 만족할만한 결과를 얻기 힘들다. 이러한 구리의 단점을 극복하기 위하여 다마신(damascene) 방법을 이용한 금속 배선 형성 공정이 사용되고 있다. However, copper has a disadvantage in that the etching characteristics are poor, so it is difficult to apply it to a general metal wiring forming process. That is, it is difficult to obtain satisfactory results in the CD critical dimension uniformity, the line etch profile, the etching selectivity of the photoresist, and the like, when the metal wiring having the high step ratio is formed. In order to overcome the disadvantages of copper, a metal wiring forming process using a damascene method is used.
통상적인 다마신 금속배선 공정은, 먼저 트렌치 절연막에 금속 배선을 형성하기 위한 트렌치를 형성하고 트렌치를 포함하는 트렌치 절연막 상에 금속 장벽막과 금속 배선용 물질막으로써 구리막을 형성한다. 그리고 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법을 이용하여 트렌치 절연막 상부에 있는 금속 장벽막 및 구리막을 제거한다. 이로써, 각각의 트렌치에 금속 장벽막 및 구리막을 잔류시켜 금속 배선을 형성하는 과정을 거치고 있다.A conventional damascene metallization process first forms a trench for forming metal wiring in the trench insulating film and then forms a copper film as a metal barrier film and a material film for metal wiring on the trench insulating film including the trench. The metal barrier film and the copper film on the trench insulating film are removed by using a chemical mechanical polishing (CMP) method. As a result, a metal barrier film and a copper film are left in each trench to form a metal wiring.
그런데 화학 기계적 연마 공정 중에 트렌치 절연막 상의 구리막이 거의 제거 되는 시점에서 금속 장벽막과 구리막이 슬러리(slurry)에 동시에 접하게 된다. 이 경우 금속 장벽막과 구리막 사이의 큰 전위차로 인하여 금속 장벽막과 금속 배선에 갈바닉 부식(galvanic corrosion)이 발생하여 금속 배선의 특성을 저해할 수 있다.However, when the copper film on the trench insulating film is almost removed during the chemical mechanical polishing process, the metal barrier film and the copper film are in contact with the slurry at the same time. In this case, galvanic corrosion may occur between the metal barrier film and the metal wiring due to a large potential difference between the metal barrier film and the copper film, thereby degrading the characteristics of the metal wiring.
이때, 문제는 구리 배선의 저항을 감소시키는 금속 장벽막 일수록 활성이 상대적으로 커서 갈바닉 부식이 촉진되어 구리막과 금속 장벽막 표면에 결함을 더 발생시키게 된다. At this time, the problem is that the more the metal barrier film to reduce the resistance of the copper wiring is relatively active, the galvanic corrosion is promoted to cause more defects on the surface of the copper film and the metal barrier film.
이하, 갈바닉 부식이 발생한 종래 기술에 따른 금속 배선의 구조를 설명하면 다음과 같다. Hereinafter, the structure of the metal wiring according to the prior art in which galvanic corrosion occurs is as follows.
도 1은 종래 기술에 따라 반도체 소자의 금속 배선을 형성한 구조 단면도이다. 1 is a cross-sectional view of a structure in which metal wirings of a semiconductor device are formed according to the related art.
도 1에 도시한 바와 같이, 종래에는 반도체 기판(11)에 상술한 바와 같은 다마신 금속배선 공정을 진행하여 구리 배선(15)을 형성한다. 이때, Ru를 금속 장벽막(14)으로 사용하는데, 상기 Ru는 Cu의 적심성(wetablility)은 상당히 좋으나 구리 배선(15)과 전위차가 커서 구리 배선(15)과 금속 장벽막(14)에 화학 기계적 연마(CMP) 공정을 진행할 때 갈바닉 부식이 발생하여 CMP의 허들로 존재한다는 문제가 있다. 미설명 부호 '12'는 제1절연막이고, '13'은 제2절연막이다. As shown in FIG. 1, conventionally, the damascene metal wiring process as described above is performed on the
이와 같이, 종래의 금속 배선은 화학 기계적 연마(CMP) 공정을 진행할 때, 금속 장벽막(14)과 구리 배선(15)이 접하는 부분에서 갈바닉 부식이 발생하여 금속 배선의 특성이 저하되고, 이에 따라서, 반도체 소자의 특성과 신뢰성이 저하된다는 문제가 있다. As described above, in the conventional metal wiring, when the chemical mechanical polishing (CMP) process is performed, galvanic corrosion occurs at a portion where the
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 금속 장벽막과 금속 배선 사이에 표면 전위차를 감소시킴으로써, 화학 기계적 평탄화 공정 중에 금속 장벽막 및 금속 배선에 갈바닉 부식이 발생하는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems according to the prior art, and by reducing the surface potential difference between the metal barrier film and the metal wiring, the galvanic corrosion occurs in the metal barrier film and the metal wiring during the chemical mechanical planarization process. It is an object of the present invention to provide a method for forming a metal wiring of a semiconductor device that can be prevented.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 금속 배선 형성방법은 반도체 기판상에 절연막을 형성하는 단계; 상기 절연막에 다마신 패턴을 형성하는 단계; 상기 다마신 패턴 내부에 제1금속 장벽막을 형성하는 단계; 상기 다마신 패턴 내부를 제외한 상기 절연막 상에 제2금속 장벽막을 형성하는 단계; 상기 다마신 패턴을 포함한 상기 제2금속 장벽막 상에 금속 배선용 물질막을 형성하는 단계; 및 상기 금속 배선용 물질막에 평탄화 공정을 실시하여 상기 다마신 패턴에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.Method for forming a metal wiring of the semiconductor device of the present invention for achieving the above object comprises the steps of forming an insulating film on the semiconductor substrate; Forming a damascene pattern on the insulating film; Forming a first metal barrier layer inside the damascene pattern; Forming a second metal barrier film on the insulating film except for the inside of the damascene pattern; Forming a material layer for a metal wiring on the second metal barrier layer including the damascene pattern; And forming a metal wiring on the damascene pattern by performing a planarization process on the metal wiring material film.
상기 제1금속 장벽막의 형성방법은, 상기 다마신 패턴을 포함하는 상기 절연막 상에 제1금속 장벽막을 형성하는 단계; 상기 절연막의 표면이 드러날 때까지 상기 제1금속 장벽막을 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 하는 단계를 포함한다. The method of forming the first metal barrier film may include forming a first metal barrier film on the insulating film including the damascene pattern; Chemical mechanical polishing (CMP) the first metal barrier film until the surface of the insulating film is exposed.
그리고, 상기 제2금속 장벽막의 형성방법은, 챔버내에서 상기 다마신 패턴을 포함한 상기 절연막상에 스퍼터링(sputtering) 공정으로 제2금속 장벽막을 형성하는 제1단계; 동일 챔버내에서 연속으로 Ar 가스를 흘려주어 상기 절연막 상에만 남도록 상기 제2금속 장벽막을 식각하는 제2단계를 포함한다. The method of forming the second metal barrier film may include: a first step of forming a second metal barrier film on the insulating film including the damascene pattern in a chamber by a sputtering process; And etching the second metal barrier film to continuously flow Ar gas in the same chamber to remain only on the insulating film.
상술한 본 발명은 금속 배선을 화학 기계적 연마하여 격리 형성할 때, 금속 장벽막과 금속 배선에 갈바닉 부식이 발생하는 것을 방지할 수 있다. 이에 따라 결함없이 균일한 금속 배선을 형성하는 것이 가능하여 반도체 소자의 특성과 신뢰성을 향상시킬 수 있다.The present invention described above can prevent galvanic corrosion from occurring in the metal barrier film and the metal wiring when the metal wiring is isolated by chemical mechanical polishing. As a result, it is possible to form uniform metal wiring without defects, thereby improving the characteristics and reliability of the semiconductor device.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도이다.2A through 2F are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device in accordance with an embodiment of the present invention.
본 발명에 따른 반도체 소자의 금속 배선 형성방법은 도면에는 도시되지 않았지만, 반도체 기판에는 게이트, 접합 영역, 콘택 플러그 등이 형성되어 있을 수 있고, 반도체 소자는 플래시 메모리 소자 또는 디램 메모리 소자 등 금속 배선이 형성되는 모든 반도체 소자를 포함할 수 있다. Although not shown in the drawings, a method of forming a metal wiring of a semiconductor device according to the present invention may include a gate, a junction region, a contact plug, or the like formed on a semiconductor substrate. It may include any semiconductor device to be formed.
이하, 본 발명을 설명하면, 먼저, 도 2a에 도시한 바와 같이, 반도체 기판(21) 상에 제1절연막(22)을 형성하고, 이후에 제1절연막(22) 상에 제2절연막(23)을 차례로 형성한다. Hereinafter, the present invention will be described. First, as shown in FIG. 2A, the first insulating
이때, 상기 제1절연막(22)은 반도체 기판(21)과 반도체 기판(21) 상에 형성될 금속 배선 사이를 절연하기 위하여 형성하는 것으로, 예를 들어 제1절연막(22)은 실리콘 질화막(Si3N4)으로 형성할 수 있다. In this case, the first insulating
그리고, 제2절연막(23)은 반도체 기판(21)과 반도체 기판(21) 상에 형성될 금속 배선 사이를 절연시키는 역할을 할 뿐만 아니라, 금속 배선을 형성하기 위한 단차를 제공하는 다마신 패턴을 형성하기 위한 것이다. 이와 같은 제2절연막(23)은 산화막과 같은 절연체막을 이용하여 형성할 수 있고, 이후에 형성될 평탄화 공정시 손실될 수 있는 두께를 고려하여 형성한다.The second insulating
상기 제1, 제2절연막(22, 23)을 실리콘 질화막과 산화막으로 형성한 것은 본 발명의 실시예를 설명하기 위해 일예일 뿐, 본 발명을 한정하기 위한 것이 아니다. The first and second insulating
다음에, 상기 제2절연막(23) 상에 하드 마스크 패턴(도시하지 않음)을 형성하고, 하드 마스크 패턴을 이용한 식각 공정을 실시하여 제1, 제2절연막(22, 23) 중 금속 배선이 형성될 영역에 다마신 패턴을 형성한다. 다마신 패턴은 트렌치(trench) 또는 비아홀(via hole)을 포함할 수 있다. 이때, 트렌치는 측벽을 수직으로 형성하고 하부에 언더컷(undercut)이 발생하지 않도록 하여 트렌치에 금속배선용 물질막이 보이드(void)없이 형성될 수 있도록 한다. Next, a hard mask pattern (not shown) is formed on the second insulating
이후에, 다마신 패턴을 포함하는 제2절연막(23) 상에 제1금속 장벽막(24)을 형성한다. 제1금속 장벽막(24)은 다마신 패턴에 금속 배선용 물질을 형성할 때 금속 배선용 물질이 제2절연막(23)으로 확산되는 것을 방지하는 확산 방지층 역할을 한다. 이때, 상기 제1금속 장벽막(24)은 저저항과 추후에 금속 배선용 물질과의 적심성(wetablility)이 좋은 Ru 금속을 증착하여 형성한다. 증착하는 방법으로는 물리 기상 증착(Physical Vapor Deposition; PVD) 방법, 화학 기상 증착 방법 또는 원자층 증착(Atomic Layer Deposition; ALD) 방법을 이용하여 형성할 수 있다. Thereafter, the first
이후에, 도 2b에 도시한 바와 같이, 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시하여 상기 제2절연막(23)의 표면이 드러날 때까지 제1금속 장벽막(24)을 제거한다. 이에 의해서, 제1금속 장벽막(24)은 다마신 패턴 내부에만 형성된다. Subsequently, as shown in FIG. 2B, the first
상기 제1금속 장벽막(24)을 Ru 금속으로 형성한 것은 본 발명의 실시예를 설명하기 위한 일예일 뿐, 본 발명을 한정하기 위한 것이 아니므로 금속 장벽막 역할을 할 수 있는 다른 종류의 금속도 사용가능하다. Forming the first
다음에, 도 2c에 도시한 바와 같이, 제1금속 장벽막(24)을 포함한 제2절연막(23) 상에 제2금속 장벽막(25)을 형성한다. Next, as shown in FIG. 2C, a second
이때, 제2금속 장벽막(25)은 예를 들어, 챔버내에서 탄탈(Ta) 금속을 물리 기상 증착 방법, 화학 기상 증착 방법, 원자층 증착 방법 중 어느 하나로 형성할 수 있다. In this case, the second
상기 제2금속 장벽막(25)은 차후에 금속 배선용 물질막을 화학 기계적 평탄화 공정으로 연마시킬 때, 제1금속 장벽막(24)과 금속 배선용 물질막 사이의 전위 차를 감소시켜서 갈바닉 부식이 발생하는 문제를 방지하기 위한 버퍼 장벽막 역할을 한다. When the second
부연하면, 상기에는 제2금속 장벽막(25)을 탄탈(Ta) 금속으로 형성하는 것을 제시하였지만, 이것은 본 발명의 일예일 뿐, 본 발명을 한정하기 위한 것이 아니며, 상기 제2금속 장벽막(25)은 상기 제1금속 장벽막(24) 보다 차후에 형성될 금속 배선과의 전위 차이가 작은 어느 금속으로도 형성가능하다. In other words, although the above-described formation of the second
이어서, 도 2d에 도시한 바와 같이, 상기 제2금속 장벽막(25)을 형성한 챔버내에서 연속으로(in-situ) Ar가스를 흘려주어 제2금속 장벽막(25)을 식각한다. 이때 백바이어스(backbias)는 500~1000W 범위로 가하고, Ar+ 이온은 2~10sccm 범위를 주입한다. 이와 같은 공정을 진행하면, 주입된 아르곤 가스가 제2금속 장벽막(25)을 스퍼터시켜, 다마신 패턴 하부에 증착된 제2금속 장벽막(25)이 제거된다. 이때 제2절연막(23) 상부에 형성된 제2금속 장벽막(25)도 어느 정도 식각되어 두께가 낮아진다. Subsequently, as shown in FIG. 2D, the Ar metal is flowed in-situ in the chamber in which the second
상기 제2금속 장벽막(25) 형성방법에 대하여 부연설명하면, 버퍼 장벽막 역할을 하는 제2금속 장벽막(25)은 금속 배선용 물질과 접촉되는 상부, 즉, 제2절연막(23) 상부에만 남도록 형성하는데, 이를 위해서, 다음과 같은 공정을 진행할 수도 있다. The method of forming the second
예를 들어, 제2금속 장벽막(25)은 스퍼터링(sputtering) 방식으로 증착할 수 있는데, 이때 바이어스는 100~1000W 범위로 가한다. 이 스퍼터링 방식은 다마신 패턴의 측면과 바텀의 스텝커버리지(step coverage)가 상대적으로 좋지 않은 것으로, 공정을 진행한 후에 제2금속 장벽막(25)은 다마신 패턴의 측면(side)에는 증착되는 것이 거의 없고, 다마신 패턴의 바텀도 제2절연막(23) 상부에 비해 상대적으로 스텝 커버리지가 좋지 않기 때문에 얇게 형성된다. 이와 같이 제2금속 장벽막(25)을 형성한 다음 동일 장비에서 연속으로 제2금속 장벽막(25)에 Ar을 스퍼터 시키면 바텀에 있는 제2금속 장벽막(25)은 제거되고 제2절연막(23) 상부에 형성된 제2금속 장벽막(25)은 버퍼 장벽막 역할을 할 수 있을 정도의 두께만이 남게 된다. 이와 같은 공정을 DEP+ETCH 기법이라고 한다. For example, the second
이후에, 도 2e에 도시한 바와 같이, 제2절연막(23) 상에 금속 배선용 물질막(26), 예를 들면 구리막을 형성한다.Subsequently, as shown in FIG. 2E, a metal
다음에 도 2f에 도시한 바와 같이, 금속 배선용 물질막(26)과 제2금속 장벽막(25)에 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시하여 제2절연막(23)이 드러나도록 각 다마신 패턴별로 제1금속 장벽막(24)과 금속 배선(26A)을 격리한다. 상기 화학 기계적 연마 공정은 구리 연마용 슬러리를 사용하며, 평탄도가 우수하도록 연마 압력을 1.5∼2 psi로 진행하는 것이 바람직하다. Next, as shown in FIG. 2F, the planarization process, such as a chemical mechanical polishing (CMP) method, is performed on the
상술된 본 발명을 부연하면, 일반적으로 갈바닉 부식(galvanic corrosion)은 전해액에서 전위차가 큰 금속들이 연결되었을 때 전류가 흐르면서 발생하고 그 전위차의 크기와 비례해서 갈바닉 부식이 발생하는 크기도 증가한다. 그런데, 화학 기계적 연마 공정에서 슬러리가 전해액에 대응하는 역할을 하며 금속 배선용 물질막과 금속 장벽막 사이에 전위차가 크기 때문에 금속 배선용 물질막과 금속 장벽막 간에 전류가 흐르게 된다. 이로 인하여 금속 배선용 물질막과 금속 장벽막에는 갈바닉 부식이 발생한다. 이때, 내식성이 상대적으로 큰 금속 배선용 물질막은 부식이 억제되고 활성이 상대적으로 큰 금속 장벽막은 부식이 촉진되어 금속 배선용 물질막과 금속 장벽막 표면에는 결함이 발생된다. 이러한 결함으로 인하여 정상적인 금속 배선을 형성하는 것이 불가능하여 반도체 소자의 특성과 신뢰성이 저하될 수 있다.In addition to the present invention described above, galvanic corrosion generally occurs when current flows when metals having a large potential difference in the electrolyte are connected, and the magnitude of galvanic corrosion increases in proportion to the magnitude of the potential difference. However, in the chemical mechanical polishing process, the slurry plays a role in correspondence to the electrolyte, and a current flows between the metal wiring material film and the metal barrier film because the potential difference between the metal wiring material film and the metal barrier film is large. As a result, galvanic corrosion occurs in the material film for the metal wiring and the metal barrier film. At this time, corrosion of the metal wiring material film having a relatively high corrosion resistance is suppressed and corrosion of the metal barrier film having a relatively high activity is promoted to cause defects on the surface of the metal film and the metal barrier film. Due to such a defect, it is impossible to form a normal metal wiring, which may degrade the characteristics and reliability of the semiconductor device.
이와 같은 문제를 방지하기 위해서, 본 발명에서는 상술한 바와 같이, 구리와의 적심성(Wetablility)은 좋으나 구리와의 전위차가 커서 갈바닉 부식에 취약한 문제를 갖고 있는 Ru 금속을 제1금속 장벽막(24)으로 사용할 경우, 차후에 화학 기계적 연마 공정시 금속 배선용 물질막(26)과 접하는 부분에 전위차를 감소시킬 수 있도록 Ta 금속으로 구성된 이종의 장벽막(버퍼 장벽막) 즉, 제2금속 장벽막(25)을 더 형성한다. In order to prevent such a problem, in the present invention, as described above, the Ru metal, which has a good wettability with copper but has a problem that is susceptible to galvanic corrosion due to a large potential difference with copper, is formed of the first
이와 같이 하면, 금속 배선용 물질막(26)을 화학 기계적 연마할 때 갈바닉 부식이 발생되는 것을 방지하여, 결함없이 특성이 우수한 균일한 금속 배선(26A)을 형성할 수 있다. In this way, galvanic corrosion can be prevented from occurring during the chemical mechanical polishing of the metal
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것으로 그 제한을 위한 것이 아니며, 서로 다른 다양한 형태로 구현될 수 있다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, the above-described embodiment is for the purpose of description and not of limitation, and may be implemented in various different forms.
그리고, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 하며, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다And, the scope of the present invention should be understood by the claims of the present application, and if any film is described as being formed 'on' another film or semiconductor substrate, the optional film may be formed in direct contact with the other film or the semiconductor substrate. Alternatively, a third film may be interposed therebetween. In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.
또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
도 1은 종래에 따라 형성된 반도체 소자의 금속 배선의 구조 단면도이다.1 is a structural cross-sectional view of a metal wiring of a semiconductor device formed according to the prior art.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 나타낸 공정단면도이다. 2A through 2F are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 제1절연막 21
23 : 제2절연막 24 : 제1금속 장벽막 23: second insulating film 24: first metal barrier film
25 : 제2금속 장벽막 26 : 금속 배선용 물질막 25: second metal barrier film 26: material film for metal wiring
26A : 금속 배선 26A: Metal Wiring
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