KR101087184B1 - Method for forming metal wiring in guard ring region of semiconductor device - Google Patents

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Abstract

본 발명은 제 1 금속 배선 및 제 2 금속 배선 간에 쇼트가 일어나는 것을 방지할 수 있는 반도체 소자의 가드 링 영역에 금속 배선을 형성하기 위한 방법에 관한 것이다. 이 방법은, 반도체 기판 상에 제 1 금속 배선을 형성하는 단계; 상기 제 1 금속 배선을 포함한 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막 상에 금속막을 증착하는 단계; 상기 금속막을 선택적으로 식각하여 제 1 금속 배선의 가장자리 부위에 대응되는 부분을 덮도록 금속 패턴을 형성하는 단계; 상기 금속 패턴을 포함한 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계; 상기 제 2 층간 절연막을 선택적으로 식각하여 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하는 플러그를 형성하는 단계; 및 상기 제 2 층간 절연막 상에 상기 플러그와 연결되는 제 2 금속 배선을 형성하는 단계;를 포함한다.The present invention relates to a method for forming a metal wiring in a guard ring region of a semiconductor element capable of preventing a short from occurring between a first metal wiring and a second metal wiring. The method includes forming a first metal wiring on a semiconductor substrate; Forming a first interlayer insulating film on the semiconductor substrate including the first metal wiring; Depositing a metal film on the first interlayer insulating film; Selectively etching the metal film to form a metal pattern to cover a portion corresponding to an edge portion of the first metal wire; Forming a second interlayer insulating film on the first interlayer insulating film including the metal pattern; Selectively etching the second interlayer insulating film to form a contact hole exposing a predetermined portion of the substrate; Forming a plug to fill the contact hole; And forming a second metal wire connected to the plug on the second interlayer insulating layer.

Description

반도체 소자의 가드 링 영역에 금속 배선을 형성하기 위한 방법{Method for forming metal wiring in guard ring region of semiconductor device}Method for forming metal wiring in guard ring region of semiconductor device

도 1은 종래기술에 따른 반도체 소자의 가드 링 영역에 금속 배선을 형성하기 위한 방법을 설명하기 위한 단면도.1 is a cross-sectional view for explaining a method for forming a metal wiring in the guard ring region of a semiconductor device according to the prior art.

도 2 및 도 3은 종래기술의 문제점을 나타내는 단면도 및 사진.2 and 3 are cross-sectional views and photographs showing problems of the prior art.

도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 가드 링 영역에 금속 배선을 형성하기 위한 방법을 설명하기 위한 공정별 단면도.4A to 4E are cross-sectional views for each process for explaining a method for forming a metal wiring in a guard ring region of a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

20: 반도체 기판 21: 제 1 금속 배선20: semiconductor substrate 21: first metal wiring

22: 제 1 층간 절연막 23: 제 2 금속막22: first interlayer insulating film 23: second metal film

23a: 금속 패턴 24: 제 2 층간 절연막23a: metal pattern 24: second interlayer insulating film

25: 콘택홀 26: 텅스텐막25: contact hole 26: tungsten film

26a: 플러그 27: 제 2 금속 배선26a: plug 27: second metal wiring

28: 제 3 층간 절연막28: third interlayer insulating film

본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히, 제 1 금속 배선 및 제 2 금속 배선 간에 쇼트가 일어나는 것을 방지할 수 있는 반도체 소자의 가드 링 영역에 금속 배선을 형성하기 위한 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming metal wiring in a guard ring region of a semiconductor device capable of preventing a short from occurring between a first metal wiring and a second metal wiring.

반도체 소자의 제조공정에 있어서, 소자의 표면을 평탄화하기 위해 SOG(spin on glass)막이 널리 이용되고 있다. SOG막은 평탄화 특성 및 패턴간 매립 특성이 우수한 반면에, 수분에 대한 흡수성이 강하여, SOG막에 흡수되는 수분으로 인해 소자의 신뢰성이 저하되는 단점이 있다. 이에 따라, SOG막으로 수분이 흡수되는 것을 차단하기 위해 가드 링을 형성하는 기술이 제안되었다. 가드 링은, 습기로부터 반도체 칩의 내부를 보호하기 위해, 반도체 칩의 둘레 또는 스크라이브 라인에 형성된다.In the semiconductor device manufacturing process, a spin on glass (SOG) film is widely used to planarize the surface of the device. While the SOG film has excellent planarization characteristics and inter-pattern embedding characteristics, the SOG film has a strong absorbency against moisture, and thus, the reliability of the device is degraded due to moisture absorbed into the SOG film. Accordingly, a technique of forming a guard ring to block the absorption of moisture into the SOG film has been proposed. The guard ring is formed in the circumference or scribe line of the semiconductor chip to protect the inside of the semiconductor chip from moisture.

도 1은 종래기술에 따른 반도체 소자의 가드 링 영역에 금속 배선을 형성하기 위한 방법을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a method for forming a metal wiring in a guard ring region of a semiconductor device according to the prior art.

반도체 기판(10) 상에 알루미늄(Al) 재질의 제 1 금속막(도시안됨)이 증착된 후, 제 1 금속막을 선택적으로 식각함으로써, 제 1 금속 배선(11)이 형성된다. 그런다음, 제 1 금속 배선(11)을 포함한 반도체 기판(10) 상에 제 1 층간 절연막(12)이 형성된다. 제 1 층간 절연막(12)은 제 1 TEOS막, SOG막 및 제 2 TEOS막이 차례로 증착되어 형성된다. 제 1 TEOS막은 1,000~1,100 Å의 두께로 증착되고, SOG막은 3,800~4,200 Å의 두께로 증착되며, 제 2 TEOS막은 4,300~4,700 Å의 두께로 증착된다.After the first metal film (not shown) of aluminum (Al) is deposited on the semiconductor substrate 10, the first metal wire 11 is formed by selectively etching the first metal film. Then, the first interlayer insulating film 12 is formed on the semiconductor substrate 10 including the first metal wiring 11. The first interlayer insulating film 12 is formed by sequentially depositing a first TEOS film, an SOG film, and a second TEOS film. The first TEOS film is deposited to a thickness of 1,000 to 1,100 kHz, the SOG film is deposited to a thickness of 3,800 to 4,200 kHz, and the second TEOS film is deposited to a thickness of 4,300 to 4,700 kHz.

이어서, 제 1 층간 절연막(12)을 선택적으로 식각함으로써, 반도체 기판(10) 의 소정 부분을 노출시키는 콘택홀(13)이 형성되고, 콘택홀(13)이 도전막으로 매립됨으로써, 플러그(14)가 형성된다. 이때, 도시하지는 않았지만, 콘택홀(13)과 플러그(14) 사이에 배리어 금속막이 형성되며, 배리어 금속막은 Ti막 및 TiN막이 차례로 증착되어 형성된다. 다음으로, 제 1 층간 절연막(12) 상에 알루미늄 재질의 제 2 금속막(도시안됨)이 증착되고, 제 2 금속막을 선택적으로 식각하여 플러그(14)와 연결되는 제 2 금속 배선(15)이 형성된다. 제 2 금속 배선(15)을 포함한 제 1 층간 절연막(12) 상에 제 2 층간 절연막(16)이 형성된다. 제 2 층간 절연막(16)은 SiO2막 및 Si3N4막이 차례로 증착되어 형성된다. 이후, 결과물에 대한 열 공정이 수행된다. 열 공정에서는, 적외선 레이저 빔이 이용된다.Subsequently, by selectively etching the first interlayer insulating film 12, a contact hole 13 exposing a predetermined portion of the semiconductor substrate 10 is formed, and the contact hole 13 is filled with a conductive film to thereby form a plug 14. ) Is formed. At this time, although not shown, a barrier metal film is formed between the contact hole 13 and the plug 14, and the barrier metal film is formed by sequentially depositing a Ti film and a TiN film. Next, a second metal film (not shown) of aluminum is deposited on the first interlayer insulating film 12, and the second metal wire 15 connected to the plug 14 by selectively etching the second metal film is formed. Is formed. The second interlayer insulating film 16 is formed on the first interlayer insulating film 12 including the second metal wiring 15. The second interlayer insulating film 16 is formed by sequentially depositing a SiO 2 film and a Si 3 N 4 film. Thereafter, a thermal process on the result is performed. In the thermal process, an infrared laser beam is used.

그러나, 이러한 종래기술에 따른 반도체 소자의 가드 링 영역에 금속 배선을 형성하기 위한 방법에 있어서는, 도 2 및 도 3에 도시한 바와 같이, 제 2 층간 절연막(16)의 Si3N4막이 증착된 후에 열 공정이 진행됨에 따라, 제 1 금속 배선(11)이 열 팽창하게 된다. 제 1 금속 배선(11)의 열 팽창은, 상기 열 공정에서 이용되는 적외선 레이저 빔으로부터 발생되는 에너지에 기인하는 것이며, 제 1 금속 배선(11)의 열 팽창으로 인해 제 1 금속 배선(11)에 인접하는 제 1 층간 절연막(12) 내에 크랙(A)이 발생된다. 이 크랙(A)은, 에너지의 레벨이 높아질수록 그 길이가 길어져서, 제 2 금속 배선(15)까지 연장될 수 있다. 이때, 크랙(A)의 내부는 진공 상태이기 때문에, 제 1 금속 배선(11)을 구성하는 물질인 알루미늄이 크랙(A) 내부 로 침투되어, 제 1 금속 배선(11) 및 제 2 금속 배선(15)을 전기적으로 연결시킴으로써, 제 1 금속 배선(11) 및 제 2 금속 배선(15) 간에 쇼트가 일어날 수도 있다.However, in the method for forming the metal wiring in the guard ring region of the semiconductor device according to the prior art, as shown in Figs. 2 and 3, the Si 3 N 4 film of the second interlayer insulating film 16 is deposited As the thermal process proceeds later, the first metal wire 11 thermally expands. The thermal expansion of the first metal wiring 11 is due to the energy generated from the infrared laser beam used in the thermal process, and due to the thermal expansion of the first metal wiring 11 to the first metal wiring 11. The crack A is generated in the adjacent first interlayer insulating film 12. This crack A can be extended to the second metal wiring 15 by increasing its length as the level of energy increases. At this time, since the inside of the crack A is in a vacuum state, aluminum, which is a material constituting the first metal wire 11, penetrates into the crack A, and the first metal wire 11 and the second metal wire ( By electrically connecting 15, a short may occur between the first metal wiring 11 and the second metal wiring 15.

따라서, 본 발명은 선행기술에 따른 반도체 소자의 가드 링 영역에 금속 배선을 형성하기 위한 방법에 내재되었던 상기한 바와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 제 1 금속 배선 및 제 2 금속 배선 간에 쇼트가 일어나는 것을 방지할 수 있는 반도체 소자의 가드 링 영역에 금속 배선을 형성하기 위한 방법을 제공함에 있다.Accordingly, the present invention has been made to solve the above-described problems inherent in the method for forming the metal wiring in the guard ring region of the semiconductor device according to the prior art, and an object of the present invention is to provide a first metal wiring and The present invention provides a method for forming a metal wiring in a guard ring region of a semiconductor device that can prevent a short from occurring between the second metal wirings.

상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 소자의 게이트 스페이서 형성방법이 제공되고: 이 방법은, 반도체 기판 상에 제 1 금속 배선을 형성하는 단계; 상기 제 1 금속 배선을 포함한 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막 상에 금속막을 증착하는 단계; 상기 금속막을 선택적으로 식각하여 제 1 금속 배선의 가장자리 부위에 대응되는 부분을 덮도록 금속 패턴을 형성하는 단계; 상기 금속 패턴을 포함한 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계; 상기 제 2 층간 절연막을 선택적으로 식각하여 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하는 플러그를 형성하는 단계; 및 상기 제 2 층간 절연막 상에 상기 플러그와 연결되는 제 2 금속 배선을 형성하는 단계;를 포함한다.To achieve the above object, according to one aspect of the present invention, there is provided a method of forming a gate spacer of a semiconductor device, the method comprising: forming a first metal wiring on a semiconductor substrate; Forming a first interlayer insulating film on the semiconductor substrate including the first metal wiring; Depositing a metal film on the first interlayer insulating film; Selectively etching the metal film to form a metal pattern to cover a portion corresponding to an edge portion of the first metal wire; Forming a second interlayer insulating film on the first interlayer insulating film including the metal pattern; Selectively etching the second interlayer insulating film to form a contact hole exposing a predetermined portion of the substrate; Forming a plug to fill the contact hole; And forming a second metal wire connected to the plug on the second interlayer insulating layer.

본 발명의 다른 일면에 따라, 상기 각각의 제 1 및 제 2 층간 절연막은, 제 1 TEOS막/SOG막/제 2 TEOS막의 3중 구조를 갖는다. According to another aspect of the invention, each of the first and second interlayer insulating films has a triple structure of a first TEOS film / SOG film / second TEOS film.                     

본 발명의 다른 일면에 따라, 상기 제 1 TEOS막은 450~550 Å의 두께로 증착된다.According to another aspect of the invention, the first TEOS film is deposited to a thickness of 450 ~ 550 Å.

본 발명의 다른 일면에 따라, 상기 SOG막은 1900~2100 Å의 두께로 증착된다.According to another aspect of the invention, the SOG film is deposited to a thickness of 1900 ~ 2100 kPa.

본 발명의 다른 일면에 따라, 상기 제 2 TEOS막은 1900~2100 Å의 두께로 증착된다.According to another aspect of the invention, the second TEOS film is deposited to a thickness of 1900 ~ 2100 kPa.

본 발명의 다른 일면에 따라, 상기 금속막은 알루미늄으로 이루어진다.According to another aspect of the invention, the metal film is made of aluminum.

본 발명의 다른 일면에 따라, 상기 금속막은 450~550 Å의 두께로 증착된다.According to another aspect of the invention, the metal film is deposited to a thickness of 450 ~ 550 kPa.

본 발명의 또 다른 일면에 따라, 상기 금속 패턴은 제 1 금속 배선의 가장자리 부위에 대응되는 부분을 덮되, 그 가장자리 부분으로부터 제 1 금속 배선의 외측으로 연장되도록 형성된다.According to another aspect of the invention, the metal pattern is formed so as to cover a portion corresponding to the edge portion of the first metal wiring, extending from the edge portion to the outside of the first metal wiring.

(실시예)(Example)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 가드 링 영역에 금속 배선을 형성하기 위한 방법을 설명하기 위한 공정별 단면도이다.4A to 4D are cross-sectional views illustrating processes for forming a metal wiring in a guard ring region of a semiconductor device according to the present invention.

본 발명의 실시예에 따른 반도체 소자의 가드 링 영역에 금속 배선을 형성하기 위한 방법은, 먼저, 도 4a에 도시한 바와 같이, 반도체 기판(20) 상에 알루미늄 재질의 제 1 금속막(도시안됨)이 증착되고, 제 1 금속막을 선택적으로 식각하여 제 1 금속 배선(21)이 형성된다. 이어서, 제 1 금속 배선(21)을 포함한 반도체 기판 (20) 상에 제 1 층간 절연막(22)이 형성된다. 제 1 층간 절연막(22)은 제 1 TEOS막, 제 1 SOG막 및 제 2 TEOS막이 차례로 증착되어 형성된다. 제 1 TEOS막은 450~550 Å의 두께로 증착되고, 제 1 SOG막은 1900~2100 Å의 두께로 증착되며, 제 2 TEOS막은 1900~2100 Å의 두께로 증착된다. 그리고, 제 1 층간 절연막(22) 상에 알루미늄 재질의 제 2 금속막(23)이 증착된다. 제 2 금속막(23)은 450~550 Å의 두께로 증착된다.A method for forming a metal wiring in the guard ring region of a semiconductor device according to an embodiment of the present invention, first, as shown in Figure 4a, a first metal film of aluminum material (not shown) on the semiconductor substrate 20 ) Is deposited and the first metal film 21 is selectively etched to form the first metal wire 21. Subsequently, a first interlayer insulating film 22 is formed on the semiconductor substrate 20 including the first metal wiring 21. The first interlayer insulating film 22 is formed by sequentially depositing a first TEOS film, a first SOG film, and a second TEOS film. The first TEOS film is deposited to a thickness of 450 to 550 GPa, the first SOG film is deposited to a thickness of 1900 to 2100 GPa, and the second TEOS film is deposited to a thickness of 1900 to 2100 GPa. The second metal film 23 made of aluminum is deposited on the first interlayer insulating film 22. The second metal film 23 is deposited to a thickness of 450 to 550 GPa.

도 4b에 도시한 바와 같이, 제 2 금속막(23)을 선택적으로 식각하여 금속 패턴(23a)이 형성된다. 금속 패턴(23a)은 제 1 금속 배선(21)의 가장자리 부위에 대응되는 부분을 덮고, 그 가장자리 부분으로부터 제 1 금속 배선(21)의 외측으로 연장되도록 형성된다. 전술한 바와 같이 형성되는 상기 금속 패턴(23a)은, 후속적으로 열 공정이 수행될 때 발생될 수 있는 크랙이 제 1 금속 배선(21)으로부터 제 2 금속 배선까지 연장되지 않도록 한다.As illustrated in FIG. 4B, the metal pattern 23a is formed by selectively etching the second metal film 23. The metal pattern 23a covers a portion corresponding to the edge portion of the first metal wiring 21 and is formed to extend outwardly from the edge portion of the first metal wiring 21. The metal pattern 23a formed as described above prevents cracks, which may occur when the thermal process is subsequently performed, from the first metal wiring 21 to the second metal wiring.

그리고나서, 금속 패턴(23a)을 포함한 제 1 층간 절연막(22) 상에 제 2 층간 절연막(24)이 형성된다. 제 2 층간 절연막(24)은 제 3 TEOS막, 제 2 SOG막 및 제 4 TEOS막이 차례로 증착되어 형성된다. 제 3 TEOS막은 450~550 Å의 두께로 증착되고, 제 2 SOG막은 1900~2100 Å의 두께로 증착되며, 제 4 TEOS막은 1900~2100 Å의 두께로 증착된다.Then, a second interlayer insulating film 24 is formed on the first interlayer insulating film 22 including the metal pattern 23a. The second interlayer insulating film 24 is formed by sequentially depositing a third TEOS film, a second SOG film, and a fourth TEOS film. The third TEOS film is deposited to a thickness of 450 to 550 GPa, the second SOG film is deposited to a thickness of 1900 to 2100 GPa, and the fourth TEOS film is deposited to a thickness of 1900 to 2100 GPa.

도 4c에 도시한 바와 같이, 제 2 및 제 1 층간 절연막(24,22)을 선택적으로 식각하여 기판(20)의 소정 부분을 노출시키는 콘택홀(25)이 형성되고, 그로부터 얻어지는 결과물 상에 콘택홀(25)을 매립하도록 텅스텐막(26)이 증착된다. As shown in FIG. 4C, a contact hole 25 is formed to selectively etch the second and first interlayer insulating films 24 and 22 to expose a predetermined portion of the substrate 20, and a contact is formed on the resulting product. A tungsten film 26 is deposited to fill the hole 25.                     

도 4d에 도시한 바와 같이, 제 2 층간 절연막(24)이 노출될 때까지 텅스텐막(26)을 식각하여 콘택홀(25)을 매립하는 플러그(26a)가 형성된다. 도시하지는 않았지만, 콘택홀(25)과 플러그(26a) 사이에 배리어 금속막이 형성되며, 배리어 금속막은 Ti막 및 TiN막이 차례로 증착되어 형성된다.As shown in FIG. 4D, a plug 26a is formed to etch the tungsten film 26 to fill the contact hole 25 until the second interlayer insulating film 24 is exposed. Although not shown, a barrier metal film is formed between the contact hole 25 and the plug 26a, and the barrier metal film is formed by sequentially depositing a Ti film and a TiN film.

다음으로, 플러그(26a)를 포함한 제 2 층간 절연막(24) 상에 알루미늄 재질의 제 3 금속막(도시안됨)이 증착된 후, 제 3 금속막을 선택적으로 식각하여 플러그(26a)와 연결되는 제 2 금속 배선(27)이 형성된다. 제 2 금속 배선(27)을 포함한 제 2 층간 절연막(24) 상에 제 3 층간 절연막(28)이 형성된다. 제 3 층간 절연막(28)은 SiO2막 및 Si3N4막이 차례로 증착되어 형성된다. 이후, 결과물에 대한 열 공정이 수행된다. 열 공정에서는, 적외선 레이저 빔이 이용된다. 이때, 적외선 레이저 빔으로부터 발생되는 에너지에 의해 제 1 금속 배선(21)이 열 팽창되어 제 1 금속 배선(21)에 인접하는 제 1 층간 절연막(22) 내에 크랙(B)이 발생된다 하더라도, 제 1 금속 배선(21) 및 제 2 금속 배선(27) 사이에 형성되는 금속 패턴(23a)에 의해, 상기 크랙(B)이 제 2 금속 배선(27)까지 연장되지 못하게 된다.Next, after the third metal film (not shown) made of aluminum is deposited on the second interlayer insulating film 24 including the plug 26a, the third metal film is selectively etched to be connected to the plug 26a. 2 metal wirings 27 are formed. A third interlayer insulating film 28 is formed on the second interlayer insulating film 24 including the second metal wiring 27. The third interlayer insulating film 28 is formed by sequentially depositing a SiO 2 film and a Si 3 N 4 film. Thereafter, a thermal process on the result is performed. In the thermal process, an infrared laser beam is used. At this time, even if the crack B is generated in the first interlayer insulating film 22 adjacent to the first metal wire 21 by thermal expansion of the first metal wire 21 by the energy generated from the infrared laser beam. By the metal pattern 23a formed between the first metal wiring 21 and the second metal wiring 27, the crack B cannot be extended to the second metal wiring 27.

본 발명의 상기한 바와 같은 구성에 따라, 제 1 금속 배선 및 제 2 금속 배선 사이에 금속 패턴을 형성함으로써, 후속의 열 공정이 수행될 때 발생될 수 있는 크랙이 제 1 금속 배선으로부터 제 2 금속 배선까지 연장되지 않게 할 수 있다. 따라서, 제 1 금속 배선 및 제 2 금속 배선 간에 쇼트가 일어나는 것을 방지할 수 있다.According to the above-described configuration of the present invention, by forming a metal pattern between the first metal wiring and the second metal wiring, cracks that may occur when subsequent thermal processes are performed are removed from the first metal wiring and the second metal wiring. It can be prevented from extending to the wiring. Therefore, it is possible to prevent the short from occurring between the first metal wiring and the second metal wiring.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.While the invention has been shown and described with respect to certain preferred embodiments thereof, the invention is not so limited and it is intended that the invention be limited without departing from the spirit or the scope of the invention as defined by the following claims. It will be readily apparent to one of ordinary skill in the art that various modifications and variations can be made.

Claims (8)

반도체 소자의 가드 링 영역에 금속 배선을 형성하기 위한 방법에 있어서,In the method for forming a metal wiring in the guard ring region of the semiconductor device, 반도체 기판 상에 제 1 금속 배선을 형성하는 단계;Forming a first metal wiring on the semiconductor substrate; 상기 제 1 금속 배선을 포함한 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계;Forming a first interlayer insulating film on the semiconductor substrate including the first metal wiring; 상기 제 1 층간 절연막 상에 금속막을 증착하는 단계;Depositing a metal film on the first interlayer insulating film; 상기 금속막을 선택적으로 식각하여 제 1 금속 배선의 가장자리 부위에 대응되는 부분을 덮도록 금속 패턴을 형성하는 단계;Selectively etching the metal film to form a metal pattern to cover a portion corresponding to an edge portion of the first metal wire; 상기 금속 패턴을 포함한 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계;Forming a second interlayer insulating film on the first interlayer insulating film including the metal pattern; 상기 제 2 층간 절연막을 선택적으로 식각하여 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 단계;Selectively etching the second interlayer insulating film to form a contact hole exposing a predetermined portion of the substrate; 상기 콘택홀을 매립하는 플러그를 형성하는 단계; 및Forming a plug to fill the contact hole; And 상기 제 2 층간 절연막 상에 상기 플러그와 연결되는 제 2 금속 배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 가드 링 영역에 금속 배선을 형성하기 위한 방법.And forming a second metal wire on the second interlayer insulating layer, the second metal wire being connected to the plug. 제 1 항에 있어서,The method of claim 1, 상기 각각의 제 1 및 제 2 층간 절연막이, 제 1 TEOS막/SOG막/제 2 TEOS막의 3중 구조를 갖는 것을 특징으로 하는 방법.Wherein each of the first and second interlayer insulating films has a triple structure of a first TEOS film / SOG film / second TEOS film. 제 2 항에 있어서,The method of claim 2, 상기 제 1 TEOS막이 450~550 Å의 두께로 증착되는 것을 특징으로 하는 방법.And the first TEOS film is deposited to a thickness of 450 to 550 microns. 제 2 항에 있어서,The method of claim 2, 상기 SOG막이 1900~2100 Å의 두께로 증착되는 것을 특징으로 하는 방법.And the SOG film is deposited to a thickness of 1900-2100 mm 3. 제 2 항에 있어서,The method of claim 2, 상기 제 2 TEOS막이 1900~2100 Å의 두께로 증착되는 것을 특징으로 하는 방법.And the second TEOS film is deposited to a thickness of 1900-2100 mm 3. 제 1 항에 있어서,The method of claim 1, 상기 금속막이 알루미늄으로 이루어지는 것을 특징으로 하는 방법.And the metal film is made of aluminum. 제 1 항에 있어서,The method of claim 1, 상기 금속막이 450~550 Å의 두께로 증착되는 것을 특징으로 하는 방법.And the metal film is deposited to a thickness of 450 to 550 kPa. 제 1 항에 있어서,The method of claim 1, 상기 금속 패턴이 제 1 금속 배선의 가장자리 부위에 대응되는 부분을 덮되, 그 가장자리 부분으로부터 제 1 금속 배선의 외측으로 연장되도록 형성되는 것을 특징으로 하는 방법.And wherein the metal pattern covers a portion corresponding to an edge portion of the first metal wiring, and extends from the edge portion to the outside of the first metal wiring.
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