KR101085675B1 - Ｎａｎｄ형 불휘발성 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 알루미늄 산화물막을 블록 절연막으로 하는 고성능의 MONOS형의 NAND형 불휘발성 반도체 메모리 장치를 제공한다. 반도체 기판에, 직렬 접속된 복수의 메모리 셀 트랜지스터와, 선택 트랜지스터를 구비하는 NAND형 불휘발성 반도체 메모리 장치이다. 메모리 셀 트랜지스터는, 반도체 기판 위의 제1 절연막과, 전하 축적층과, 알루미늄 산화물인 제2 절연막과, 제1 제어 게이트 전극과, 제1 소스/드레인 영역을 갖는다. 선택 트랜지스터는, 반도체 기판 위의 제3 절연막과, 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 함유하는 제4 절연막과, 제2 제어 전극(108b)과, 제2 소스/드레인 영역을 갖는다.
소스, 드레인, 선택 트랜지스터, NAND형 불휘발성 반도체 메모리 장치, 메모리 셀 트랜지스터, 알루미늄 산화물, 전하 축적층, 실리콘 산화막
Description
본 출원은, 일본 특허 출원 2008-087112(2008년 3월 28일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, MONOS형의 메모리 셀을 갖는 NAND형 불휘발성 반도체 메모리 장치에 관한 것이다.
플래시 메모리에서는, 메모리 용량의 대용량화에 수반하여, 메모리 셀 사이즈의 미세화가 진행되고 있다. 그 때문에, 극미세 셀에서는, 전하 축적층을 플로팅 게이트형으로부터 전하 트랩 기능을 갖는 절연막으로 변경한 MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)형 메모리가 주목받고 있다.
MONOS형 메모리는, 전하를 선택적으로 통과시키는 터널 절연막, 전하 축적층 및 상기 전하 축적층과 제어 게이트 전극간의 전류를 저지하는 블록 절연막이 순차적으로 적층된 구조를 갖고 있다. 그리고, 소자의 간략화, 미세화가 가능하기 때문에, 차세대 메모리로서 한층 더한 미세화에의 검토가 진행되고 있다.
현재, MONOS형 메모리를 이용한 극미세 셀 실현을 향한 검토로서, 지금까지 블록 절연막으로서 이용해 온 실리콘 산화막 대신에, 더욱 유전율이 높은 재료(High-k 재료)를 도입하는 시도가 검토되고 있다. 특히, 알루미늄 산화물막은 실리콘 산화막에 비해서 유전율이 높으며, 또한 전하 유지 특성에서 양호한 성능을 나타내기 때문에, 차세대 블록 절연막으로서 실용화를 향한 검토가 행하여지고 있다(예를 들면, J-S.Lee, et al., SSDM(2005)200).
본 발명의 일 양태의 NAND형 불휘발성 반도체 메모리 장치는, 반도체 기판에, 복수의 메모리 셀 트랜지스터가 직렬 접속된 메모리 셀 트랜지스터 열과, 상기 메모리 셀 트랜지스터 열의 단부에 설치되는 선택 트랜지스터를 구비하고, 상기 메모리 셀 트랜지스터는, 상기 반도체 기판 위의 제1 절연막과, 상기 제1 절연막 위의 전하 축적층과, 상기 전하 축적층 상의 알루미늄 산화물인 제2 절연막과, 상기 제2 절연막 위의 제1 제어 게이트 전극과, 상기 제1 제어 게이트 전극의 양측의 상기 반도체 기판 중에 형성되는 제1 소스/드레인 영역을 구비하고, 상기 선택 트랜지스터는, 상기 반도체 기판 위의 제3 절연막과, 상기 제3 절연막 위의 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 함유하는 제4 절연막과, 상기 제4 절연막 위의 제2 제어 게이트 전극과, 상기 제2 제어 게이트 전극의 양측의 상기 반도체 기판 중에 형성되는 제2 소스/드레인 영역을 구비하는 것을 특징으로 한다.
본 발명의 일 양태의 NAND형 불휘발성 반도체 메모리 장치는, 반도체 기판에, 복수의 메모리 셀 트랜지스터가 직렬 접속된 메모리 셀 트랜지스터 열과, 상기 메모리 셀 트랜지스터 열의 단부에 설치되는 선택 트랜지스터를 구비하고, 상기 메모리 셀 트랜지스터는, 상기 반도체 기판 위의 제1 절연막과, 상기 제1 절연막 위의 알루미늄 산화물인 제2 절연막과, 상기 제2 절연막 위의 제1 제어 게이트 전극과, 상기 제1 제어 게이트 전극의 양측의 상기 반도체 기판 중에 형성되는 제1 소스/드레인 영역을 구비하고, 상기 선택 트랜지스터는, 상기 반도체 기판 위의 제3 절연막과, 상기 제3 절연막 위의 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 함유하는 제4 절연막과, 상기 제4 절연막 위의 제2 제어 게이트 전극과, 상기 제2 제어 게이트 전극의 양측의 상기 반도체 기판 중에 형성되는 제2 소스/드레인 영역을 구비하는 것을 특징으로 한다.
NAND형 불휘발성 반도체 메모리 장치에서는, 메모리 셀 트랜지스터 영역과, 원하는 메모리 셀 트랜지스터를 선택하는 선택 트랜지스터가 배치되는 선택 트랜지스터 영역이 형성된다. 그리고, 제작 공정수 및 코스트 삭감을 위해, 메모리 셀 트랜지스터와 선택 트랜지스터의 구조를 가능한 한 공통화시키는 제조 방법이 취해지고 있다. 직렬로 접속되는 메모리 셀 트랜지스터 열과 선택 트랜지스터의 간격은, 집적도와 오기입 등의 전기적 특성과의 균형으로 정해진다. 통상은, 메모리 셀 트랜지스터의 제어 게이트 전극 부분과 동간격의, 소자로서는 기능하지 않는 게이트 더미 패턴을 1개 내지 몇개 개재시키고 있다.
MONOS형 메모리의 블록 절연막에 알루미늄 산화물막(이하, 알루미늄 산화물막을 대표해서, Al2O3막이라고 하는 표기도 이용함)을 이용하는 경우, 선택 트랜지스터 영역에는 그 특성상, 반드시 알루미늄 산화물막의 존재는 필수는 아니다. 그러나, 선택 제거 공정의 증가, 오정렬에 의한 특성 변동, 및 최대의 염려점인 알루미늄 산화물막의 드라이 에칭 가공의 곤란함에 기인하는 알루미늄 산화물막 아래의 게이트 SiO2의 전기적 특성 열화 등을 피해야만 한다. 이 때문에, 선택 트랜지스터 영역은 메모리 트랜지스터 영역과 동일한, 전극/Al2O3/SiN/SiO2 구조(MANOS) 혹은 SiN을 제거한 전극/Al2O3/SiO2 구조(MAOS)로 된다.
전자의 경우, 전하 축적층인 SiN에 의한 전하 트랩은 피할 수 없고, 한편, 후자에서도 Al2O3/SiO2 계면 기인의 전하 트랩이 발생하게 된다. 어떠한 경우에도 트랜지스터의 임계값 시프트가 크기 때문에, 임계값 제어가 곤란한 것이 문제로 된다. 따라서, 블로킹 절연막에 Al2O3막을 이용한 경우에서도, 선택 트랜지스터에서의 전하 트랩에 의한 임계값 시프트를 저감시키는 것이 요구된다.
본 발명의 실시 형태를 설명하기 전에, 본 발명의 기본 원리에 대해서 설명한다. 본 발명자들은, NAND형 불휘발성 반도체 메모리 장치의 선택 트랜지스터의 게이트 절연막으로서 Al2O3/SiO2 적층막을 이용한 경우에, Al2O3 중에 4가 카티온 원소 혹은 5가 카티온 원소 혹은 N을 도입함으로써, 전하 트랩량이 저감되는 것을 발견하였다. 그 실험 사실을 이하에 기재한다.
Al2O3/SiO2 적층막에의 타원소 첨가에 의한, 전하 트랩 저감의 유효성을 나타내는 요소 실험으로서, 우선, 4가 원소인 Si에 의한 영향을 조사하였다. 처음에, 현상의 MAOS(Mo 전극/Al2O3/SiO2/Si) 캐패시터의 트랩 전하 밀도를 조사하기 위해서, SiO2막 두께를 고정하고, Al2O3막 두께만을 변화시킨 시료의, 전하 트랩량과 막 두께의 관계를 조사하였다. 이 때, 600℃ 및 1000℃의 열 처리에 의한 영향을 맞추어 평가하였다.
도 3은, Al2O3의 실리콘 산화막 환산 막 두께(Teff_AlO)와 스트레스로서 13MV/㎝ 인가한 후에서의 Vfb 변화(ΔVfb)의 관계를 도시하는 그래프이다. Teff_AlO와 ΔVfb는 어닐링 전후 어느 쪽에서도 절편 제로로 되는 선형으로 표시된다. 이것으로부터, Al2O3/SiO2/Si의 전하 트랩은 Al2O3/SiO2 계면에 존재할 가능성이 높은 것을 알 수 있다. 또한, 열 처리 온도를 높게 할수록 트랩 전하 밀도(N)가 저감되는 것을 알 수 있었다. 이 한가지 원인으로서, 어닐링에 의한 Al2O3/SiO2 반응에서의 Si의 기여를 생각하고, Al2O3에 미리 Si를 첨가한 시료에서의, 트랩 전하에의 영향을 조사하였다.
도 4는, 1000℃의 열 처리 전후에서의 Al2O3 중의 Si 농도(Si/(Si+Al))와 트랩 전하 밀도(N)의 관계를 도시하는 그래프이다. 열 처리 전(as-depo.)의 결과를 보면, Si/(Si+Al)=0.03 이상의 Si를 첨가시키면, 트랩 전하 밀도가 크게 감소하는 것을 알 수 있었다. 이 결과로부터, Al2O3 중에 미리 Si를 첨가해도, 트랩 전하 밀도 감소에 충분히 효과가 있는 것을 알 수 있었다. 또한, 1000℃의 열 처리에 의해, 더욱 트랩 전하 밀도는 저감하였다. 이것은, 고온 열 처리에 의해 Si의 기여가 증가하였기 때문이라고 생각된다.
이상으로부터, 열 처리에 의해 Al2O3 중으로 Si를 확산시키는 것, 혹은 Al2O3 중에 미리 Si를 첨가해 둠으로써, MAOS 구조에서 보였던 트랩 전하 밀도가 크게 감소하는 것을 알 수 있었다.
이상의 실험 사실만으로부터는 트랩 전하 밀도의 감소에 기여한 결함의 구조를 동정할 수는 없다. 따라서 발명자들은 트랩 전하 밀도의 감소에 기여한 결함을 결정하기 위해서, α-Al2O3 단위포(2Al2O3=10원자가 함유됨)의 2×2×2배 셀(합계 16Al2O3=80원자가 함유됨) 및 α-SiO2 단위포(3SiO2=9원자가 함유됨)의 2×2×2배 셀(합계 24SiO2=72원자가 함유됨)을 기초로 한 슈퍼 셀을 이용하여 제1 원리 스핀 분극 비국소 근사 밀도 범함수법(SP-GGA-DFT법:Spin-Polarized Generalized Gradient Approximation Density Functional Theory) 계산을 수행하였다.
Al2O3계의 계산에서는, 이 셀에 M(M=Si, Hf)의 치환형 혹은 격자간형 결함, 및 이들과 Al 보이드(VAl)·산소 보이드(VO)·격자간 산소(Oi)·치환 질소(NO)·격자간 질소(Ni)의 결함쌍(복합체:complex)을 도입하고, 각 결함 구조와 그들이 전하 포획·방출한 경우의 준위를 계산하였다. SiO2계의 계산에서는, M(M=Al, Ge, Hf, P, As)의 치환형 혹은 격자간형 결함, 및 이들과 Si 보이드(Vsi)·산소 보이드(VO)·격자간 산소(Oi)·치환 질소(NO)·격자간 질소(Ni)의 결함쌍(복합체:complex)을 도입하였다. 하전 상태를 변화시킨 경우에는, 슈퍼 셀법에 수반되는 과잉된 쌍극자 에너지 이득분은 Makov-Payne-Kantorovich의 방법에 따라서 보정하였다.
도 5 및 도 6은, 전자 에너지를 횡축에, 상태 밀도를 종축에 취하고, Al2O3 중에서의 각 결함의 다양한 하전 상태의 Kohn-Sham 준위(1전자 에너지 준위)를 도시한 도면이다. VB는 Al2O3의 가전자대, CB는 동일하게 전도대, ΔEv(Si) 혹은 ΔEv(HfO2)는 Al2O3의 가전자대와 Si 혹은 HfO2의 가전자대의 오프셋량, 밴드갭 중에 나타나는 준위에 붙인 검은 화살표는 전자 점유 준위, 흰 화살표는 전자 비점유 준위를 나타낸다.
도 5에는 Al2O3에 Si를 도입한 경우의 1전자 준위를 도시한다. 가전자대(VB) 끝 근방이 O2p 궤도로 구성되어 있는 것은, 금회 검토한 Al2O3나 SiO2에 한하지 않고 산화물에서는 일반적이다. 우선, Al2O3/SiO2막의 트랩 기원을 생각한 경우, 전자를 포획하고, 다시 포획한 전자를 안정화시키는(디트랩하지 않는) 준위를 형성하기 때문에, 격자간 산소(Oi) 및 Al 결손(VAl)의 가능성이 생각된다.
도 7은, 이론 계산에 의한 Oi, VAl, 및 VO의 전하 포획 준위를 도시하는 도면이다. 여기서, 도 5 혹은 도 6에 도시한 Kohn-Sham 준위 그 자체로부터는, 전하의 수수가 가능한지의 여부는 한눈에 판단할 수 있지만, 정확한 전하 포획·방출 준위는 알 수 없다. 왜냐하면, 특히 Al2O3와 같은 이온성 물질에서는, 전하 포획·방출에 수반하여 큰 에너지 이득을 수반하는 격자 완화가 발생하고, 그 고려 없이는 결함 준위는 구해지지 않기 때문이다.
발명자들은 전하 포획·방출에 수반되는 구조 완화 전후의 전체 에너지를 비교함으로써, 정확한 결함 준위를 결정하였다. 도 7의 횡축은 전자 에너지(페르미 레벨), 종축은 결함의 생성 에너지이다. 종축의 플러스의 값은 흡열 반응, 마이너스의 값은 발열 반응을 나타낸다. 각 결함에 대하여 수평선과 그곳으로부터 절곡된 직선이 도시되어 있다. 수평선 부분은 전하 중성 상태에서의 생성 에너지이며, 이것은 페르미 레벨에 의하지 않기 때문에 횡축에 평행하다.
한편, 전하 포획 상태의 에너지는 페르미 레벨에 크게 의존하고, 횡축의 값에 대하여 굴곡점을 갖는 동작으로 되어, 절선으로 된다. 각 결함의 각 전하 상태에 대해서, 수평선과 우하향의 절선과의 차분이 전자 친화력이며, 우상향의 절선과의 차분이 정공 친화력에 대응한다. 또한, 도면 중 "0"과 "-2" 사이의 굴곡점의 횡축(페르미 레벨)의 값과 전도대 하단(CBM:M은 Minimum으로 하단을 나타냄)의 차가 억셉터 레벨에 상당한다.
이 도면에 따르면, 중성의 Oi는 gap 중에 O2p의 비점유 궤도에 의한 전자의 비점유 준위를 형성한다. 이 비점유 준위는 중성 상태에서는 얕지만(전도대 하단에 가깝지만), 전자를 포획하면 큰 격자 완화를 일으켜, 마이너스의 U(negative-U) 효과에 의해 대폭으로 안정화된다. 그 때문에, 전자를 포획하여 Oi 2-로 되면, 깊은 전자 점유 준위로 되어, 안정화되는 것을 알 수 있다. 또한, 중성의 VAl도 VAl에 인접하는 3개의 O의 O2p의 비점유 궤도에 최대 3개의 전자를 수용할 수 있고(VAl 3-), 그 레벨은 VBM으로부터 2eV 이내의 깊은 곳에 있기 때문에, 전자를 트랩하고, 또한 전자를 디트랩하기 어려운 것을 알 수 있다.
또한 Al2O3/SiO2 계면에서는, SiO2 중의 결함 생성도 일어날 것이며, 4가의 Si와 3가의 Al의 상호 치환이 일어나기 쉬운 것도 예상된다. 실제로, 발명자들의 이론 계산에 따르면 SiO2 중의 Si 사이트를 Al이 치환한 경우(AlSi)에서도 또한, SiO2의 가전자대 끝에 AlSi에 인접하는 1개의 O의 O2p의 비점유 궤도에 의한 전자의 비점유 준위를 형성하고, 전자 트랩에 의해 안정화되는 것을 알 수 있다.
여기서, 실험 결과에서는, Al2O3/SiO2는 계면에 전하 트랩이 존재할 가능성이 높고, 고온 어닐링에 의한 전하 트랩 감소는, Al2O3/SiO2의 믹싱에 의한 Si의 영향일 가능성이 있는 것을 알 수 있다. 이 Si의 기여를 제1 원리 계산 결과와 아울러 생각해 본다.
Al2O3 중에 Si가 첨가되어, Al 사이트가 미량으로 Si로 치환되고(SiAl), 또한 산소가 적절하게 공급되어 격자간 산소(Oi)를 함유하는 경우, Oi와 Al 사이트에 치환된 Si(SiAl)가 1:1의 쌍을 이루도록 할 수 있다. 단, 이것만으로는 이 결함쌍당 전자 1개분의 비점유 준위가 남게 된다.
그러나, 이것에 전자가 트랩되면, gap 중의 비점유 준위는 소멸하고, 산소의 비결합 전자에 의한 준위로 안정화되어, 가전자대 끝 근방에 나타난다. 또한 Si량 을 증가시키면, Oi와 SiAl이 1:2의 쌍을 형성하게 된다. 이 경우는 이 결함쌍이 형성된 것만으로, 전극으로부터의 전하 주입 없이 gap 중 준위가 소멸되게 되기 때문에, 전하 트랩 감소에 크게 기여한다.
한편, SiAl은 Al2O3의 갭 중에 Si3sp의 점유 궤도에 의한 잉여 전자를 형성한다. 따라서, Al 결손이 존재하면, 이 잉여 전자는 Al 결손 사이트(VAl)에 트랩되어, 전하 보상 결함쌍(VAl-3SiAl)을 형성하여, 에너지적으로 안정화되는 것을 알 수 있다. 따라서, 어느 쪽의 결함이 형성된 경우에서도 Al2O3 중에의 Si에 의해, 전하 트랩은 감소하는 것이 이론 계산에 의해 비로소 명확하게 되었다.
다음으로, 질소 첨가에 의한 효과에 대해서 설명한다. 도 5로부터, 격자간 질소(Ni) 혹은 산소 결손 사이트에 치환된 질소(NO)의 N2p 전자는 어느 쪽에서도 O2p 전자보다도 얕기 때문에, Al2O3 갭 중 가전자대 상단의 바로 위 부근에 전자 점유 준위가 생기고, 또한 NO에서는 빈 준위가 그 상측에 1개, Ni에서는 NO의 경우에 형성된 새로운 준위 외에 채워진 준위가 동일한 부근에 또 하나 형성된다.
그 때문에, Al2O3 중에 Al 결손(VAl)이 존재하면, 그것보다도 얕은 곳에 형성되는 NO 혹은 Ni의 잉여 전자는 VAl로 이동하고, 제각기 2VAl-3NO 결함쌍 혹은 VAl-Ni 결함쌍으로 되어 안정화된다. 단, 2VAl-3NO 결함쌍에서는 NO 기인의 전자 비점유 준 위가 잉여로 발생하므로, 3SiAl 등과의 전하 보상이 필요로 되는 것을 알 수 있다.
또한, 격자간 산소(Oi)가 존재한 경우, Oi와 같은 격자간 아니온(anion)은, 격자간 아니온에 배위하면서 치환형 확산을 한다고 생각하면, NO+Oi→OO+Ni의 반응이 진행된다. 또한 Ni는 다른 1개의 Ni와 만남으로써 N2라고 하는 매우 강한 N≡N을 형성하여 안정화되고, 전자적으로도 불활성화되게 된다. 따라서, Al2O3 중의 N에 의해서도 또한 전하 트랩은 감소하는 것이 이론 계산에 의해 비로소 명확하게 되었다.
또한, 도 6a에서는 치환 원소로서의 Si와 Hf를 비교하고 있다. 전형 원소인 Si에 비해서 높은 에너지의 5d26s2의 가전자를 갖는 천이 금속 원소인 Hf의 경우라도, 전자 상태를 보면 에너지적으로도 Si와 다를 바가 없는 결과인 것이 이론 계산에 의해 비로소 명확하게 되었다(도 6b를 참조).
또한, 5가의 원소에서는, Al2O3 중의 Al 사이트를 치환한 경우, 격자간 원자로 된 경우, 어느 것에서도, Si나 Hf에 비해 잉여 가전자가 또 1개 증가하여, Al에 비해서는 2개 잉여이다. 이 경우에는, Oi-MAl 결함쌍 및 2VAl-3MAl(M=5가 카티온) 결함쌍은 전하를 포획할 필요없이 전자적으로 불활성화되는 것이, 이론 계산에 의해 비로소 명확하게 되었다.
이상의 결과로부터, 선택 게이트인 Al2O3/SiO2의 Al2O3 갭 중의 전자 준위를 도 8에 도시하고, 이것에 4가 혹은 5가 카티온 원소를 첨가하였을 때의 농도에 의한 밴드도의 변화를 도 9(M/(M+Al)<0.03:M=4가 카티온 원소의 경우. 5가 카티온 원소의 경우에는 절반의 농도에서 동등한 효과가 생김) 및 도 10((M/(M+Al)≥0.03:M=4가 카티온 원소의 경우. 5가 카티온 원소의 경우에는 절반의 농도에서 동등한 효과가 생김)에 도시한다. 이 결과로부터, M/(M+Al)≥0.03(M=4가 카티온 원소의 경우. 5가 카티온 원소의 경우에는 절반의 농도에서 동등한 효과가 생김)에서, 첨가에 의한 효과가 보다 현저하게 발현되는 것을 알 수 있다.
또한, Al2O3/SiO2의 Al2O3 중에 N을 첨가한 경우의 전자 준위를 도 11(0.02≤N/(O+N)≤0.4)에 도시하고, N 첨가가 Al2O3 갭 중의 전하 트랩의 기원으로서 생각되는 격자간 산소 및 Al 결손에 미치는 기여를 도 12에 도시한다. 이들 최적의 첨가 농도는, 도 5 내지 도 6a에서 설명한 바와 같이, Al2O3 중의 진성 결함인 격자간 산소(Oi), Al 결손(VAl), 및 산소 결손(VO)에 의한 Al2O3 갭 중의 잉여 전자 혹은 부족 전자의 수와, 첨가 원소에 의해 초래되는 Al2O3 갭 중의 잉여 전자 혹은 부족 전자의 수의 밸런스에 의해 일의적으로 결정되어 있는 것이다.
이상으로부터, 선택 게이트로서 Al2O3/SiO2 적층막을 이용한 경우에, Al2O3 중에 4가 카티온 원소 혹은 5가 카티온 원소 혹은 N을 도입함으로써, 전하 트랩량이 저감되는 것을 발견하였다.
이하, 도면을 이용하여, 발명자들에 의해 발견된 상기 지견을 적용한 알루미 늄 산화물막을 이용한 본 발명의 실시 형태에 대해서 설명한다.
(제1 실시 형태)
본 발명의 제1 실시 형태의 NAND형 불휘발성 반도체 메모리 장치는, 반도체 기판에, 직렬 접속된 복수의 메모리 셀 트랜지스터와, 이들의 직렬 접속된 복수의 메모리 셀 트랜지스터의 단부에 설치되는 선택 트랜지스터를 구비하고 있다. 그리고, 이 메모리 셀 트랜지스터는, 반도체 기판 위의 제1 절연막과, 제1 절연막 위의 전하 축적층과, 전하 축적층 위의 주요 성분이 알루미늄 산화물인 제2 절연막과, 제2 절연막 위의 제1 제어 게이트 전극과, 제1 제어 게이트 전극의 양측의 반도체 기판 중에 형성되는 제1 소스/드레인 영역을 구비하고 있다. 또한, 선택 트랜지스터는, 반도체 기판 위의 제3 절연막과, 제3 절연막 위의 주요 성분이 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유하는 제4 절연막과, 제4 절연막 위의 제2 제어 전극과, 제2 제어 게이트 전극의 양측의 상기 반도체 기판 중에 형성되는 제2 소스/드레인 영역을 구비하는 것을 특징으로 한다.
또한, 여기서, 제1 절연막은, 소위 터널 절연막이며, 반도체 기판과 전하 축적층 사이에 끼워져 전하를 선택적으로 통과시키는 기능을 갖고 있다. 또한, 제2 절연막은, 소위 블록 절연막이며, 전하 축적층과 제1 제어 게이트 전극간의 전류를 저지하는 기능을 갖고 있다.
또한, 본 명세서 중, 절연막의 주요 성분이 알루미늄 산화물이라는 것은, 절연막의 밴드 구조, 바꾸어 말하면 밴드갭을 알루미늄 산화물의 그것으로 기술할 수 있는 것을 의미한다. 즉 첨가 원소는, 예를 들면 결함 준위를 형성하거나, 가전자대 상단을 상승시키거나 전도대 하단을 하강시키는 것 등에 의해 알루미늄 산화물의 밴드 구조를 변조시키는 효과를 가질 뿐이다. 또한, 원소가 소량 성분이라는 것은, 그 원소(원자)의 절연막 중의 원자 농도가 작아, 알루미늄 산화물의 밴드 구조 자체를 유지할 수 없을 정도의 변조는 가하지 않는 것을 의미한다.
도 2는, 본 실시 형태의 NAND형 불휘발성 메모리 장치의 칩 레이아웃도이다. 이 NAND형 불휘발성 메모리 장치(10)는, 주변 회로용 트랜지스터가 배치되는 주변 회로 영역(12)과, 메모리 셀을 포함하는 코어 영역(14)을 갖고 있다. 그리고, 코어 영역(14)은, 또한 메모리 셀 트랜지스터가 배치되는 메모리 셀 어레이 영역(16)과, 메모리 셀 어레이 영역(16) 사이에 끼워지고, 원하는 메모리 셀을 선택하기 위한 선택 트랜지스터가 배치되는 선택 트랜지스터 영역(18)을 갖고 있다.
도 1은, 도 2의 파선으로 도시되는 코어 영역(14)의 일부의 단면도이다. NAND형 불휘발성 메모리 장치(10)에서는, 예를 들면, n개(n은 정수)의 메모리 셀 트랜지스터 MT11∼MT1n이 인접하여 배치되어 있다. 메모리 셀 트랜지스터 MT11∼MT1n의 각각은, 인접하는 메모리 셀 트랜지스터 MT11∼MT1n과, 소스 영역 및 드레인 영역을 서로 공유하고 있고, 각 메모리 셀 트랜지스터 MT11∼MT1n이 직렬로 접속되어 있다. 도 2의 메모리 셀 어레이 영역(16)에는, 이와 같이 직렬 접속되는 메모리 셀 트랜지스터의 열이 평행하게 다수 배열되어 있다.
도 1에 도시하는 바와 같이, 이 메모리 셀 트랜지스터는, 예를 들면 실리콘 인 반도체 기판(100) 위의, 예를 들면 SiO2막인 제1 절연막(102a)과, 제1 절연막(102a) 위의, 예를 들면 실리콘 질화막인 전하 축적층(104)과, 전하 축적층(104) 위의, 주요 성분이 알루미늄 산화물인 제2 절연막(106a)과, 제2 절연막(106a) 위의, 예를 들면 질화 탄탈과 텅스텐의 적층막(TaN/W 적층막)인 제1 제어 게이트 전극(108a)과, 제1 제어 게이트 전극(108a)의 양측의 반도체 기판(100) 중에, 예를 들면 As나 P 등의 불순물이 도입되어 형성되는 소스/드레인 영역(110a, 110b)을 구비하고 있다. 또한, 본 실시 형태에서는, 제2 절연막(106a)은, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유한다.
그리고, 도 1에 도시하는 바와 같이, 직렬 접속되는 메모리 셀 트랜지스터 MT11∼MT1n의 양 단부에, 각각 인접하여 2개의 선택 트랜지스터 STS1과 STD1이 배치되어 있다. 선택 트랜지스터 STS1은, 반도체 기판(100) 위의, 예를 들면 SiO2막인 제3 절연막(102b)과, 제3 절연막(102b) 위의 주요 성분이 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유하는 제4 절연막(106b)과, 제4 절연막(106b) 위의, 예를 들면 질화 탄탈과 텅스텐의 적층막인 제2 제어 게이트 전극(108b)과, 제2 제어 게이트 전극(108b)의 양측의 반도체 기판(100) 중에, 예를 들면 As나 P 등의 불순물이 도입되어 형성되는 소스/드레인 영역(110c, 110a)을 구비한다.
여기서, 본 실시 형태에서는, 드레인 영역(110a)은 인접하는 메모리 셀 트랜지스터(도 1 중에서는 MT11)의 소스 영역(110a)과 공통화되어 있지만, 반드시, 공 통화되는 것은 필수는 아니다. 예를 들면, 메모리 셀 트랜지스터 MT11과 선택 트랜지스터 STS1 사이에, 게이트 더미 패턴이 형성되는 경우에는, 소스/드레인 영역은 공통화되는 일은 없다. 그리고, 선택 게이트 트랜지스터 STS1에 인접하여, 소스 영역(110c) 위에 소스선 컨택트(22)가 배치되어 있다.
한편, 선택 트랜지스터 STD1은, 메모리 셀 트랜지스터 배열의 타단에 위치하는 메모리 셀 트랜지스터 MT1n에 인접하여 배치되어 있다. 선택 트랜지스터 STD1은, 반도체 기판(100) 위의, 예를 들면 SiO2막인 제3 절연막(102b)과, 제3 절연막(102b) 위의 주요 성분이 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유하는 제4 절연막(106b)과, 제4 절연막(106b) 위의, 예를 들면 질화 탄탈과 텅스텐의 적층막인 제2 제어 전극(108b)과, 제2 제어 게이트 전극(108b)의 양측의 반도체 기판(100) 중에, 예를 들면 As나 P 등의 불순물이 도입되어 형성되는 소스/드레인 영역(110d, 110e)을 구비한다.
여기서, 본 실시 형태에서는, 소스 영역(110d)은 인접하는 메모리 셀 트랜지스터(도 1 중에서는 MT1n)의 드레인 영역(110d)과 공통화되어 있지만, 반드시, 공통화되는 것이 필수가 아닌 것은, 선택 트랜지스터 STS1과 마찬가지이다. 그리고, 선택 게이트 트랜지스터 STD1에 인접하여, 드레인 영역(110e) 위에 비트선 컨택트(24)가 배치되어 있다.
본 실시 형태에 따르면, 선택 트랜지스터 STS1, STD1의 게이트 절연막의 일 부인 알루미늄 산화물막의 전하 트랩량을 극히 낮게 억제하는 것이 가능하게 된다. 따라서, 메모리 동작 중에 선택 트랜지스터 STS1, STD1의 게이트 절연막에 전하가 트랩됨으로써 트랜지스터의 임계값이 변동하고, 메모리가 오동작하는 것을 방지할 수 있다. 따라서, 신뢰성이 향상된 NAND형 불휘발성 메모리 장치의 실현이 가능하게 된다.
또한, 본 실시 형태에 따르면, 선택 트랜지스터 STS1, STD1의 게이트 절연막의 일부인 알루미늄 산화물막을, 트랜지스터 특성의 변동을 염려하여 박리할 필요가 없다. 따라서, 종래, 알루미늄 산화물막을 박리하기 위해서 설정되어 있었던, 단부의 메모리 셀 트랜지스터와 선택 트랜지스터간의 정합 여유를 불필요로 할 수 있다. 따라서, NAND형 불휘발성 메모리 장치의 칩 면적을 축소시키는 것이 가능하게 된다. 또한, 알루미늄 산화물막의 박리 공정에서 발생하는 선택 트랜지스터의 게이트 절연막에의 데미지도 회피할 수 있다.
본 실시 형태에서, 예를 들면 실리콘 산화막에서 제1 절연막(102a)(도 1) 및 제3 절연막(102b)의 막 두께는 3㎚ 내지 5㎚ 정도이다. 또한, 예를 들면 실리콘 질화막인 전하 축적층(104)의 막 두께는 1㎚ 내지 5㎚ 정도이다. 또한, 제2 절연막(106a), 제4 절연막(106b)인 4가 혹은 5가 원소가 첨가된 알루미늄 산화물의 막 두께는 4㎚ 내지 15㎚ 정도이다.
여기서, 4가 카티온 원소는 Si, Ge, Sn, Hf, Zr, Ti로부터 선택되는 적어도 1종의 원소이며, 상기 5가 카티온 원소는 V, Nb, Ta로부터 선택되는 적어도 1종의 원소인 것이 바람직하다.
본 실시 형태에서, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 어느 1종의 원소가, 제4 절연막(106b)인 알루미늄 산화물 중에 대략 균일하게 함유되어 있는 것이 바람직하다. 이에 의해, 벌크 결함(전하 트랩) 저감에 의한 리크 전류 감소에 의한 저소비 전력화와, 알루미늄 산화물막의 알루미늄 산화물/제3 절연막 계면 근방의 결함(전하 트랩) 저감에 의한 임계값 변화 억제의 양방을 달성할 수 있기 때문이다.
또한, 본 실시 형태에서, 4가 카티온 원소, 5가 카티온 원소, N(질소)의 첨가 원소의 합산 농도가, 제3 절연막측에서 최대값을 취하는 분포를 갖도록 농도 분포를 조정하여도 된다. 여기서, 농도란 단위 체적당의 원자수를 말한다. 또한, 제3 절연막측이란, 제3 절연막과의 계면으로부터 알루미늄 산화물막 내에 걸쳐서 분포하는 계면 결함이 존재하는 범위의 영역을 의미하는 것으로 한다. 상기한 막 두께 범위의 알루미늄 산화물막을 이용한 경우에는, 대략 막 두께의 10% 정도의 범위의 영역에 상당한다.
상술한 바와 같이, 알루미늄 산화물 중의 전하 트랩으로 되는 결함은, 알루미늄 산화물막과 하층의 제3 절연막의 계면 근방에 편재한다. 또한, 벌크 결함은 알루미늄 산화물막 중에 대략 균일하게 존재한다. 따라서, 상기 첨가 원소의 분포가, 제3 절연막측에서 최대값을 취하는 분포로 함으로써, 최소의 원소 첨가량으로 효과적으로 적층 구조 전체의 결함을 줄이는 것이 가능하다. 또한, 농도 구배를 갖게 함으로써 응력 완화와 격자 부정합의 저감도 기대할 수 있다.
4가 카티온 원소의 제4 절연막인 알루미늄 산화물을 주요 성분으로 하는 막 중의 농도가 0.03≤M/(Al+M)≤0.3(M=4가 카티온 원소), 5가 카티온 원소의 제4 절연막 중의 농도가 0.015≤M/(Al+M)≤0.15(M=5가 카티온 원소), N(질소)의 제4 절연막 중의 농도가 0.02≤N/(O+N)≤0.4인 것이 바람직하다. 이 범위이면, 보다 전하 트랩량의 저감이 가능하기 때문이다. 또한, 여기서 농도란 측정 개소에서의 원자수비(몰비)로 표시되는 것으로 한다.
또한, 본 실시 형태에서는, 메모리 셀 트랜지스터의 터널 절연막으로 되는 제1 절연막(102a)(도 1) 및 게이트 절연막으로 되는 제3 절연막(102b)으로서 실리콘 산화막을 이용하는 경우를 예로 설명하였다. 그러나, 실리콘 산화막 이외에도, 실리콘 산질화막 혹은 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 구성되는 적층막(ONO막)을 이용하여도 된다.
또한, 본 실시 형태에서는, 메모리 트랜지스터의 전하 축적층(104)(도 1)으로서 실리콘 질화막을 이용하는 경우를 예로 들었다. 그 조성비는 화학 양론적 조성을 갖는 Si3N4라도, 막 중 트랩 밀도를 증대시키기 위해서 Si 리치의 조성을 갖는 실리콘 질화막이어도 된다. 또한, 실리콘 질화막 이외에, 고유전율막을 이용함으로써, 전기적 막 두께를 얇게 하는 것이 가능하기 때문에, 전하 축적층의 재료로서 Al, Hf, La, Y, Ce, Ti, Zr, Ta로부터 선택되는 적어도 1개 이상의 원소를 함유하는 산화물, 질화물 혹은 산질화물을 널리 이용할 수 있고, 그들의 막의 적층물도 사용할 수 있다.
또한, 본 실시 형태에서는, 제1 및 제2 제어 게이트 전극의 재료로서, 질화 탄탈과 텅스텐의 적층막을 예로 들었다. 그러나, 질화 탄탈 이외에 n+형 다결정 실리콘, p+형 다결정 실리콘 혹은 Au, Pt, Co, Be, Ni, Rh, Pd, Te, Re, Mo, Al, Hf, Ta, Mn, Zn, Zr, In, Bi, Ru, W, Ir, Er, La, Ti, Y 중으로부터 선택되는 1종류 이상의 원소를 함유하고, 이들의 단체 혹은 규화물, 붕화물, 질화물, 탄화물 등의 금속계 도전 재료를 널리 이용할 수 있다.
특히 일함수가 큰 금속계 도전 재료는, 블록 절연막으로부터 제어 게이트 전극에의 리크 전류를 저감할 수 있기 때문에 바람직하다. 또한, 본 실시 형태에서는, 질화 탄탈과 적층하는 층에 텅스텐을 이용하였지만, 그 이외에 니켈 실리사이드나 코발트 실리사이드와 같은 저저항의 풀 실리사이드 또는 금속계 도전 재료를 널리 이용할 수 있다.
다음으로, 본 실시 형태의 NAND형 불휘발성 메모리 장치의 제조 방법에 대해서 도 13∼도 18을 참조하면서 설명한다. 도 13∼도 18은, 본 실시 형태의 제조 방법을 도시하는 공정 단면도이다. 여기서는, 메모리 셀 트랜지스터 중, 도 1의 소스 컨택트 측단의 메모리 셀 트랜지스터 MT11과 선택 트랜지스터 STS1의 단면을 예로 설명한다.
본 실시 형태의 제조 방법은, 반도체 기판 위에 제1 절연막 및 제3 절연막을 형성하고, 제1 절연막 및 제3 절연막 위에 전하 축적층을 퇴적하고, 제3 절연막 위의 전하 축적층을 제거하고, 전하 축적층 상에, 알루미늄 산화물인 제2 절연막을 형성하고, 제3 절연막 위에, 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 함유하는 제4 절연막을 형성하고, 제2 절연막 위에 제1 제어 게이트 전극을 형성하고, 제4 절연막 위에 제2 제어 게이트 전극을 형성하고, 제1 제어 게이트 전극의 양측의 상기 반도체 기판 중에 제1 소스/드레인 영역을 형성하고, 제2 제어 게이트 전극의 양측의 상기 반도체 기판 중에 제2 소스/드레인 영역을 형성하는 것을 특징으로 한다.
또한, 여기서 제1 절연막은, 메모리 셀 트랜지스터가 형성되는 영역의 반도체 기판 위에 형성되는 절연막을 의미하고, 최종적으로는 메모리 셀 트랜지스터의 터널 절연막으로 되는 절연막이다. 또한, 여기서 제3 절연막은, 선택 트랜지스터가 형성되는 영역의 반도체 기판 위에 형성되는 절연막을 의미하고, 최종적으로는 선택 트랜지스터의 게이트 절연막으로 되는 절연막이다. 이후, 제1 절연막과 제3 절연막을 동시에 형성하는 제조 방법을 예로 설명하지만, 제1 절연막과 제3 절연막은, 반드시 동시에 형성될 필요는 없다.
우선, 도 13에 도시하는 바와 같이, 예를 들면 B 등의 불순물이 도핑된 (100)면을 갖는 P형의 실리콘의 반도체 기판(100) 위에, 예를 들면 열 산화함으로써, 두께 3㎚∼5㎚ 정도의 실리콘 산화막으로 이루어지는 제1 절연막(102a) 및 제2 절연막(102b)을 형성한다. 이 터널 산화막의 형성은, 열 산화에 한하지 않고, 예를 들면, CVD(Chemical Vapor Deposition)법에 의해서도 무방하다.
또한, 제1 절연막(102a) 및 제3 절연막(102b)의 형성에 앞서서, 반도체 기판(100) 위에, 공지의 프로세스에 의해, 실리콘 산화막이 매립된 소자 분리 영역(도시하지 않음)을 형성한다. 다음으로, 제1 절연막(102a) 및 제3 절연막(102b) 위에, 예를 들면, 두께 1㎚∼5㎚ 정도의 실리콘 질화막으로 이루어지는 전하 축적층(104)을 CVD법 등에 의해 퇴적한다.
다음으로, 도 14에 도시하는 바와 같이, 제3 절연막(102b) 위의 전하 축적층(104)을 제거한다. 즉, 나중에 선택 트랜지스터 STS1이 형성되는 영역의 절연막 위의 전하 축적층(104)을 선택적으로 제거한다. 예를 들면, 제1 절연막(102a) 위를 레지스트로 마스크한 후에, 드라이 에칭함으로써 선택적인 제거가 가능하다.
다음으로, 도 15에 도시하는 바와 같이, 전하 축적층(104) 위에, 주요 성분이 알루미늄 산화물인 제2 절연막(106a)을 형성한다. 또한, 제3 절연막(102b) 위에, 주요 성분이 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유하는 제4 절연막(106b)을 형성한다. 또한, 여기서는 제2 절연막(106a)과 제4 절연막(106b)을 동시에 동일 조성의 막으로서 형성하는 경우를 예로 설명하고 있다.
제2 및 제4 절연막인 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유하는 알루미늄 산화물막(106a, 106b)은, 4가 혹은 5가 카티온 원소와 Al의 메탈 타겟 혹은 그들의 산화물 타겟을 이용한 스퍼터법으로 형성한다.
스퍼터 가스 조건으로서는, Ar 등의 희가스 단독이어도 되고, 산소 혹은 질소를 적절한 유량비로 혼합시킨 화성 스퍼터법을 이용해도 된다. 알루미나 산화물막 내의 산소 결손 생성을 억제하는 관점에서는, 적어도 산소 유량이 제어된 스퍼터법을 이용하는 것이 바람직하다.
또한, 이 막의 제조 방법은 스퍼터법에 한하지 않고, CVD법이나 ALD법, 증착법, 레이저 에브레이션법, MBE법 또한 이들 방법을 조합한 성막 방법도 가능하다. 또한, 알루미늄 산화물막의 일부 또는 전부의 막 두께를 성막한 후, 이온 주입법 등에 의해 소량 성분으로 되는 원소를 도입하여도 된다.
또한, 이 막의 형성은, 예를 들면, 전하 축적층 형성 후 혹은 알루미늄 산화물막의 일부 또는 전부의 막 두께를 성막한 후, 4가 혹은 5가 카티온 원소를 미량으로 녹인 용액으로 웨이퍼를 유수 혹은 침지하고, 용액 중의 원소 농도, 유수 시간 혹은 침지 시간에 의해 부착량을 제어한 후, 열 처리에 의해 알루미늄 산화물막 내에 도입할 수도 있다.
또한, 메모리 트랜지스터 영역의 전하 축적층(104), 선택 트랜지스터 영역의 게이트 절연막인 제3 절연막(102b)을 형성하는 주요 원소가 4가 혹은 5가 카티온으로 형성되는 경우, 그 위에 알루미늄 산화물막의 일부 혹은 전부의 막 두께를 성막한 후, 열 처리하고, 그 열 처리 온도에 의해 계면 반응 속도와 상호 확산 속도를 설정하고, 다시 열 처리 시간을 제어함으로써, 4가 혹은 5가 원소의 막 중으로의 확산량을 제어할 수도 있다. 예를 들면 전하 축적층(104)이 실리콘 질화막, 제3 절연막이 실리콘 산화막으로 형성되는 경우, 상기한 방법에 의해 알루미늄 산화물 중에 Si의 첨가가 가능하다.
다음으로, 도 16에 도시하는 바와 같이, 제2 절연막(106a) 위 및 제4 절연막(106b) 위에, TaN/W 적층막(108)을 퇴적한다. 이 TaN/W 적층막(108)은, Ta(N(CH3)2)5, 혹은 Ta(N(CH3)2)5와 NH3를 원료로 하는 CVD법으로 TaN을 형성하고, 계속해서 W(CO)6를 원료로 하는 CVD법으로 W를 형성한다.
또한 이 막의 제조 방법은 여기에 설명한 방법에 한하지 않고, 다른 원료 가스를 이용하여도 된다. 또한 CVD법 이외의 예를 들면 스퍼터법, ALD법, 증착법, 레이저 에브레이션법, MBE법 또한 이들 방법을 조합한 성막 방법도 채용하는 것이 가능하다.
다음으로, 도 17에 도시하는 바와 같이, 공지의 리소그래피 및 RIE에 의해, 메모리 셀 트랜지스터 MT11 영역에서, 제1 제어 게이트 전극(108a), 제2 절연막(106a), 전하 축적막(104), 제1 절연막(102a)을 패턴 형성한다. 마찬가지로, 선택 트랜지스터 STS1 영역에서, 제2 제어 게이트 전극(108b), 제4 절연막(106a), 제3 절연막(102b)을 패터닝한다.
그 후, 도 18에 도시하는 바와 같이, 제1 제어 게이트 전극(108a)을 마스크로, 예를 들면, As를 이온 주입하여, 제1 제어 게이트 전극(108a)의 양측의 반도체 기판(100) 중에 n+형의 제1 소스/드레인 영역(110a, 110b)을 형성한다. 또한, 제2 제어 게이트 전극(108b)을 마스크로, 예를 들면, As를 이온 주입하여, 제2 제어 게이트 전극(108b)의 양측의 반도체 기판(100) 중에 n+형의 제2 소스/드레인 영역(110c, 110a)을 형성한다.
여기서는, 제1 소스/드레인 영역(110a, 110b) 및 제2 소스/드레인 영 역(110c, 110a)을 동시 프로세스로 형성하는 경우를 예로 나타내고 있지만, 각각 별개의 프로세스로 형성하는 것이어도 무방하다. 또한, 이온 주입은, 확산층 위치나 깊이의 제어를 위해서, 제어 게이트 전극 위에 박막을 퇴적한 후, 혹은 제어 게이트 전극의 양측에 측벽 절연막을 형성한 후에 행하여져도 무방하다.
그 후, 주지의 방법으로 배선 등을 형성하여 본 실시 형태의 NAND형 불휘발성 반도체 메모리 장치가 형성된다.
또한, 본 실시 형태에서는, 선택 트랜지스터의 게이트 절연막의 일부에, 주요 성분이 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유하는 절연막을 적용하고, 전하 트랩량을 저감하는 경우에 대해서 설명하였지만, 주변 트랜지스터에도 마찬가지의 게이트 절연막을 적용함으로써, 마찬가지의 작용·효과를 기대할 수 있다.
(제2 실시 형태)
본 발명의 제2 실시 형태의 NAND형 불휘발성 반도체 메모리 장치는, 선택 트랜지스터의 제3 절연막과 제4 절연막 사이에, 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지고, 상기 원소의 농도 분포의 반값폭으로 정의된 막 두께가 0.1㎚ 이상 1㎚ 이하인 제5 절연막을 갖는 점, 및 메모리 셀 트랜지스터의 전하 축적층과 제2 절연막 사이에도 상기와 마찬가지의 절연막을 갖는 점 이외에는, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복되는 기재에 대해서는 기술을 생략한다.
또한, 상기한 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원 소의 산질화물 또는 산화물로 이루어지는 제5 절연막에는, 소자 형성 후에는, 그들 위에 적층된 알루미늄 산화막과 반응함으로써, 알루미늄이 확산되어, 그 산화물이 형성되어 있다. 여기서, 원소의 농도란, 단위 체적당의 원자수를 말한다.
도 19는, 본 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도이다. 도면에 도시하는 바와 같이, 선택 트랜지스터(도면에서는 STS1)의 제3 절연막(102b)과 제4 절연막(106b) 사이에, 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 제5 절연막(112b)을 갖고 있다. 본 실시 형태에서는, 메모리 셀 트랜지스터(도면에서는 MT11)의 전하 축적층(104)과 제2 절연막(106a) 사이에도 제5 절연막(112b)과 마찬가지의 절연막(112a)이 형성되어 있다.
본 실시 형태에 따르면, 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 절연막(112a) 및 제5 절연막(112b)은, 열 처리 등에 의한 상호 확산에 의해 알루미늄 산화막(106a 및 106b) 중에 첨가되게 된다. 이와 같이, 첨가 원소를 함유하는 산화막을 원래 결함이 많은 이종 절연막 계면에 삽입함으로써, 알루미늄 산화물을 주요 성분으로 하는 제2 절연막(106a)의 계면 부근 및 제4 절연막(106b)의 계면 부근에 카티온 원소를 도입할 수 있다. 이 때문에, 효과적으로 적층 구조 전체의 결함을 줄이는 것이 가능하게 되어, 임계값 변화 억제를 달성할 수 있다. 또한, 이 적층 구조에 열 처리를 가해서 첨가 원소를 재분포시켜, 이종 절연막 계면으로부터 연속적으로 농도 분포가 변화하며, 또한 이종 절연막 계면에 최대 농도를 갖는 농도 분포를 갖도록 해도 그 효과는 유지된다.
또한, 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물인 절연막(112a) 및 제5 절연막(112b)의 막 두께는, 0.1㎚ 이상 1㎚ 이하인 것이 바람직하다. 이것은, 막 두께가 0.1㎚보다도 얇으면, 이종 절연막 계면에 첨가 원소가 면내 방향에서 균일하지 않고 도트 형상으로 존재하게 되어, 미세 셀에서는 변동의 기원으로 되기 때문이다. 또한, 반대로 1㎚을 초과하면 실제 막 두께 및 전기적 막 두께의 증가를 무시할 수 없게 되어, 선택 트랜지스터 미세화의 장해로 되기 때문이다.
또한, 본 실시 형태의 제조 방법에서는, 제1 실시 형태에서, 도 14에 도시한 전하 축적층(104)의 선택 제거 후에, 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물인 절연막(112a) 및 제5 절연막(112b)을 퇴적하는 공정을 삽입하면 된다. 퇴적막 두께는 예를 들면, 0.1㎚∼2㎚이다. 여기서, 제5 절연막(112b)의 퇴적은, 예를 들면, 4가 혹은 5가 원소의 메탈 타겟 혹은 산화물 타겟을 이용한 스퍼터법으로 형성하는 것이 가능하다.
또한, 이 막의 제조 방법은 스퍼터법에 한하지 않고, CVD법이나 ALD법, 증착법, 레이저 에브레이션법, MBE법 또한 이들 방법을 조합한 성막 방법도 가능하다. 혹은, 기초 표면을 래디컬 질화하거나 함으로써 0.1∼1㎚의 절연막을 형성하여도 된다. 혹은, 질소는 격자 부정합이 큰 계면에 편석하기 쉽기 때문에, 제5 절연막(112b)의 퇴적 후, 혹은 제5 절연막(112b)의 상층을 형성한 후에, 적절한 열 처리를 실시함으로써 계면에 0.1∼1㎚의 절연막을 형성하여도 된다. 또한, 여기에 기재한 절연막 막 두께는, 상기 원소의 농도 분포의 반값폭으로 정의된 막 두께이다.
그리고, 본 실시 형태에 따르면, 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물인 절연막(112a) 및 제5 절연막(112b)으로부터 첨가 카티온 원소가 상층의 알루미늄 산화물의 절연막에 도입된다. 따라서, 절연막(112a) 및 제5 절연막(112b) 위에 알루미늄 산화물막을 퇴적할 때에는, 반드시 소량 성분으로 되는 원소를 적극적으로 도입하지 않아도 무방하다.
(제3 실시 형태)
본 발명의 제3 실시 형태의 NAND형 불휘발성 반도체 메모리 장치는, 선택 트랜지스터의 제3 절연막이 실리콘 산화막이며, 알루미늄 산화물을 주요 성분으로 하는 제4 절연막과의 사이에, 실리콘 산질화막을 갖는 것 이외에는, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복되는 기재에 대해서는, 기술을 생략한다.
도 20은, 본 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도이다. 도면에 도시하는 바와 같이, 선택 트랜지스터(도면에서는 STS1)의 제3 절연막(102b)과 제4 절연막(106b) 사이에, 실리콘 산질화막(114)을 갖고 있다.
본 실시 형태에 따르면, 이와 같이, 질소(N)를 함유하는 실리콘 산질화막(114)을, 원래 결함이 많은 이종 절연막 계면에 삽입함으로써, 알루미늄 산화물을 주요 성분으로 하는 제4 절연막(106b)의 계면 부근에 질소를 도입할 수 있어, 효과적으로 적층 구조 전체의 결함을 줄이는 것이 가능하게 되어, 임계값 변화 억 제를 달성할 수 있다. 또한 이 적층 구조에 열 처리를 가하여 질소를 재분포시켜, 이종 절연막 계면으로부터 연속적으로 농도 분포가 변화하며, 또한 이종 절연막 계면에 최대 농도를 갖는 농도 분포를 갖도록 해도 그 효과는 유지된다.
여기서, 실리콘 산질화막(114)의 막 두께는, 0.1㎚ 이상 1㎚ 이하인 것이 바람직하다. 여기서 질화 영역이 0.1㎚보다도 얇으면, 이종 절연막 계면에 N원자가 국소적으로 응집한 상태로 존재하게 되어, 미세 셀에서는 변동의 기원으로 된다. 또한 반대로 1㎚을 초과하면 실제 막 두께 및 전기적 막 두께의 증가를 무시할 수 없게 되어, 선택 트랜지스터의 미세화의 장해로 되기 때문이다.
또한, 본 실시 형태의 제조 방법에서는, 제1 실시 형태에서, 제1 및 제3 절연막을 실리콘 산화막으로 형성하고, 도 14에 도시한 전하 축적층(104)의 선택 제거 후에, 래디컬 질화 등에 의해, 적어도 선택 트랜지스터 영역의, 실리콘 산화막인 제3 절연막(102b)의 상부를 실리콘 산질화막(114)화하면 된다.
그리고, 본 실시 형태에 따르면, 실리콘 산질화막(114)으로부터 질소가 상층의 알루미늄 산화물의 절연막에 도입되기 때문에, 알루미늄 산화물막을 퇴적할 때에는, 반드시 전하 트랩량 저감을 위한 소량 성분으로 되는 원소를 적극적으로 도입하지 않아도 무방하다. 또한 본 실시예에서는 메모리 트랜지스터 영역 및 선택 트랜지스터 영역의 블록 절연막에 질소가 첨가되어 있어도 된다. 이 때 메모리 트랜지스터 영역에서는 전하 축적층이 실리콘 질화막으로 형성되어 있는 경우, 블록 절연막에의 질소 첨가 공정은 소자 특성에는 거의 영향을 미치지 않는다.
(제4 실시 형태)
본 발명의 제4 실시 형태의 NAND형 불휘발성 반도체 메모리 장치는, 메모리 셀 트랜지스터 영역에, 전하 축적층으로서의 실리콘 질화막(SiN)층을 갖지 않는 것, 그것을 대신하여 전하 축적층으로서 기능시키는 알루미늄 산화물층과 그 기초의 실리콘 산화막층 사이에는 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 절연막을 갖지 않는 것 이외에는, 제2 실시 형태와 마찬가지이다. 따라서, 제2 실시 형태와 중복되는 기재에 대해서는 기술을 생략한다.
도 21은, 본 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도이다. 도면에 도시하는 바와 같이, 메모리 셀 트랜지스터 MT11은, 실리콘 산화막으로 이루어지는 제1 절연막(102a), 알루미늄 산화물막으로 이루어지는 제2 절연막(106a)과 제1 제어 게이트 전극(108a)의 적층 구조로 형성되어 있다. 여기서 제2 절연막(106a)에는, 극력, 4가 카티온 원소, 5가 카티온 원소, N(질소)이 소량 성분으로서 함유되어 있지 않은 것이 바람직하다.
한편, 선택 트랜지스터 STS1은, 실리콘 산화막으로 이루어지는 제3 절연막(102b), 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 제5 절연막(112b), 주요 성분이 알루미늄 산화물인 제4 절연막(106b)과 제2 제어 전극(108b)의 적층 구조로 형성되어 있다. 또한, 제5 절연막(112b)에는, 소자 형성 후에는 제4 절연막(106b)과 반응함으로써, 알루미늄이 확산되어, 그 산화물이 형성되어 있다. 한편, 제5 절연막(112b)으로부터, 카티온 원소 또는 질소가 상층의 알루미늄 산화물인 절연막(106b)에 확산된다.
본 실시 형태에 따르면, 선택 트랜지스터 STS1에서는 제2 실시 형태와 마찬가지로, 전하 트랩량을 저감하는 것이 가능하다. 또한, 메모리 셀 트랜지스터에는, 전하 축적층은 명시적으로는 형성하고 있지 않지만, 상술한 실험 결과(도 3, 도 4)로부터 알 수 있는 바와 같이, 알루미늄 산화물막/실리콘 산화막에 형성되는 계면 트랩이 전하를 포획함으로써, 충분히 메모리 기능을 발현시키는 것이 가능하다.
이하, 본 실시 형태의 제조 방법에 대해서, 제1 실시 형태와의 상위점을 중심으로 설명한다. 제1 및 제2 절연막을 실리콘 산화막으로 형성한 후에, 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 절연막을 퇴적한다. 그 후, 이 절연막을 패터닝하여 선택 트랜지스터 영역에만 절연막이 남도록 한다. 그 후, 전하 축적층을 형성하지 않고, 알루미늄 산화물막을 형성한 후, 제1 실시 형태의 제조 방법과 마찬가지의 방법으로, 메모리 셀 트랜지스터 및 선택 트랜지스터를 형성하면 된다.
또한, 상기한 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 절연막에는, 소자 형성 후에는 그 위에 적층된 알루미늄 산화막과 반응함으로써, 알루미늄이 확산되어, 그 산화물을 형성한다. 동시에, 하층의 제5 절연막(112b)으로부터, 카티온 원소 또는 질소가 상층의 알루미늄 산화물인 제4 절연막(106b)에 확산된다. 이 때문에, 알루미늄 산화물막을 퇴적할 때에는, 반드시 소량 성분으로 되는 원소를 적극적으로 도입하지 않아도 무방하다.
(제5 실시 형태)
본 발명의 제5 실시 형태의 NAND형 불휘발성 반도체 메모리 장치는, 선택 트랜지스터의 실리콘 산화막과 주요 성분이 알루미늄 산화물인 절연막 사이에 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 절연막을 갖는 대신에, 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소를 소량 성분으로서 함유하는 알루미늄 산화물을 이용하는 것 이외에는, 제4 실시 형태와 마찬가지이다. 따라서, 제4 실시 형태 및 효과와 중복되는 기재에 대해서는 기술을 생략한다.
도 22는, 본 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도이다. 도면에 도시하는 바와 같이, 메모리 셀 트랜지스터 MT11은, 실리콘 산화막으로 이루어지는 제1 절연막(102a), 알루미늄 산화물막으로 이루어지는 제2 절연막(106a)과 제1 제어 게이트 전극(108a)의 적층 구조로 형성되어 있다. 여기서 제2 절연막(106a)에는, 극력, 4가 카티온 원소, 5가 카티온 원소, N(질소)이 소량 성분으로서 함유되어 있지 않은 것이 바람직하다.
또한, 선택 트랜지스터 STS1은, 실리콘 산화막으로 이루어지는 제3 절연막(102b)과, 주요 성분이 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유하는 제4 절연막(106b)과, 제2 제어 전극(108b)의 적층 구조로 형성되어 있다.
본 실시 형태에 따르면, 선택 트랜지스터 STS1에서는 제1 실시 형태와 마찬가지로, 4가 카티온 원소, 5가 카티온 원소 중 어느 1종의 원소가 알루미늄 산화물 중에 대략 균일하게 함유되어 있다. 이 때문에, 벌크 결함(전하 트랩) 저감에 의한 리크 전류 감소에 의한 저소비 전력화와, 알루미늄 산화물막 계면 근방의 결함(전하 트랩) 저감에 의한 임계값 변화 억제의 양방을 달성할 수 있다. 또한 벌크 결함 및 계면 결함의 분포와 아울러 첨가 원소도 분포시킴으로써 최소의 첨가량으로 효과적으로 적층 구조 전체의 결함을 줄이는 것이 가능하다.
구체적으로는 선택 트랜지스터 영역에서, 알루미늄 산화물막/실리콘 산화막 계면에서 첨가 원소 농도가 최대로 되도록 경사를 갖게 한 분포가 바람직하다. 농도 구배를 갖게 함으로써 응력 완화와 격자 부정합의 저감도 기대할 수 있다. 또한, 메모리 셀 트랜지스터에는, 전하 축적층은 형성되어 있지 않지만, 제4 실시 형태와 마찬가지로, 알루미늄 산화물막/실리콘 산화막에서의 트랩 전하에 의해, 충분히 메모리 기능을 발현시키는 것이 가능하다.
본 실시 형태의 제조 방법은, 반도체 기판 위에 제1 절연막 및 제3 절연막을 형성하고, 제1 절연막 위에, 알루미늄 산화물인 제2 절연막을 형성하고, 제3 절연막 위에, 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 함유하는 제4 절연막을 형성하고, 제2 절연막 위에 제1 제어 게이트 전극을 형성하고, 제4 절연막 위에 제2 제어 게이트 전극을 형성하고, 제1 제어 게이트 전극의 양측의 상기 반도체 기판 중에 제1 소스/드레인 영역을 형성하고, 제2 제어 게이트 전극의 양측의 상기 반도체 기판 중에 제2 소스/드레인 영역을 형성하는 것을 특징으로 한다. 이하, 본 실시 형태의 제조 방법에 대해서, 제1 실시 형태와의 상위점을 중심으로 설명한다. 선택 트랜지스터 영역의 제2 절연 막(102b) 위에, 마스크재를 퇴적시킨다. 다음으로, 메모리 트랜지스터 영역 및 선택 트랜지스터 영역에, 알루미늄 산화물막을 퇴적시킨다. 다음으로, 선택 트랜지스터 영역의 마스크재와 함께 마스크재 위의 알루미늄 산화물막을 박리함으로써, 메모리 셀 트랜지스터 영역의 제2 절연막(106a)을 형성한다.
그 후, 메모리 트랜지스터 영역 위에 마스크재를 퇴적시키고, 메모리 트랜지스터 영역 및 선택 트랜지스터 영역 위에 4가 혹은 5가 원소와 Al의 메탈 타겟 혹은 그들의 산화물 타겟을 이용한 스퍼터법으로 4가 혹은 5가 원소를 첨가한 알루미늄 산화물막을 형성하였다.
또한, 이 막의 제조 방법은 스퍼터법에 한하지 않고, CVD법이나 ALD법, 증착법, 레이저 에브레이션법, MBE법 또한 이들 방법을 조합한 성막 방법도 가능하며, 또한, 알루미늄 산화물막의 일부 또는 전부의 막 두께를 성막한 후, 이온 주입법으로 도입하여도 된다.
그 후, 메모리 트랜지스터 영역 위의 알루미늄 산화물막을 마스크재와 함께 박리한다. 이에 의해, 선택 트랜지스터 영역의 제4 절연막(106b)을 형성한다. 그 후는, 제1 실시 형태와 마찬가지의 제조 방법으로 NAND형 반도체 불휘발성 메모리 장치를 형성한다.
(제6 실시 형태)
본 발명의 제6 실시 형태의 NAND형 불휘발성 반도체 메모리 장치는, 제1 실시 형태와 비교하면, 메모리 셀 트랜지스터의 알루미늄 산화물의 제2 절연막이 알루미늄 산화물막이며 실리콘 산화막을 사이에 끼운 3층 구조의 블록 절연막인 것, 및 선택 트랜지스터의 알루미늄 산화물의 제4 절연막이 알루미늄 산화물막이며 실리콘 산화막을 사이에 끼운 3층 구조의 절연막인 것 이외에는 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복되는 기재에 대해서는, 기술을 생략한다. 또한, 상기한 알루미늄 산화물막은, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유시킨 절연막이다.
도 23은, 본 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도이다. 도면에 도시하는 바와 같이, 메모리 셀 트랜지스터 MT11의 블록 절연막은, 알루미늄 산화물의 제2 절연막(106a)과 알루미늄 산화물의 제2 절연막(106c) 사이에 실리콘 산화막(126a)을 끼운 3층 구조의 블록 절연막으로 되어 있다. 또한, 선택 트랜지스터 STS1의 실리콘 산화막(102b) 위에 적층되는 절연막은, 알루미늄 산화물의 제4 절연막(106b)과 알루미늄 산화물의 제4 절연막(106d) 사이에 실리콘 산화막(126b)을 끼운 3층 구조의 절연막으로 되어 있다.
메모리 셀 트랜지스터 영역에서는, 터널 절연막(102a)의 막 두께는 3㎚ 내지 5㎚ 정도, 전하 축적층(104)인 실리콘 질화막의 막 두께는 1㎚ 내지 5㎚ 정도, 블로킹 절연막인 전하 축적층(104) 위에 형성된 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유시킨 알루미늄 산화막(106a)의 막 두께는 4㎚ 내지 15㎚ 정도, 사이에 끼워지는 실리콘 산화막(126a)의 막 두께는 1㎚ 내지 5㎚ 정도, 이 실리콘 산화막(126a) 위에 형성된 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유시킨 알루미늄 산화막(106c)의 막 두께는 4㎚ 내지 15㎚ 정도이다. 알루미늄 산화막(106a, 106c)의 각각의 막 두께는, 3층 구조의 블록 절연막의 토탈 막 두께가 4㎚ 내지 15㎚ 정도로 되도록 조정되는 것이 바람직하다.
선택 트랜지스터 영역에서는, 터널 절연막(102b)의 막 두께는 3㎚ 내지 5㎚ 정도, 그 위에 형성되는 절연막인 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유시킨 알루미늄 산화막(106b)의 막 두께는 4㎚ 내지 15㎚ 정도, 사이에 끼워지는 실리콘 산화막(126b)의 막 두께는 1㎚ 내지 5㎚ 정도, 이 실리콘 산화막(126b) 위에 형성된 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유시킨 알루미늄 산화막(106d)의 막 두께는 4㎚ 내지 15㎚ 정도이다. 알루미늄 산화막(106b, 106d)의 각각의 막 두께는, 3층 구조의 블록 절연막의 토탈 막 두께가 4㎚ 내지 15㎚ 정도로 되도록 조정되는 것이 바람직하다.
본 실시 형태에 따르면, 메모리 트랜지스터 영역의 블록 절연막에, 원하는 원소가 첨가된 알루미늄 산화막, 실리콘 산화막, 원하는 원소가 첨가된 알루미늄 산화막의 적층막을 이용하고 있다. 이 때문에, 벌크 결함(전하 트랩) 저감에 의한 리크 전류 감소에 의한 저소비 전력화와, 알루미늄 산화물막 계면 근방의 결함(전하 트랩) 저감에 의한 임계값 변화 억제의 양방을 달성할 수 있다.
또한, 벌크 결함 및 계면 결함의 분포와 아울러 첨가 원소도 분포시킴으로써 최소의 첨가량으로 효과적으로 적층 구조 전체의 결함을 줄이는 것이 가능하다. 또한, 알루미늄 산화막에 비해서 전자 장벽이 큰 실리콘 산화막을 블록막 중앙에 배치함으로써, 양호한 전하 유지 성능을 확보할 수 있다.
이하, 본 실시 형태의 제조 방법에 대해서, 제1 실시 형태와의 상위점을 중심으로 설명한다. 선택 트랜지스터 영역의 전하 축적층(104)의 제거 후, 원하는 원소가 첨가된 알루미늄 산화물막, 실리콘 산화막, 원하는 원소가 첨가된 알루미늄 산화물막을 순차적으로 형성한다. 실리콘 산화막의 형성 방법으로서, 다결정 실리콘의 열 산화 혹은 래디컬 산화, TDMAS(Trisdimethyl amino silane) 등의 유기 실리콘 가스와 오존을 원료로 하는 ALD법을 이용하여도 된다.
그 후, 도 16에 도시하는 공정과 같이 제어 게이트 전극 재료를 퇴적하고, 제1 실시 형태와 마찬가지의 방법으로, NAND형 반도체 불휘발성 메모리 장치를 형성한다.
(제7 실시 형태)
본 발명의 제7 실시 형태의 NAND형 불휘발성 반도체 메모리 장치는, 메모리 셀 트랜지스터 및 선택 트랜지스터의 알루미늄 산화물막과, 그 상측 혹은 하측에서 접하는 실리콘 산화막 혹은 실리콘 질화막 사이에는, 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 절연막이 존재하는 것 이외에는, 제6 실시 형태와 마찬가지이다.
이 적층 구조에 의해 메모리 셀 트랜지스터의 블록 절연막에 해당하는 부분은 6층 구조로 된다. 프로세스 간편성으로부터 선택 트랜지스터의 절연막도 본래의 게이트 절연막인 실리콘 산화막 위에 접하여 상기 6층 구조의 절연막이 존재하게 된다. 제1 및 제6 실시 형태와 중복되는 기재에 대해서는, 기술을 생략한다.
도 24는, 본 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도이 다. 도면에 도시하는 바와 같이, 메모리 셀 트랜지스터 MT11은, 전하 축적층(104)과 제1 제어 전극(108a) 사이의 블록 절연막에 상당하는 막이, 하층으로부터 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 절연막(120a), 알루미늄 산화물의 제2 절연막(106a), 4가 카티온 원소, 5가 카티온 원소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 절연막(120c), 실리콘 산화막(126a), 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소로 이루어지는 절연막(120e), 알루미늄 산화물의 제2 절연막(106c)의 6층 구조로 되어 있다. 또한, 절연막(120a, 120c, 120e)에는, 소자 형성 후에는 제2 절연막(106a, 106c)과 반응함으로써, 알루미늄이 확산되어, 그 산화물이 형성되어 있다.
선택 트랜지스터 STS1은, 터널 산화막(102b)과 제1 제어 전극(108b) 사이의 절연막이, 하층으로부터 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 절연막(120b), 알루미늄 산화물의 제4 절연막(106b), 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 절연막(120d), 실리콘 산화막(126b), 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 절연막(120f), 알루미늄 산화물의 제4 절연막(106d)의 6층 구조로 되어 있다. 또한, 절연막(120b, 120d, 120f)에는, 소자 형성 후에는 제4 절연막(106d)과 반응함으로써, 알루미늄이 확산되어, 그 산화물이 형성되어 있다. 동시에, 절연막(120b, 120d, 120f)으로부터, 카티온 원소 또는 질소가 알루미늄 산화물인 절 연막(106b, 106d)에 확산된다.
메모리 셀 트랜지스터 영역에서는, 터널 절연막(102a)의 막 두께는 3㎚ 내지 5㎚ 정도, 전하 축적층(104)인 실리콘 질화막의 막 두께는 1㎚ 내지 5㎚ 정도, 실리콘 질화막 위에 형성된 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 절연막(120a)의 막 두께가 0.1㎚ 내지 1㎚ 정도, 이 절연막(120a) 위에 형성된 알루미늄 산화막(106a)의 막 두께는 4㎚ 내지 15㎚ 정도, 이 알루미늄 산화막(106a) 위에 형성된 4가 카티온 원소, 5가 카티온 원소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 절연막(120c)의 막 두께가 0.1㎚ 내지 1㎚ 정도, 이 절연막(120c) 위에 형성된 실리콘 산화막(126a)의 막 두께는 1㎚ 내지 5㎚ 정도, 이 실리콘 산화막 위에 형성된 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물로 이루어지는 절연막(102e)의 막 두께가 0.1㎚ 내지 1㎚ 정도, 이 절연막(102e) 위에 형성된 알루미늄 산화막(106c)의 막 두께는 4㎚ 내지 15㎚ 정도이다. 알루미늄 산화막(106a, 106c)의 각각의 막 두께는, 6층 구조의 블록 절연막의 토탈 막 두께가 4㎚ 내지 15㎚ 정도로 되도록 조정되는 것이 바람직하다.
선택 트랜지스터 영역에서는, 터널 절연막(102b) 위의 전하 축적층인 실리콘 질화막이 존재하지 않는 것 이외에는, 메모리 셀 트랜지스터 영역과 동일한 제조 공정에서 형성되기 때문에, 6층 적층 순서 및 막 두께 구성은 동일하다
본 실시 형태에 따르면, 소자 형성 후의 메모리 트랜지스터 영역의 6층 구조의 블록 절연막은, 상호 확산에 의해, 원하는 원소가 적절한 농도 분포로 첨가된 알루미늄 산화막, 실리콘 산화막, 원하는 원소가 적절한 농도 분포로 첨가된 알루미늄 산화막의 3층 구조의 적층막으로 간주되게 된다. 이 때문에, 벌크 결함(전하 트랩) 저감에 의한 리크 전류 감소에 의한 저소비 전력화와, 알루미늄 산화물막 계면 근방의 결함(전하 트랩) 저감에 의한 임계값 변화 억제의 양방을 달성할 수 있다.
또한 벌크 결함 및 계면 결함의 분포와 아울러 첨가 원소도 분포시킴으로써 최소의 첨가량으로 효과적으로 적층 구조 전체의 결함을 줄이는 것이 가능하다. 또한, 알루미늄 산화막에 비해서 전자 장벽이 큰 실리콘 산화막을 블록막 중앙에 배치함으로써, 양호한 전하 유지 성능을 확보할 수 있다.
이하, 본 실시 형태의 제조 방법에 대해서, 제1 및 제6 실시 형태와의 상위점을 중심으로 설명한다. 선택 트랜지스터 영역의 전하 축적층(104)의 제거 후, 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물, 알루미늄 산화물막, 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물, 실리콘 산화막, 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소의 산질화물 또는 산화물, 알루미늄 산화물막의 6층 구조를 순차적으로 형성한다.
그 후, 도 16에 도시하는 공정과 같이 제어 게이트 전극 재료를 퇴적하고, 제1 실시 형태와 마찬가지의 방법으로, NAND형 반도체 불휘발성 메모리 장치를 형성한다.
(제8 실시 형태)
본 발명의 제8 실시 형태의 NAND형 불휘발성 반도체 메모리 장치는, 메모리 셀 트랜지스터의 제1 절연막(터널 절연막)과 전하 축적층 사이에, 주요 성분이 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유하는 절연막과, 그 상층의 실리콘 산화막이 개재되는 것 이외에는, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복되는 기재에 대해서는 기술을 생략한다.
본 실시예는 터널 절연막으로서 공지의 실리콘 산화막/실리콘 질화막(산질화막)/실리콘 산화막 구조, 소위 ONO 구조의 실리콘 질화막(산질화막)을 주요 성분이 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유하는 절연막으로 치환한 구조에 대응한다. 즉, 터널 절연막의 개선을 목적으로 한 실시 형태로, 제1 내지 제7 실시 형태에서 설명한 블록막 혹은 전하 포획층의 개선과는 목적이 상이하다. 따라서, 실시 형태 1 내지 7에서 설명한 메모리 셀 트랜지스터의 터널 절연막 및 선택 트랜지스터의 게이트 절연막 모두에 그대로 적용 가능하다.
도 25는, 본 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도이다. 도면에 도시하는 바와 같이, 메모리 셀 트랜지스터 MT11은, 제1 절연막(102a)과 전하 축적층(104) 사이에, 주요 성분이 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유하는 절연막(130a)과, 그 상층의 실리콘 산화막(132)이 개재된다. 즉, 터널 절연막이 제1 절연막(102a)과 원하는 원소가 적절한 농도 분포로 첨가된 알루미늄 산화막(130a) 과 실리콘 산화막(132)의 3층 적층 구조로 되어 있다.
선택 트랜지스터 STS1은, 제1 절연막(102b)과, 그 위에 형성된 주요 성분이 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 소량 성분으로서 함유하는 절연막(130b)의 2층 적층 구조로 되어 있다.
메모리 트랜지스터 영역에서는, 터널 절연막(102a)인 실리콘 기판 위의 실리콘 산화막의 막 두께는 1㎚ 내지 4㎚ 정도, 그 위의 4가 혹은 5가 원소 혹은 질소가 첨가된 알루미늄 산화막(130a)의 막 두께는 1㎚ 내지 5㎚ 정도, 그 위의 실리콘 산화막(132)의 막 두께는 1㎚ 내지 4㎚ 정도, 전하 축적층(104)인 실리콘 질화막의 막 두께는 1㎚ 내지 5㎚ 정도, 블록 절연막인 4가 혹은 5가 원소 혹은 질소가 첨가된 알루미늄 산화막(106a)의 막 두께는 4㎚ 내지 15㎚ 정도이다.
선택 트랜지스터 영역에서는, 게이트 절연막(102b)의 막 두께는 3㎚ 내지 5㎚ 정도, 블록 절연막인 4가 혹은 5가 원소 또는 질소가 첨가된 알루미늄 산화막(106a)의 막 두께는 4㎚ 내지 15㎚ 정도이다.
본 실시 형태에 따르면, 메모리 트랜지스터 영역의 터널 절연막에, 실리콘 산화막, 원하는 원소가 적절한 농도 분포로 첨가된 알루미늄 산화막, 실리콘 산화막의 적층막을 이용하고 있다. 이 때문에, 벌크 결함(전하 트랩) 저감에 의한 리크 전류 감소에 의한 저소비 전력화와, 알루미늄 산화물막 계면 근방의 결함(전하 트랩) 저감에 의한 임계값 변화 억제의 양방을 달성할 수 있다.
또한, 벌크 결함 및 계면 결함의 분포와 아울러 첨가 원소도 분포시킴으로써 최소의 첨가량으로 효과적으로 적층 구조 전체의 결함을 줄이는 것이 가능하다. 구체적으로는 알루미늄 산화막과 실리콘 산화막의 계면에서 첨가 원소 농도가 최대로 되도록 경사를 갖게 한 분포가 바람직하다. 농도 구배를 갖게 함으로써 응력 완화와 격자 부정합의 저감도 기대할 수 있다. 또한, 실리콘 산화막에 비해서 전자 장벽이 작은 알루미늄 산화막을 터널 절연막 중앙에 배치함으로써, 터널 절연막으로서 양호한 기입 소거 성능을 확보할 수 있다.
이상, 구체예를 참조하면서 본 발명의 실시 형태에 대하여 설명하였다. 상기 실시 형태는 어디까지나 예로서 든 것뿐이며, 본 발명을 한정하는 것은 아니다. 또한, 실시 형태의 설명에서는, NAND형 불휘발성 반도체 메모리 장치, 그 제조 방법 등에서, 본 발명의 설명에 직접 필요로 되지 않는 부분 등에 대해서는 기재를 생략하였지만, 필요로 되는 NAND형 불휘발성 반도체 메모리 장치, 그 제조 방법 등에 관한 요소를 적절히 선택하여 이용할 수 있다.
또한, 반도체 기판으로서, 실리콘(Si)을 예로 설명하였지만, 반드시 실리콘(Si)에 한하는 것이 아니라, 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 질화 알루미늄(AlN), 질화 갈륨(GaN), 인듐 안티몬(InSb) 등, 혹은, 그들에 왜곡을 가한 기판을 이용하는 것이 가능하다.
또한, 기판 재료의 면방위는 반드시 (100)면에 한하는 것이 아니라, (110)면 혹은 (111)면 등을 적절히 선택할 수 있다.
그 밖에, 본 발명의 요소를 구비하고, 당업자가 적절히 설계 변경할 수 있는 모든 NAND형 불휘발성 반도체 메모리 장치 및 그 제조 방법은, 본 발명의 범위에 포함된다. 본 발명의 범위는, 특허 청구 범위 및 그 균등물의 범위에 의해 정의되 는 것이다.
도 1은, 제1 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도.
도 2는, 제1 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 칩 레이아웃도.
도 3은, Al2O3의 산화막 환산 막 두께와 스트레스 인가 후의 Vfb 변화의 관계를 도시하는 그래프.
도 4는, 열 처리 전후에서의 Al2O3 중의 Si 농도와 트랩 전하 밀도의 관계를 도시하는 그래프.
도 5 및 도 6은, Al2O3 중에서의 각 결함의 다양한 하전 상태의 Kohn-Sham 준위를 도시한 도면.
도 7은, 이론 계산에 의한 Oi, VAl,및 VO의 전하 포획 준위를 도시하는 도면.
도 8은, Al2O3/SiO2의 Al2O3 갭 중의 전자 준위를 도시하는 도면.
도 9는, Al2O3/SiO2의 Al2O3에 4가 혹은 5가 카티온 원소를 첨가하였을 때의 농도에 의한 밴드도의 변화를 도시하는 도면.
도 10은, Al2O3/SiO2의 Al2O3에 4가 혹은 5가 카티온 원소를 첨가하였을 때의 농도에 의한 밴드도의 변화를 도시하는 도면.
도 11은, Al2O3/SiO2의 Al2O3 중에 N을 첨가한 경우의 전자 준위를 도시하는 도면.
도 12는, N첨가가 격자간 산소 및 Al 결손에 미치는 기여를 도시하는 도면.
도 13∼도 18은, 제1 실시 형태의 NAND형 불휘발성 메모리 장치의 제조 방법을 도시하는 공정 단면도.
도 19는, 제2 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도.
도 20은, 제3 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도.
도 21은, 제4 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도.
도 22는, 제5 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도.
도 23은, 제6 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도.
도 24는, 제7 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도.
도 25는, 제8 실시 형태의 NAND형 불휘발성 반도체 메모리 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : NAND형 불휘발성 메모리 장치
12 : 주변 회로 영역
14 : 코어 영역
16 : 메모리 셀 어레이 영역
22 : 소스선 컨택트
100 : 반도체 기판
102a : 제1 절연막
102b : 제3 절연막
104 : 전하 축적층
106a : 제2 절연막
106b : 제4 절연막
108a : 제1 제어 전극
108b : 제2 제어 전극
Claims (24)
- 반도체 기판에, 복수의 메모리 셀 트랜지스터가 직렬 접속된 메모리 셀 트랜지스터 열과, 상기 메모리 셀 트랜지스터 열의 단부에 설치되는 선택 트랜지스터를 구비하고,상기 메모리 셀 트랜지스터는,상기 반도체 기판 위의 제1 절연막과,상기 제1 절연막 위의 전하 축적층과,상기 전하 축적층 위의 알루미늄 산화물인 제2 절연막과,상기 제2 절연막 위의 제1 제어 게이트 전극과,상기 제1 제어 게이트 전극의 양측의 상기 반도체 기판 중에 형성되는 제1 소스/드레인 영역을 구비하고,상기 선택 트랜지스터는,상기 반도체 기판 위의 제3 절연막과,상기 제3 절연막 위의 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 함유하는 제4 절연막과,상기 제4 절연막 위의 제2 제어 게이트 전극과,상기 제2 제어 게이트 전극의 양측의 상기 반도체 기판 중에 형성되는 제2 소스/드레인 영역을 구비하는 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제1항에 있어서,상기 제4 절연막 중의 상기 4가 카티온 원소, 5가 카티온 원소, N(질소)의 합산 농도가, 상기 제3 절연막측에서 최대값을 취하는 분포를 갖는 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제1항에 있어서,상기 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소가, 상기 알루미늄 산화물 중에 균일하게 함유되어 있는 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제1항에 있어서,상기 제3 절연막과 상기 제4 절연막 사이에, 알루미늄 산화물이며, 상기 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소를 함유하는, 상기 원소의 농도 분포의 반값폭으로 정의된 막 두께가 0.1㎚ 이상 1㎚ 이하인 제5 절연막을 갖는 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제1항에 있어서,상기 4가 카티온 원소의 상기 제4 절연막 중의 농도가 0.03≤M/(Al+M)≤0.3(M=4가 카티온 원소), 상기 5가 카티온 원소의 상기 제4 절연막 중의 농도가 0.015≤M/(Al+M)≤0.15(M=5가 카티온 원소), 상기 N(질소)의 상기 제4 절연막 중의 농도가 0.02≤N/(O+N)≤0.4인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제2항에 있어서,상기 4가 카티온 원소의 상기 제4 절연막 중의 농도가 0.03≤M/(Al+M)≤0.3(M=4가 카티온 원소), 상기 5가 카티온 원소의 상기 제4 절연막 중의 농도가 0.015≤M/(Al+M)≤0.15(M=5가 카티온 원소), 상기 N(질소)의 상기 제4 절연막 중의 농도가 0.02≤N/(O+N)≤0.4인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제3항에 있어서,상기 4가 카티온 원소의 상기 제4 절연막 중의 농도가 0.03≤M/(Al+M)≤0.3(M=4가 카티온 원소), 상기 5가 카티온 원소의 상기 제4 절연막 중의 농도가 0.015≤M/(Al+M)≤0.15(M=5가 카티온 원소), 상기 N(질소)의 상기 제4 절연막 중의 농도가 0.02≤N/(O+N)≤0.4인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제4항에 있어서,상기 4가 카티온 원소의 상기 제4 절연막 중의 농도가 0.03≤M/(Al+M)≤0.3(M=4가 카티온 원소), 상기 5가 카티온 원소의 상기 제4 절연막 중의 농도가 0.015≤M/(Al+M)≤0.15(M=5가 카티온 원소), 상기 N(질소)의 상기 제4 절연막 중의 농도가 0.02≤N/(O+N)≤0.4인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제1항에 있어서,상기 4가 카티온 원소는 Si, Ge, Sn, Hf, Zr, Ti로부터 선택되는 적어도 1종의 원소이며, 상기 5가 카티온 원소는 V, Nb, Ta로부터 선택되는 적어도 1종의 원소인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제2항에 있어서,상기 4가 카티온 원소는 Si, Ge, Sn, Hf, Zr, Ti로부터 선택되는 적어도 1종의 원소이며, 상기 5가 카티온 원소는 V, Nb, Ta로부터 선택되는 적어도 1종의 원소인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제3항에 있어서,상기 4가 카티온 원소는 Si, Ge, Sn, Hf, Zr, Ti로부터 선택되는 적어도 1종의 원소이며, 상기 5가 카티온 원소는 V, Nb, Ta로부터 선택되는 적어도 1종의 원소인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제4항에 있어서,상기 4가 카티온 원소는 Si, Ge, Sn, Hf, Zr, Ti로부터 선택되는 적어도 1종의 원소이며, 상기 5가 카티온 원소는 V, Nb, Ta로부터 선택되는 적어도 1종의 원소인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 반도체 기판에, 복수의 메모리 셀 트랜지스터가 직렬 접속된 메모리 셀 트랜지스터 열과, 상기 메모리 셀 트랜지스터 열의 단부에 설치되는 선택 트랜지스터를 구비하고,상기 메모리 셀 트랜지스터는,상기 반도체 기판 위의 제1 절연막과,상기 제1 절연막 위의 알루미늄 산화물인 제2 절연막과,상기 제2 절연막 위의 제1 제어 게이트 전극과,상기 제1 제어 게이트 전극의 양측의 상기 반도체 기판 중에 형성되는 제1 소스/드레인 영역을 구비하고,상기 선택 트랜지스터는,상기 반도체 기판 위의 제3 절연막과,상기 제3 절연막 위의 알루미늄 산화물이며, 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소를 함유하는 제4 절연막과,상기 제4 절연막 위의 제2 제어 게이트 전극과,상기 제2 제어 게이트 전극의 양측의 상기 반도체 기판 중에 형성되는 제2 소스/드레인 영역을 구비하는 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제13항에 있어서,상기 제4 절연막 중의 상기 4가 카티온 원소, 5가 카티온 원소, N(질소)의 합산 농도가, 상기 제3 절연막측에서 최대값을 취하는 분포를 갖는 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제13항에 있어서,상기 4가 카티온 원소, 5가 카티온 원소, N(질소) 중 적어도 1종의 원소가, 상기 알루미늄 산화물 중에 균일하게 함유되어 있는 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제13항에 있어서,상기 제3 절연막과 상기 제4 절연막 사이에, 알루미늄 산화물이며, 상기 4가 카티온 원소, 5가 카티온 원소, 질소 중 적어도 1종의 원소를 함유하는, 상기 원소의 농도 분포의 반값폭으로 정의된 막 두께가 0.1㎚ 이상 1㎚ 이하인 제5 절연막을 갖는 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제13항에 있어서,상기 4가 카티온 원소의 상기 제4 절연막 중의 농도가 0.03≤M/(Al+M)≤0.3(M=4가 카티온 원소), 상기 5가 카티온 원소의 상기 제4 절연막 중의 농도가 0.015≤M/(Al+M)≤0.15(M=5가 카티온 원소), 상기 N(질소)의 상기 제4 절연막 중의 농도가 0.02≤N/(O+N)≤0.4인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제14항에 있어서,상기 4가 카티온 원소의 상기 제4 절연막 중의 농도가 0.03≤M/(Al+M)≤0.3(M=4가 카티온 원소), 상기 5가 카티온 원소의 상기 제4 절연막 중의 농도가 0.015≤M/(Al+M)≤0.15(M=5가 카티온 원소), 상기 N(질소)의 상기 제4 절연막 중의 농도가 0.02≤N/(O+N)≤0.4인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제15항에 있어서,상기 4가 카티온 원소의 상기 제4 절연막 중의 농도가 0.03≤M/(Al+M)≤0.3(M=4가 카티온 원소), 상기 5가 카티온 원소의 상기 제4 절연막 중의 농도가 0.015≤M/(Al+M)≤0.15(M=5가 카티온 원소), 상기 N(질소)의 상기 제4 절연막 중의 농도가 0.02≤N/(O+N)≤0.4인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제16항에 있어서,상기 4가 카티온 원소의 상기 제4 절연막 중의 농도가 0.03≤M/(Al+M)≤ 0.3(M=4가 카티온 원소), 상기 5가 카티온 원소의 상기 제4 절연막 중의 농도가 0.015≤M/(Al+M)≤0.15(M=5가 카티온 원소), 상기 N(질소)의 상기 제4 절연막 중의 농도가 0.02≤N/(O+N)≤0.4인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제13항에 있어서,상기 4가 카티온 원소는 Si, Ge, Sn, Hf, Zr, Ti로부터 선택되는 적어도 1종의 원소이며, 상기 5가 카티온 원소는 V, Nb, Ta로부터 선택되는 적어도 1종의 원소인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제14항에 있어서,상기 4가 카티온 원소는 Si, Ge, Sn, Hf, Zr, Ti로부터 선택되는 적어도 1종의 원소이며, 상기 5가 카티온 원소는 V, Nb, Ta로부터 선택되는 적어도 1종의 원소인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제15항에 있어서,상기 4가 카티온 원소는 Si, Ge, Sn, Hf, Zr, Ti로부터 선택되는 적어도 1종의 원소이며, 상기 5가 카티온 원소는 V, Nb, Ta로부터 선택되는 적어도 1종의 원소인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
- 제16항에 있어서,상기 4가 카티온 원소는 Si, Ge, Sn, Hf, Zr, Ti로부터 선택되는 적어도 1종의 원소이며, 상기 5가 카티온 원소는 V, Nb, Ta로부터 선택되는 적어도 1종의 원소인 것을 특징으로 하는 NAND형 불휘발성 반도체 메모리 장치.
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