KR101073008B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 본 발명은 고주파 소자가 형성될 반도체 기판 하부에 실리콘 산화막을 형성하고, 그 경계면의 반도체 기판에 소자 분리막을 형성하여 고주파 소자영역을 전기적/물리적으로 완전히 차단할 수 있으며, 실리콘 산화막과, 소자 분리막을 이용하여 차단된 고주파 소자 영역으로 인해 노이즈 발생과 소자간의 크로스 토크 발생을 방지할 수 있는 반도체 장치의 제조 방법을 제공한다.
실리콘 산화막, 고주파 소자, 소자 분리막, 산소 이온주입
Description
도 1a 내지 도 1e는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 20 : 실리콘 산화막
30 : 패드 산화막 40 : 패드 질화막
50 : 소자 분리막 60 : 웰
72 : 게이트 산화막 74 : 폴리 실리콘막
80 : 게이트 전극 82 : 스페이서
84 : 소스/드레인 90 : 층간 절연막
95 : 콘택 플러그 100 : 금속배선
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 고주파 소자의 전기적 절연을 위한 방법에 관한 것이다.
기존의 마이크로파 회로는 HMIC(Hybrid Microwave IC)가 주류를 이루었으나, 80년대 이후 초고주파 반도체 기술의 급속한 발전에 힘입어 고주파수의 반도체 소자들은 점차로 능동소자와 수동소자를 하나의 반도체 기판 상에 구현한 MMIC(Monolithic Microwave Integrated Circuit)화가 시작되었다.
상기 MMIC는 모든 능동소자와 수동소자를 하나의 기판 위에 구현된 회로로써, 능동소자의 기판으로 사용되는 반도체를 수동소자의 제작에도 이용하여 별도의 연결수단 없이 한 기판 위에 마이크로파 회로 동작에 필요한 모든 고주파반도체소자를 구현함으로써, 크기와 무게 면에서 HMIC에 비해 수십 배에서 수백 배 이상 작아지는 장점을 갖는다.
기존의 실리콘 반도체기판 상에 RF(Radio Frequency) 반도체 소자를 제조하는 것은 공정간의 호환성이 높고 공정의 안정화를 확보할 수 있으며 대 구경의 기판을 사용하게됨으로 가격 경쟁력에서 우월성을 확보 할 수 있다. 하지만 실리콘 기판이 절연층이 아니기 때문에 인덕터(inductor)나 커패시터(Capacitor)와 같은 수동소자를 상기 실리콘 기판 상에 형성하게 되면 상기 수동소자의 양호도(Quality Factor : 이하 'Q' 라함)가 낮게 된다. 즉 상기 실리콘 기판 상에서 수동소자에서 발생하는 EM 필드(Electro Magnetic field)가 차단되지 못하고 흐르게 됨으로써 발생하는 에너지 손실 때문에 Q가 낮아지게 된다.
따라서 상기 실리콘 반도체 기판을 이용하여 높은 Q를 얻기 위해서는 수동소자와 실리콘 기판과의 거리를 멀리 하는 것인데 일반적인 CMOS공정에 의하면 수동 소자와 실리콘 기판과의 거리가 5㎛이내로 형성됨으로 Q를 개선하는데는 한계가 있다.
종래에는 RF 소자의 경우 포텐셜(Potential)차를 이용한 소자 분리이기 때문에 디지털 블록(Digital Block; 로직 소자영역)의 스위칭시 발생되는 신호가 완벽히 차단되지 못해 노이즈 발생 가능성의 문제점이 있고, 이로인해 컷 오프 주파수(Cut-Off Frequency; Ft), Fmax(Mac Oscillation Frequency)등의 감소를 유발하여 소자의 동작에 악영향을 미친다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 고주파 소자가 형성되는 영역의 하부에 소정의 산화막을 형성하여 고주파 소자를 전기적으로 차단할 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명에 따른 고주파 소자가 형성될 제 1 영역과 로직 소자가 형성될 제 2 영역이 정의된 반도체 기판이 제공되는 단계와, 상기 제 1 영역의 상기 반도체 기판내에 실리콘 산화막을 형성하는 단계와, 상기 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 제 1 영역 및 상기 제 2 영역 각각에 웰을 형성하는 단계 및 상 기 제 1 영역에 고주파 소자용 트랜지스터를 형성하고, 상기 제 2 영역에 로직 소자용 트랜지스터를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게, 상기 실리콘 산화막을 형성하는 단계는, 상기 제 1 영역을 개방하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이온주입 마스크로 하고, 600 내지 5000KeV의 이온주입 에너지로 산소이온을 1E12 내지 1E19atoms/㎠의 도즈량으로 주입하는 이온주입 공정을 실시하는 단계 및 열처리 공정을 실시하여 상기 실리콘 산화막을 형성하는 단계를 포함하되, 상기 열처리 공정은 700 내지 1200℃의 온도에서 N2 및/또는 O2 분위기에서 10 내지 900분간 노를 이용하여 실시하거나, 700 내지 1200℃의 온도에서 N2 및/또는 O2 분위기에서 10 내지 600초간 RTP를 이용하여 실시하는 것이 효과적이다.
바람직하게, 상기 웰을 형성하는 단계는, 상기 제 1 영역을 개방하는 제 1 이온주입 마스크를 형성하는 단계와, 상기 실리콘 이온층과 상기 소자 분리막 영역내의 반도체 기판에 제 1 이온주입을 실시하여 P 웰을 형성하는 단계와, 상기 제 1 이온주입 마스크를 제거한 다음, 상기 제 2 영역의 N 웰 영역을 개방하는 제 2 이온주입 마스크를 형성하는 단계와, 제 2 이온주입을 실시하여 N 웰을 형성하고, 상기 제 2 온주입 마스크를 제거하는 단계와, 상기 제 2 영역의 P 웰 영역을 개방하는 제 3 이온주입 마스크를 형성한 다음, 제 3 이온주입을 실시하여 P 웰을 형성하는 단계 및 상기 제 3 이온주입 마스크를 제거하는 단계를 포함하는 것이 효과적이 다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)에 고주파(RF) 소자가 형성될 제 1 영역(A)과 로직(Logic) 소자가 형성될 제 2 영역(B)을 정의한다. 제 1 영역(A)의 반도체 기판(10) 내에 실리콘 산화막(20)을 형성한다.
반도체 기판(10)상에 감광막을 도포한 다음, 마스크를 이용한 사진식각공정을 실시하여 제 1 영역(A)을 개방하는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 이온주입 마스크로 하는 이온주입 공정을 실시하여 반도체 기판(10)내에 산소 이온층을 형성한다. 상기 감광막 패턴을 제거한 다음, 열처리 공정을 실시하여 반도체 기판(10)과 산소 이온층간의 반응을 통해 실리콘 산화막(20)을 형성하는 것이 바람직하다. 실리콘 산화막(20)을 후속 공정에 의해 형성될 웰 영역보다 더 깊게 형성하는 것이 바람직하다.
이온주입 공정은 600 내지 5000KeV의 이온주입 에너지로 산소이온(O, O2)을 1E12 내지 1E19atoms/㎠의 도즈량으로 주입하는 것이 바람직하다. 열처리 공정은 노를 이용할 경우 700 내지 1200℃의 온도에서 N2 및/또는 O2 분위기에서 10 내지 900분간 실시하는 것이 바람직하다. RTP를 이용할 경우, 700 내지 1200℃의 온도에서 N2 및/또는 O2 분위기에서 10 내지 600초간 실시하는 것이 바람직하다. 상술한 온도보다 높으면 반도체 기판(10)이 열에 의한 스트레스를 받게 되고 이보다 낮을 겨우 산소 이온과 실리콘과의 충분한 반응이 일어나지 않게 된다. 또한, 형성될 산화막의 두께는 상술한 공정 시간과 온도에 따라 매우 다양하게 될 수 있다. 본 실시예에서는 실리콘 산화막(20)으로 10 내지 50000Å 두께로 형성하는 것이 바람직하다. 실리콘 산화막은 300 내지 45000Å두께로 형성하는 것이 더욱 바람직하다.
이온주입과 열처리 공정을 통해 제 1 영역(A)의 반도체 기판(10)내에 BOX(Buried Oxide)를 형성함으로써, 웰의 하부 영역으로 이동하는 전자의 흐름을 완전히 차단할 수 있다.
소정의 세정 공정을 통해 열처리 공정시 발생되는 반도체 기판(10) 표면의 산화막을 제거하는 것이 바람직하다. 세정공정으로는 HF수용액(HF Wet Dip)을 이용하여 제거하거나, 건식 식각(Dry Etch)을 실시하여 제거하는 것이 바람직하다.
도 1b를 참조하면, 반도체 기판(10)상에 패드 산화막(30) 및 패드 질화막(40)을 순차적으로 형성한다. 패드 질화막(40), 패드 산화막(30) 및 반도체 기판(10)을 패터닝 하여 트렌치(Trench)를 형성한다. 트렌치를 필드 산화막을 이용 하여 매립한 다음, 평탄화 하여 소자 분리막(50)을 형성한다.
패터닝 공정은 패드 질화막(40) 상에 감광막을 도포한 다음, 마스크를 이용한 사진식각공정을 실시하여 소자 분리 영역(필드 영역)을 개방하는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 패드 질화막(40)과 패드 산화막(30)을 제거한 다음, 반도체 기판(10)의 일부를 계속적으로 식각하여 트렌치를 형성하는 것이 바람직하다. 감광막 스트립 공정을 실시하여 상기 감광막 패턴을 제거한다.
트렌치가 형성된 전체 구조상에 필드 산화막을 트렌치가 매립되도록 증착한 다음, 평탄화 공정을 실시하여 패드 질화막(40) 상부의 필드 산화막(30)을 제거하여 소자 분리막(50)을 형성하는 것이 바라직하다. 평탄화 공정은 화학 기계적 연마 또는 전면 식각공정을 이용하여 실시하는 것이 바람직하다.
도 1c 및 도 1d를 참조하면, 이온주입 공정을 실시하여 제 1 영역(A) 및 제 2 영역(B)에 웰(60)을 형성한다. 전체 구조상에 게이트 산화막(72) 및 제 2 폴리 실리콘막(74)을 형성한 다음, 폴리 실리콘막(74) 및 게이트 산화막(72)을 패터닝하여 게이트 전극(80)을 형성한다. 각영역에 소정의 게이트 이온주입을 실시하여 제 1 영역(A)에는 고주파 소자용 게이트 전극(80a)을 형성하고, 제 2 영역(B)에는 로직 소자용 PMOS 및 NMOS 용 게이트 전극(80b 및 80c)을 형성한다.
웰(60)은 제 1 영역(A)을 개방하는 제 1 이온주입 마스크를 형성한 다음, 소정의 이온주입을 실시하여 P웰(60a)을 형성하는 것이 바람직하다. 이때, 제 1 영역(A)의 웰 하부는 실리콘 산화막(20)에 의해 절연되고, 양측부는 소자 분리막에 의해 절연되어 3차원적으로 고립된 형상으로 형성될 수 있다.
제 2 영역(B)의 N웰(60b) 영역을 개방하는 제 2 이온주입 마스크를 형성하여 N웰(60b)을 형성하고, 제 2 영역(B)의 P웰(60c) 영역을 개방하는 제 3 이온주입 마스크를 형성하여 P웰(60c)을 형성한다.
각각의 P웰 및 N웰(60)이 형성된 반도체 기판(10)상에 게이트 산화막(72)을 형성하는 것이 바람직하다. NO 가스를 이용한 열처리 공정을 실시하여 게이트 산화막의 표면을 질화 처리하여 게이트 산화막(72)의 특성을 향상하는 것이 효과적이다.
전체 구조상에 폴리 실리콘막(74)을 형성한 다음, 게이트 마스크 패턴을 형성하여 폴리 실리콘막(74) 및 게이트 산화막(72)을 식각하여 게이트 전극(80)을 형성한다. 제 1 영역(A)을 개방하는 제 1 마스크를 형성한 다음, 제 1 게이트 이온주입을 실시하여 N+이온이 주입된 고주파 소자용 게이트 전극(80a)을 형성한다. 제 2 영역(B)의 NMOS 및 PMOS 영역을 각기 개방하는 제 2 및 제 3 마스크를 형성한 다음, 각기 이온주입을 실시하여 N+ 또는 P+ 이온이 주입된 로직 소자용 PMOS 및 NMOS 게이트 전극(80b 및 80c)을 형성한다.
도 1e를 참조하면, 게이트 전극(80) 측벽에 측벽 스페이서(82)를 형성한다. 게이트 전극(80) 양측에 소스/드레인(84)을 형성한다. 전체 구조상에 층간 절연막(90)을 증착한 다음, 층간 절연막(90)을 패터닝 하여 콘택홀을 형성한다. 금속화(Metalization) 공정을 실시하여 콘택 플러그(95)와 금속배선(100)을 형성한다.
측벽 스페이서(82)는 전체 구조상에 절연막을 형성한 다음, 전면 식각을 실시하여 게이트 전극(80) 측벽을 제외한 영역의 절연막을 제거하여 형성하는 것이 바람직하다. 소스/드레인(84)은 제 1 영역(A)의 고주파 소자용 게이트 전극(80a) 양측의 반도체 기판(10)에 고농도 N 타입(N+) 이온을 주입하여 형성하는 것이 바람직하고, 제 2 영역(B)의 로직 소자용 PMOS 및 NMOS 게이트 전극(80b 및 80c) 양측의 반도체 기판(10)에 고농도 P 타입(P+)이온 또는 고농도 N 타입(N+)이온을 주입하여 형성하는 것이 바람직하다.
층간 절연막(90)은 PMD(Pre Metal Dielectric)막을 이용하여 형성하는 것이 바람직하다. 패터닝공정을 통해 게이트 전극(80)과 소스/드레인(84) 상부의 층간 절연막(90)의 일부를 제거하여 게이트 전극(80)과 소스/드레인(84)을 노출되도록 하는 콘택홀을 형성하는 것이 바람직하다.
금속화 공정은 상기의 콘택홀을 도전성의 물질막을 이용하여 매립 평탄화 하여 콘택플러그(95)를 형성하고, 그 상부에 도전성 금속막을 증착한 다음, 이를 패터닝하여 금속배선(100)을 형성하는 것이 바람직하다. 도전성의 물질막은 폴리 실리콘막, 텅스텐, 알루미늄막을 이용할 수 있다. 또한, 도전성 금속막을 구리, 알루미늄, 텅스텐을 이용할 수 있다. 상술한 공정은 GaAs등이 적용되는 MMIC에 응용가능하고, Bi CMOS 직접화에 적용할 수 있다.
상술한 바와 같이, 본 발명은 고주파 소자가 형성될 반도체 기판 하부에 실 리콘 산화막을 형성하고, 그 경계면의 반도체 기판에 소자 분리막을 형성하여 고주파 소자영역을 전기적/물리적으로 완전히 차단할 수 있다.
또한, 실리콘 산화막과, 소자 분리막을 이용하여 차단된 고주파 소자 영역으로 인해 노이즈 발생과 소자간의 크로스 토크 발생을 방지할 수 있다.
Claims (3)
- 반도체 기판에 형성되는 고주파 소자를 전기적으로 차단하는 반도체 장치의 제조 방법에 있어서,고주파 소자가 형성될 제 1 영역과 로직 소자가 형성될 제 2 영역이 정의된 반도체 기판이 제공되는 단계;상기 제 1 영역의 상기 고주파 소자 하부에 실리콘 산화막을 형성하는 단계;상기 제 1 영역 및 제 2 영역의 경계면에 소자 분리막을 형성하는 단계;상기 제 1 영역 및 상기 제 2 영역 각각에 상기 반도체 기판 표면과 상기 실리콘 산화막 사이에 웰을 형성하는 단계;상기 제 1 영역 및 상기 제 2 영역 각각에 게이트 전극 및 소스/드레인 영역을 형성하는 단계; 및상기 제 1 영역에 고주파 소자용 트랜지스터를 형성하고, 상기 제 2 영역에 로직 소자용 트랜지스터를 형성하는 단계를 포함하며,상기 실리콘 산화막은 상기 웰보다 깊게 형성되며, 상기 소스/드레인 영역과 접촉하지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 실리콘 산화막을 형성하는 단계는,상기 제 1 영역을 개방하는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 이온주입 마스크로 하고, 600 내지 5000KeV의 이온주입 에너지로 산소이온을 1E12 내지 1E19atoms/㎠의 도즈량으로 주입하는 이온주입 공정을 실시하는 단계; 및열처리 공정을 실시하여 상기 실리콘 산화막을 형성하는 단계를 포함하되,상기 열처리 공정은 700 내지 1200℃의 온도에서 N2 또는 O2 분위기에서 10 내지 900분간 노를 이용하여 실시하거나, 700 내지 1200℃의 온도에서 N2 또는 O2 분위기에서 10 내지 600초간 RTP를 이용하여 실시하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 웰을 형성하는 단계는,상기 제 1 영역을 개방하는 제 1 이온주입 마스크를 형성하는 단계;상기 실리콘 이온층과 상기 소자 분리막 영역내의 반도체 기판에 제 1 이온주입을 실시하여 P 웰을 형성하는 단계;상기 제 1 이온주입 마스크를 제거한 다음, 상기 제 2 영역의 N 웰 영역을 개방하는 제 2 이온주입 마스크를 형성하는 단계;제 2 이온주입을 실시하여 N 웰을 형성하고, 상기 제 2 온주입 마스크를 제거하는 단계;상기 제 2 영역의 P 웰 영역을 개방하는 제 3 이온주입 마스크를 형성한 다음, 제 3 이온주입을 실시하여 P 웰을 형성하는 단계; 및상기 제 3 이온주입 마스크를 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
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| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
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