KR101069440B1 - Metal pattern in semiconductor device and the method for fabricating of the same - Google Patents

Metal pattern in semiconductor device and the method for fabricating of the same Download PDF

Info

Publication number
KR101069440B1
KR101069440B1 KR1020100035333A KR20100035333A KR101069440B1 KR 101069440 B1 KR101069440 B1 KR 101069440B1 KR 1020100035333 A KR1020100035333 A KR 1020100035333A KR 20100035333 A KR20100035333 A KR 20100035333A KR 101069440 B1 KR101069440 B1 KR 101069440B1
Authority
KR
South Korea
Prior art keywords
metal pattern
metal
semiconductor device
diffusion barrier
abandoned
Prior art date
Application number
KR1020100035333A
Other languages
Korean (ko)
Inventor
김재기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100035333A priority Critical patent/KR101069440B1/en
Application granted granted Critical
Publication of KR101069440B1 publication Critical patent/KR101069440B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 반도체 소자의 금속 배선 및 그 형성방법은, 반도체 기판 상에 트렌치가 형성된 몰드층을 형성하는 단계; 트렌치의 노출면 위에 배리어 금속막을 형성하는 단계; 트렌치를 금속 패턴으로 일부 매립하는 단계; 및 금속 패턴 상에 금속 패턴의 금속 이온과 리간드 결합으로 금속 리간드를 형성하여 금속 리간드와 금속 패턴으로부터 확산되는 금속 이온 사이의 척력을 유도하는 확산방지층을 형성하여 트렌치를 매립하는 단계를 포함한다.Metal wiring of the semiconductor device and a method of forming the semiconductor device of the present invention, forming a mold layer having a trench formed on the semiconductor substrate; Forming a barrier metal film on the exposed surface of the trench; Partially filling the trench with a metal pattern; And filling the trench by forming a diffusion barrier layer in which a metal ligand is formed by binding a metal with a metal pattern of a metal pattern on a metal pattern to induce repulsion between the metal ligand and a metal ion diffused from the metal pattern.

Description

반도체 소자의 금속 패턴 및 그 형성방법{Metal pattern in semiconductor device and the method for fabricating of the same} Metal pattern in semiconductor device and method of forming the same {Metal pattern in semiconductor device and the method for fabricating of the same}

본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 반도체 소자의 금속 패턴 및 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device manufacturing, and more particularly, to a metal pattern of a semiconductor device and a method of forming the same.

반도체 소자의 집적도가 증가하면서 디자인 룰(Design rule)이 감소함에 따라 소자의 크기 또한 감소하고 있다. 소자의 크기는 축소되는 반면, 고속 소자에 대한 요구는 지속적으로 커짐에 따라 한정된 공간 내에 다수의 메모리 셀들을 배치하기 위해 적층 구조를 적용하고 있다. 이에 따라 각 메모리 셀들 사이에 전기적 신호를 전달하기 위해 배치되는 금속 배선(metal line) 또한 다층 배선 구조로 형성하고 있다. 금속 배선을 다층 구조로 형성하는 경우, 배선을 이루고 있는 재료에 따라 금속 배선을 형성하는 과정에서 금속 배선들 사이에 브릿지(bridge)가 발생하거나, 잔류물이 발생하여 소자의 전기적 특성에 악영향을 미치는 문제가 있다. 이에 신뢰성 있는 금속 배선을 형성하는 방법 가운데 다마신 공정(Damascene process)이 연구되어 적용하고 있다. 다마신 공정은 하부 전극과 금속 배선을 연결하기 위한 금속 콘택홀을 형성하기 위한 1차 공정과, 금속 배선을 형성하기 위한 2차 공정으로 진행하여 형성하고 있다. As the degree of integration of semiconductor devices increases, the size of the devices decreases as design rules decrease. As the size of devices decreases, as the demand for high-speed devices continues to grow, a stacked structure is applied to place a plurality of memory cells in a limited space. Accordingly, metal lines arranged to transmit electrical signals between the memory cells are also formed in a multilayer wiring structure. In the case where the metal wiring is formed in a multi-layer structure, bridges or residues are generated between the metal wirings in the process of forming the metal wirings depending on the material of the wiring, which adversely affects the electrical characteristics of the device. there is a problem. The damascene process has been studied and applied as a method of forming a reliable metal wiring. The damascene process is performed by forming a first process for forming a metal contact hole for connecting the lower electrode and the metal wiring, and a second process for forming the metal wiring.

도 1은 일반적인 금속 패턴의 형성방법을 설명하기 위해 나타내보인 도면들이다.1 is a view illustrating a general method of forming a metal pattern.

도 1을 참조하면, 반도체 기판(100) 상에 절연막(105)을 형성한다. 절연막(105)이 형성된 후, 노광 및 식각 공정으로 절연막(105)을 식각하여 절연막(105) 내에 트렌치(107)를 형성한다. 다음에 트렌치(107)를 구리(Cu)막으로 도포하여 매립한다. 트렌치(107)를 구리(Cu)막으로 도포하여 매립한 후, 화학적기계적연마(CMP; Chemical Mechanical Polishing) 공정으로 평탄화하여 구리 금속막(110)을 형성한다. 구리 금속막(110)을 형성한 다음, 일반적으로 구리 금속막으로부터 구리가 확산되는 것을 방지하기 위해 캡핑 질화막(125)을 형성하고 있다. Referring to FIG. 1, an insulating film 105 is formed on a semiconductor substrate 100. After the insulating film 105 is formed, the insulating film 105 is etched by the exposure and etching process to form the trench 107 in the insulating film 105. Next, the trench 107 is coated with a copper (Cu) film and embedded. After the trench 107 is coated with a copper (Cu) film and embedded, the copper metal film 110 is formed by planarization using a chemical mechanical polishing (CMP) process. After the copper metal film 110 is formed, a capping nitride film 125 is generally formed to prevent copper from diffusing from the copper metal film.

한편, 구리의 열팽창 계수는 유전체막(dielectric film)보다 10배 정도 큰 값을 가지며, 이에 따라 반도체 소자를 제조하기 위해 진행하는 열 공정에서 급격한 팽창이 이루어진다. 이러한 급격한 팽창에 의해 구리 금속막(110) 내부에 압축 스트레스(compressive stress)가 쌓이게 되는데, 압축 스트레스가 커지면 화살표로 나타낸 바와 같이, 구리 금속막(110) 상에 작은 언덕 같은 모양들이 다수 발생하는 힐록(hillock, 115)이 형성된다. 그리고 이렇게 형성된 힐록(115) 위에 캡핑 질화막(125)을 증착하면 힐록(115)의 토폴로지(topology)를 따라 캡핑 질화막(125)이 증착되어 힐록과 동일한 형상의 모양(125)들이 다수 발생하게 된다. On the other hand, the coefficient of thermal expansion of copper has a value about 10 times larger than that of a dielectric film, and thus rapid expansion occurs in a thermal process that proceeds to manufacture a semiconductor device. This rapid expansion causes a compressive stress to accumulate inside the copper metal layer 110. As the compressive stress increases, the hillock on the copper metal layer 110 generates a number of small hill-like shapes. (hillock, 115) is formed. When the capping nitride layer 125 is deposited on the formed hillock 115, the capping nitride layer 125 is deposited along the topology of the hillock 115, and a plurality of shapes 125 having the same shape as that of the hillock are generated.

즉, 도 1에 도시된 바와 같이 힐록(115)에 의해 화학적기계적연마 공정 후 구리 금속막(110)의 잔여물이 남게 되며, 이러한 잔여물은 배선 간의 단락 및 보이드의 주요 원인이 되기 때문에 공정 신뢰성(reliability)이 저하되는 문제가 있다.
That is, as shown in FIG. 1, the residue of the copper metal film 110 remains after the chemical mechanical polishing process by the hillock 115, and this residue is a main cause of short-circuits and voids between wirings, and thus process reliability. There is a problem that (reliability) is reduced.

본 발명이 이루고자 하는 기술적 과제는, 구리를 이용한 금속 배선 형성시 구리와 절연막 사이의 열팽창 계수 차이에 의해 구리 금속막 주위에 발생하는 힐록 및 구리 이동을 방지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는데 있다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a metal wiring of a semiconductor device capable of preventing hillock and copper movement around the copper metal film due to a difference in coefficient of thermal expansion between copper and an insulating film when forming a metal wiring using copper. To provide.

본 발명의 일 실시예에 따른 반도체 소자의 금속 패턴 형성방법은, 반도체 기판 상에 트렌치가 형성된 몰드층을 형성하는 단계; 상기 트렌치를 금속 패턴으로 일부 매립하는 단계; 및 상기 금속 패턴 상에 상기 금속 패턴의 금속 이온과 리간드 결합으로 금속 리간드를 형성하여 상기 금속 리간드와 상기 금속 패턴으로부터 확산되는 금속 이온 사이의 척력을 유도하는 확산방지층을 형성하여 상기 트렌치를 매립하는 단계를 포함하는 것을 특징으로 한다.Method of forming a metal pattern of a semiconductor device according to an embodiment of the present invention, forming a mold layer having a trench formed on the semiconductor substrate; Partially filling the trench with a metal pattern; And filling the trench by forming a diffusion barrier layer that induces a repulsion between the metal ligand and the metal ion diffused from the metal pattern by forming a metal ligand on the metal pattern with a metal ion and a ligand bond on the metal pattern. Characterized in that it comprises a.

본 발명에 있어서, 상기 트렌치를 매립하는 단계 이후에, 상기 확산방지층 및 몰드층 위에 캡핑층을 형성하는 단계를 더 포함할 수 있다.In the present invention, after filling the trench, the method may further include forming a capping layer on the diffusion barrier layer and the mold layer.

상기 몰드층은 산화막으로 형성하고, 상기 금속 패턴은 구리(Cu)를 포함하여 형성하며, 상기 확산방지층은 프탈로시아닌(phthalocyanine) 또는 헥사데카플루오르프탈로시아닌(hexadecafluorophthalocyanine)을 포함하여 형성하는 것이 바람직하다.The mold layer may be formed of an oxide film, the metal pattern may be formed of copper (Cu), and the diffusion barrier layer may be formed of phthalocyanine or hexadecafluorophthalocyanine.

상기 확산방지층으로 트렌치를 매립하는 단계는, 상기 금속 패턴 및 몰드층 상에 유기 용매에 용해된 프탈로시아닌을 도포하여 확산방지층을 형성하는 단계; 및 상기 확산방지층 상에 열처리를 진행하여 상기 확산방지층 내의 유기 용매를 휘발시키는 단계를 포함하는 것이 바람직하다.The filling of the trench with the diffusion barrier layer may include forming a diffusion barrier layer by applying phthalocyanine dissolved in an organic solvent on the metal pattern and the mold layer; And performing a heat treatment on the diffusion barrier layer to volatilize the organic solvent in the diffusion barrier layer.

상기 확산방지층은 스핀 코팅 방식으로 도포하여 형성할 수 있다.The diffusion barrier layer may be formed by applying a spin coating method.

상기 유기 용매는 디메틸설피드(DMS; Dimethyl Sulfide) 또는 디메틸 술폭시드(DMSO; Dimethyl Sulfoxide)를 포함한다.The organic solvent includes dimethyl sulfide (DMS; Dimethyl Sulfide) or dimethyl sulfoxide (DMSO; Dimethyl Sulfoxide).

상기 캡핑층은 질화막, 실리콘나이트라이드(SiN)막 또는 산화막으로 형성할 수 있다.The capping layer may be formed of a nitride film, a silicon nitride (SiN) film, or an oxide film.

본 발명의 일 관점에 따른 반도체 소자의 금속 패턴은 반도체 기판; 상기 반도체 기판 상에 트렌치를 포함하여 형성된 몰드층; 상기 트렌치의 일부를 매립하는 금속 패턴; 및 상기 금속 패턴 위에 형성되어 상기 트렌치를 매립하면서 상기 금속 패턴의 금속 이온과 리간드 결합으로 형성된 금속 리간드를 포함하는 확산방지층을 포함하는 것을 특징으로 한다.Metal pattern of a semiconductor device according to an aspect of the present invention is a semiconductor substrate; A mold layer including trenches on the semiconductor substrate; A metal pattern filling a portion of the trench; And a diffusion barrier layer formed on the metal pattern and including a metal ligand formed by ligand bonding with the metal ions of the metal pattern while filling the trench.

본 발명에 있어서, 상기 확산방지층 및 몰드층 위에 형성된 캡핑층을 더 포함하고, 상기 캡핑층은 질화막, 실리콘나이트라이드(SiN)막 또는 산화막으로 형성할 수 있다. In the present invention, it further comprises a capping layer formed on the diffusion barrier layer and the mold layer, the capping layer may be formed of a nitride film, a silicon nitride (SiN) film or an oxide film.

상기 몰드층은 산화막으로 형성하고, 상기 금속 패턴은 구리(Cu)를 포함하여 형성되며, 상기 확산방지층은 프탈로시아닌 또는 헥사데카플루오르프탈로시아닌을 포함하여 형성된다,
The mold layer is formed of an oxide film, the metal pattern is formed of copper (Cu), and the diffusion barrier layer is formed of phthalocyanine or hexadecafluorophthalocyanine.

본 발명에 따르면, 구리를 배선 물질로 이용하는 과정에서 구리 이온이 상부 방향으로 확산되는 것을 방지함으로써 구리의 확산으로 유발되는 힐록과 같은 결함을 방지할 수 있다. 이에 따라 구리 이온의 확산을 방지하기 위해 적용하는 질화막의 두께를 감소시키거나 또는 생략하는 경우에도 구리 이온 확산에 의한 불량 발생을 방지할 수 있다.
According to the present invention, defects such as hillock caused by copper diffusion can be prevented by preventing copper ions from diffusing upward in the process of using copper as a wiring material. Accordingly, even when the thickness of the nitride film applied to prevent diffusion of copper ions is reduced or omitted, defects caused by copper ion diffusion can be prevented.

도 1은 일반적인 금속 패턴의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 2 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 금속 패턴 형성방법을 설명하기 위해 나타내보인 도면들이다.1 is a view illustrating a general method of forming a metal pattern.
2 to 10 are views illustrating a metal pattern forming method of a semiconductor device according to an embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도 2 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위해 나타내보인 도면들이다.2 to 10 are diagrams for explaining a method for forming a metal wiring of a semiconductor device according to an embodiment of the present invention.

도 2를 참조하면, 반도체 기판(200) 상에 하부 금속패턴이 형성된 층간절연막(203)을 형성한다. 반도체 기판(200) 상에는 비록 도면에 도시하지는 않았지만, 워드라인 및 비트라인을 포함하는 하부 구조물이 형성되어 있다. 층간절연막(203) 상에 식각 공정에서 워드라인 및 비트라인을 포함하는 하부 구조물이 손상되는 것을 방지하기 위해 식각정지막(230)을 형성한다. 식각정지막(230) 위에는 몰드층(210)을 형성한다. 몰드층(210)은 이후 구리 금속막이 형성될 위치를 정의하는 역할을 하며, 산화막으로 형성할 수 있다.Referring to FIG. 2, an interlayer insulating film 203 having a lower metal pattern formed on the semiconductor substrate 200 is formed. Although not shown in the drawing, a lower structure including a word line and a bit line is formed on the semiconductor substrate 200. An etch stop layer 230 is formed on the interlayer insulating layer 203 to prevent damage to a lower structure including word lines and bit lines in an etching process. The mold layer 210 is formed on the etch stop layer 230. The mold layer 210 serves to define a position where a copper metal film is to be formed later, and may be formed of an oxide film.

도 3을 참조하면, 몰드층(210) 내에 트렌치(215)를 형성한다. 구체적으로, 몰드층(210) 위에 노광 및 현상 공정으로 트렌치(215)가 형성될 영역의 몰드층(210) 표면 일부를 노출시키는 레지스트막 패턴(미도시함)을 형성한다. 계속해서 레지스트막 패턴을 식각마스크로 몰드층(210)의 노출 부분을 층간절연막(203)이 노출되는 지점까지 식각하여 트렌치(215)를 형성한다. 그리고 레지스트막 패턴은 제거한다. 다음에 트렌치(215) 및 몰드층(210) 상에 배리어 금속막(217)을 형성한다. 배리어 금속막(217)은 후속 트렌치(215)를 매립하는 구리(Cu)가 몰드층(210)으로 확산하는 역할을 한다.Referring to FIG. 3, the trench 215 is formed in the mold layer 210. Specifically, a resist film pattern (not shown) is formed on the mold layer 210 to expose a portion of the surface of the mold layer 210 in the region where the trench 215 is to be formed by an exposure and development process. Subsequently, the trench 215 is formed by etching the exposed portion of the mold layer 210 to the point where the interlayer insulating film 203 is exposed using the resist film pattern as an etching mask. The resist film pattern is then removed. Next, a barrier metal film 217 is formed on the trench 215 and the mold layer 210. The barrier metal layer 217 serves to diffuse copper (Cu) filling the subsequent trench 215 into the mold layer 210.

도 4를 참조하면, 배리어 금속막(217)이 형성된 트렌치(215)를 금속막(220)으로 매립한다. 금속막(220)은 화학기상증착법(CVD; Chemical Vapor Deposition), 물리기상증착법(PVD; Physical vapor Deposition) 또는 전해 도금(Electroplating)방식을 이용하여 구리(Cu)막으로 형성할 수 있다. Referring to FIG. 4, the trench 215 on which the barrier metal film 217 is formed is filled with the metal film 220. The metal film 220 may be formed of a copper (Cu) film by using chemical vapor deposition (CVD), physical vapor deposition (PVD), or electroplating.

도 5를 참조하면, 금속막(220, 도 4 참조) 상에 평탄화 공정을 이용한 분리 공정으로 금속 패턴(225)을 형성한다. 평탄화 공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing) 공정으로 진행할 수 있다. 구체적으로, 트렌치(215)를 매립하는 금속막(220)을 연마하여 배리어 금속막(217)의 표면 위에 소정 두께의 금속막을 남긴다. 다음에 배리어 금속막(217)의 표면 위에 남아 있는 금속막을 제거한 후, 몰드층(210) 위에 형성된 배리어 금속막(217)을 제거하는 공정을 진행하여 금속 패턴(225)을 형성한다. 여기서 금속 패턴(225)을 형성하기 위해 진행하는 평탄화 공정은 몰드층(210)의 표면이 노출되는 지점을 연마 정지점으로 진행하는 대신, 배리어 금속막(217)의 측벽이 일부 노출되는 제 1깊이(d)까지 연마하는 과도 평탄화 공정으로 진행하는 것이 바람직하다. 연마 정지점의 위치를 몰드층(210)과 동일한 높이에서 정지하게 되면 구리 이온의 확산 특성에 의해 몰드층(210)을 투과하여 인접하는 금속막까지 확산되는 불량이 발생할 수 있다. 이에 따라 평탄화 공정은 제1 깊이(d)까지 연마하는 과도 평탄화 공정으로 진행한다. Referring to FIG. 5, a metal pattern 225 is formed on a metal film 220 (see FIG. 4) by a separation process using a planarization process. The planarization process may be performed by a chemical mechanical polishing (CMP) process. Specifically, the metal film 220 filling the trench 215 is polished to leave a metal film having a predetermined thickness on the surface of the barrier metal film 217. Next, after the metal film remaining on the surface of the barrier metal film 217 is removed, a process of removing the barrier metal film 217 formed on the mold layer 210 is performed to form the metal pattern 225. The planarization process proceeds to form the metal pattern 225, instead of proceeding to the polishing stop point where the surface of the mold layer 210 is exposed, the first depth at which the sidewall of the barrier metal film 217 is partially exposed. It is preferable to advance to the transient planarization process which grind | polises to (d). When the position of the polishing stop point is stopped at the same height as the mold layer 210, defects may be caused to penetrate the mold layer 210 and diffuse to the adjacent metal film due to the diffusion property of copper ions. Accordingly, the planarization process proceeds to an excessive planarization process of polishing to the first depth d.

도 6을 참조하면, 금속 패턴(225) 및 몰드층(210) 상에 확산방지층(230)을 형성한다. 이를 위해 도 7에 도시한 바와 같이, 포르피린(porphyrin)을 테트라벤조포르피린(Tetrabenzoporphyrin) 또는 테트라아자포르피린(Tetraazaporphyrin)과 혼합하여 제조된 프탈로시아닌(phthalocyanine)을 디메틸설피드(DMS; Dimethyl Sulfide) 또는 디메틸 술폭시드(DMSO; Dimethyl Sulfoxide)를 포함하는 유기 용매에 녹인다. 다음에 유기 용매에 녹아 있는 프탈로시아닌을 스핀 코팅(spin coating) 방식으로 금속 패턴(225) 및 몰드층(210) 상에 도포한 다음하여 프탈로시아닌을 포함하는 확산방지층(230)을 형성한다. 그리고 프탈로시아닌을 포함하는 확산방지층(230) 상에 열처리를 진행하여 확산방지층(230) 내의 유기 용매를 휘발시킨다. 여기서 열처리는 디메틸설피드(DMS)가 휘발되는 37도 내지 50도의 온도에서 진행하는 것이 바람직하다. 여기서 확산방지층(230)은 프탈로시아닌계 물질, 예를 들어 헥사데카플루오르프탈로시아닌(hexadecafluorophthalocyanine, (12)F16-CuPc28)을 상술한 유기 용매에 녹인 다음, 스핀 코팅 방식으로 도포하여 형성할 수도 있다. 또한 확산방지층(230)은 N의 비공유 전자쌍들을 포함하여 구리(Cu+) 이온을 트랩할 수 있는 리간드 결합이 가능한 물질로 형성할 수 있다. Referring to FIG. 6, the diffusion barrier layer 230 is formed on the metal pattern 225 and the mold layer 210. To this end, as shown in FIG. 7, phthalocyanine prepared by mixing porphyrin with tetrabenzoporphyrin or tetraazaporphyrin, and dimethylocyanine (DMS; Dimethyl Sulfide) or dimethyl sulfoxide Dissolve in an organic solvent containing seeds (DMSO; Dimethyl Sulfoxide). Next, phthalocyanine dissolved in an organic solvent is coated on the metal pattern 225 and the mold layer 210 by spin coating to form a diffusion barrier layer 230 including phthalocyanine. Then, heat treatment is performed on the diffusion barrier layer 230 containing phthalocyanine to volatilize the organic solvent in the diffusion barrier layer 230. The heat treatment is preferably carried out at a temperature of 37 degrees to 50 degrees when dimethyl sulfide (DMS) is volatilized. The diffusion barrier layer 230 may be formed by dissolving a phthalocyanine-based material, for example, hexadecafluorophthalocyanine (12) F 16 -CuPc 28 ) in the above-described organic solvent and then applying a spin coating method. In addition, the diffusion barrier layer 230 may be formed of a material capable of ligand binding to trap copper (Cu +) ions, including N-paired electron pairs.

다음에 도 9에 도시한 바와 같이, 몰드층(210) 위의 확산방지층(230)을 제거하는 평탄화 공정을 진행하여 금속 패턴(225)의 표면과 접촉하는 확산방지패턴(230')을 형성한다. 이에 따라 트렌치(215)는 금속 패턴(225)으로 일부 매립되고, 나머지 부분은 확산방지패턴(230')으로 매립된다. 그러면 프탈로시아닌을 포함하는 확산방지패턴(230')과, 확산방지패턴(230')과 접촉된 구리(Cu)를 포함하는 금속 패턴(235) 사이의 화학 반응에 의해 도 8에 도시한 바와 같이, 프탈로시아닌의 질소(N) 이온의 비공유 전자쌍이 구리(Cu+) 이온과 리간드(ligand)를 형성하게 된다. Next, as shown in FIG. 9, a planarization process of removing the diffusion barrier layer 230 on the mold layer 210 is performed to form a diffusion barrier pattern 230 ′ in contact with the surface of the metal pattern 225. . Accordingly, the trench 215 is partially filled with the metal pattern 225, and the remaining portion is filled with the diffusion barrier pattern 230 ′. Then, as shown in FIG. 8 by a chemical reaction between the diffusion barrier pattern 230 ′ containing phthalocyanine and the metal pattern 235 including copper (Cu) in contact with the diffusion barrier pattern 230 ′. Non-covalent electron pairs of nitrogen (N) ions of phthalocyanine form ligands with copper (Cu +) ions.

다시 도 9를 참조하면, 확산방지패턴(230') 내에 형성된 구리-리간드(a)와 금속 패턴(225)으로부터 확산되는 구리(Cu+) 이온(b) 사이에 도면에서 화살표로 표시한 바와 같이, 척력(repulsive force)이 발생함에 따라 구리(Cu+) 이온(b)을 밀어냄으로써 구리 이온이 금속 패턴(225) 외부로 확산되는 것을 방지할 수 있다. 이에 따라 구리 이온이 금속 패턴(225) 외부로 확산되어 발생하는 힐록(115, 도 1 참조) 결함을 방지하여 소자의 신뢰성을 향상시킬 수 있다. Referring back to FIG. 9, as indicated by the arrows in the figure, between the copper-ligand (a) formed in the diffusion barrier pattern 230 ′ and the copper (Cu +) ions (b) diffused from the metal pattern 225, As the repulsive force is generated, the copper ions may be pushed out to prevent the copper ions from diffusing to the outside of the metal pattern 225. Accordingly, it is possible to prevent the hillock 115 (see FIG. 1) defect caused by diffusion of copper ions to the outside of the metal pattern 225, thereby improving reliability of the device.

도 10을 참조하면, 확산방지패턴(230') 및 몰드층(210) 위에 캡핑막(235)을 형성한다. 캡핑막(235)은 질화막, 실리콘질화막(SiN) 또는 산화막으로 형성할 수 있다. 구리를 금속 패턴(235)에 적용하는 경우, 일반적으로 구리 이온의 확산을 방지하기 위해 캡핑막으로 질화막을 적용하여 오고 있다. 이 경우, 질화막을 형성하기 위해 고가의 장비를 이용하였다. 그러나 본 발명의 실시예와 같이 금속 패턴(225) 위에 구리-리간드 결합을 유도하여 구리 이온의 확산을 방지하는 확산방지패턴(230')을 적용함에 따라 질화막이외의 절연막으로도 적용할 수 있다. 또한 질화막을 적용하는 경우에도 종래의 두께와 비교하여 적어도 1/2의 두께로 적용할 수 있다. 아울러 질화막 형성시 일반적인 증착 공정을 수행하는 장비로도 하부의 금속 패턴에 영향을 미치지 않고 질화막을 형성할 수 있다. 이러한 캡핑막(235)은 확산방지패턴(230')의 식각 특성 및 평탄화 특성에 따라 생략할 수도 있다. Referring to FIG. 10, a capping layer 235 is formed on the diffusion barrier pattern 230 ′ and the mold layer 210. The capping film 235 may be formed of a nitride film, a silicon nitride film (SiN), or an oxide film. When copper is applied to the metal pattern 235, a nitride film has been generally applied as a capping film in order to prevent diffusion of copper ions. In this case, expensive equipment was used to form the nitride film. However, as in the embodiment of the present invention, the diffusion preventing pattern 230 'may be applied to the metal pattern 225 to induce copper-ligand bonds to prevent diffusion of copper ions. In addition, even when the nitride film is applied, it can be applied with a thickness of at least 1/2 compared with the conventional thickness. In addition, even when the nitride film is formed, a general deposition process may be used to form the nitride film without affecting the lower metal pattern. The capping layer 235 may be omitted depending on the etching and planarization characteristics of the diffusion barrier pattern 230 ′.

본 발명에 의한 금속 배선 형성방법은, 구리를 배선 물질로 이용하는 과정에서 구리 이온이 상부 방향으로 확산되는 것을 방지함으로써 구리의 확산으로 유발되는 힐록을 방지하여 소자 불량 발생을 방지할 수 있다.
In the method for forming a metal wiring according to the present invention, by preventing the diffusion of copper ions in an upward direction in the process of using copper as a wiring material, it is possible to prevent hillock caused by diffusion of copper, thereby preventing device defects.

200: 반도체 기판 210: 몰드층
230: 확산방지층 225: 금속 패턴
230': 확산방지패턴 235: 캡핑막200: semiconductor substrate 210: mold layer
230: diffusion barrier layer 225: metal pattern
230 ': diffusion barrier pattern 235: capping film

Claims (15)

반도체 기판 상에 트렌치가 형성된 몰드층을 형성하는 단계;
상기 트렌치를 금속 패턴으로 일부 매립하는 단계; 및
상기 금속 패턴 상에 상기 금속 패턴의 금속 이온과 리간드 결합으로 금속 리간드를 형성하여 상기 금속 리간드와 상기 금속 패턴으로부터 확산되는 금속 이온 사이의 척력을 유도하는 확산방지층을 형성하여 상기 트렌치를 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 패턴 형성방법.Forming a mold layer having a trench formed on the semiconductor substrate;
Partially filling the trench with a metal pattern; And
Filling the trench by forming a diffusion barrier layer inducing a repulsion between the metal ligand and the metal ion diffused from the metal pattern by forming a metal ligand on the metal pattern by a metal bond with a metal ion of the metal pattern; Metal pattern formation method of a semiconductor device comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 트렌치를 매립하는 단계 이후에, 상기 확산방지층 및 몰드층 위에 캡핑층을 형성하는 단계를 더 포함하는 반도체 소자의 금속 패턴 형성방법.The method of claim 1,
After the filling of the trench, forming a capping layer on the diffusion barrier layer and the mold layer. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서,
상기 몰드층은 산화막으로 형성하는 반도체 소자의 금속 패턴 형성방법.The method of claim 1,
The mold layer is a metal pattern forming method of a semiconductor device formed of an oxide film. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서,
상기 금속 패턴은 구리(Cu)를 포함하여 형성하는 반도체 소자의 금속 패턴 형성방법.The method of claim 1,
The metal pattern is a metal pattern forming method of a semiconductor device comprising copper (Cu). 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 확산방지층은 프탈로시아닌(phthalocyanine) 또는 헥사데카플루오르프탈로시아닌(hexadecafluorophthalocyanine)을 포함하여 형성하는 반도체 소자의 금속 패턴 형성방법.The method of claim 1,
The diffusion barrier layer comprises a phthalocyanine (phthalocyanine) or hexadecafluorophthalocyanine (hexadecafluorophthalocyanine) to form a metal pattern of a semiconductor device. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제1항에 있어서, 상기 확산방지층으로 트렌치를 매립하는 단계는,
상기 금속 패턴 및 몰드층 상에 유기 용매에 용해된 프탈로시아닌을 도포하여 확산방지층을 형성하는 단계; 및
상기 확산방지층 상에 열처리를 진행하여 상기 확산방지층 내의 유기 용매를 휘발시키는 단계를 포함하는 반도체 소자의 금속 패턴 형성방법.The method of claim 1, wherein the filling of the trench with the diffusion barrier layer,
Forming a diffusion barrier layer by applying phthalocyanine dissolved in an organic solvent on the metal pattern and the mold layer; And
Performing a heat treatment on the diffusion barrier layer to volatilize an organic solvent in the diffusion barrier layer. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제6항에 있어서,
상기 확산방지층은 스핀 코팅 방식으로 도포하는 반도체 소자의 금속 패턴 형성방법.The method of claim 6,
The diffusion barrier layer is a metal coating method of forming a semiconductor device by spin coating. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제6항에 있어서,
상기 유기 용매는 디메틸설피드(DMS; Dimethyl Sulfide) 또는 디메틸 술폭시드(DMSO; Dimethyl Sulfoxide)를 포함하는 반도체 소자의 금속 패턴 형성방법.The method of claim 6,
The organic solvent is a method of forming a metal pattern of a semiconductor device comprising dimethyl sulfide (DMS; Dimethyl Sulfide) or dimethyl sulfoxide (DMSO; Dimethyl Sulfoxide). 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제2항에 있어서,
상기 캡핑층은 질화막, 실리콘나이트라이드(SiN)막 또는 산화막으로 형성하는 반도체 소자의 금속 패턴 형성방법.The method of claim 2,
And the capping layer is formed of a nitride film, a silicon nitride (SiN) film, or an oxide film. 반도체 기판;
상기 반도체 기판 상에 트렌치를 포함하여 형성된 몰드층;
상기 트렌치를 부분적으로 매립하는 금속 패턴; 및
상기 금속 패턴 위에 형성되어 상기 트렌치를 매립하면서 상기 금속 패턴의 금속 이온과 리간드 결합으로 형성된 금속 리간드를 포함하는 확산방지층을 포함하는 것을 특징으로 하는 반도체 소자의 금속 패턴.A semiconductor substrate;
A mold layer including trenches on the semiconductor substrate;
A metal pattern partially filling the trench; And
And a diffusion barrier layer formed on the metal pattern to fill the trench and including a metal ligand formed by a ligand bond with a metal ion of the metal pattern. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제10항에 있어서,
상기 확산방지층 및 몰드층 위에 형성된 캡핑층을 더 포함하는 반도체 소자의 금속 패턴.The method of claim 10,
The metal pattern of the semiconductor device further comprising a capping layer formed on the diffusion barrier layer and the mold layer. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제11항에 있어서,
상기 캡핑층은 질화막, 실리콘나이트라이드(SiN)막 또는 산화막으로 형성하는 반도체 소자의 금속 패턴.The method of claim 11,
The capping layer is a metal pattern of a semiconductor device formed of a nitride film, a silicon nitride (SiN) film or an oxide film. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제10항에 있어서,
상기 몰드층은 산화막으로 형성하는 반도체 소자의 금속 패턴.The method of claim 10,
The mold layer is a metal pattern of a semiconductor device formed of an oxide film. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 제10항에 있어서,
상기 금속 패턴은 구리(Cu)를 포함하여 형성된 반도체 소자의 금속 패턴.The method of claim 10,
The metal pattern is a metal pattern of a semiconductor device formed by including copper (Cu). 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제10항에 있어서,
상기 확산방지층은 프탈로시아닌 또는 헥사데카플루오르프탈로시아닌을 포함하여 형성된 반도체 소자의 금속 패턴.The method of claim 10,
The diffusion barrier layer is a metal pattern of the semiconductor device formed by containing phthalocyanine or hexadecafluorophthalocyanine.
KR1020100035333A 2010-04-16 2010-04-16 Metal pattern in semiconductor device and the method for fabricating of the same KR101069440B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100035333A KR101069440B1 (en) 2010-04-16 2010-04-16 Metal pattern in semiconductor device and the method for fabricating of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100035333A KR101069440B1 (en) 2010-04-16 2010-04-16 Metal pattern in semiconductor device and the method for fabricating of the same

Publications (1)

Publication Number Publication Date
KR101069440B1 true KR101069440B1 (en) 2011-09-30

Family

ID=44958141

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100035333A KR101069440B1 (en) 2010-04-16 2010-04-16 Metal pattern in semiconductor device and the method for fabricating of the same

Country Status (1)

Country Link
KR (1) KR101069440B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222568A (en) * 1995-02-10 1996-08-30 Ulvac Japan Ltd Copper wiring manufacture, semiconductor device, and copper wiring manufacturing device
KR20060073189A (en) * 2004-12-24 2006-06-28 동부일렉트로닉스 주식회사 Method for forming cu metal line of semiconductor device
WO2009134840A2 (en) 2008-04-29 2009-11-05 Applied Materials, Inc. Selective cobalt deposition on copper surfaces
KR20100036008A (en) * 2008-09-29 2010-04-07 주식회사 하이닉스반도체 Method for forming metal wiring of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222568A (en) * 1995-02-10 1996-08-30 Ulvac Japan Ltd Copper wiring manufacture, semiconductor device, and copper wiring manufacturing device
KR20060073189A (en) * 2004-12-24 2006-06-28 동부일렉트로닉스 주식회사 Method for forming cu metal line of semiconductor device
WO2009134840A2 (en) 2008-04-29 2009-11-05 Applied Materials, Inc. Selective cobalt deposition on copper surfaces
KR20100036008A (en) * 2008-09-29 2010-04-07 주식회사 하이닉스반도체 Method for forming metal wiring of semiconductor device

Similar Documents

Publication Publication Date Title
US9543193B2 (en) Non-hierarchical metal layers for integrated circuits
TWI718268B (en) Methods of forming semiconductor structures
US10636698B2 (en) Skip via structures
US10062645B2 (en) Interconnect structure for semiconductor devices
JP5733002B2 (en) Manufacturing method of semiconductor device
KR100881517B1 (en) Method for forming copper metal line of semiconductor device
KR20190100975A (en) Interconnect structure and its formation method
US9431292B1 (en) Alternate dual damascene method for forming interconnects
TW201732930A (en) Method of forming semiconductor
US10453794B2 (en) Interconnect structure for semiconductor devices
US11315904B2 (en) Semiconductor assembly and method of manufacturing the same
US20140001633A1 (en) Copper interconnect structure and method for fabricating thereof
KR101069440B1 (en) Metal pattern in semiconductor device and the method for fabricating of the same
US7662711B2 (en) Method of forming dual damascene pattern
KR20090024854A (en) Metal line and method for fabricating metal line of semiconductor device
US7704820B2 (en) Fabricating method of metal line
US11942324B2 (en) Method for BEOL metal to dielectric adhesion
TWI509740B (en) Dual damascene process
KR100955838B1 (en) Semiconductor device and method for forming metal line in the same
KR100789612B1 (en) Semiconductor device and the fabricating method thereof
KR20030038521A (en) Process for fabricating a semiconductor device
KR100678008B1 (en) Method for fabricating metal line of semiconductor
KR20070077670A (en) Method for fabricating semiconductor device and semiconductor device fabricated thereby
US20110156257A1 (en) Semiconductor device and method for manufacturing the same
KR20090066129A (en) Metal line fabrication method of a semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee