KR101068639B1

KR101068639B1 - 고속 무선 랜을 위한 양방향 터보 ｉｓｉ 소거기 기반의ｄｓｓｓ 수신기

Info

Publication number: KR101068639B1
Application number: KR1020057007128A
Authority: KR
Inventors: 김병훈; 강수원; 조봉열; 이경호
Original assignee: 지씨티 세미컨덕터 인코포레이티드
Priority date: 2002-10-25
Filing date: 2003-10-24
Publication date: 2011-09-28
Also published as: JP4426455B2; US7606293B2; TWI336175B; EP1556959A2; HK1084516A1; US20040131109A1; AU2003286696A1; WO2004038936A2; JP2006504333A; CA2502814A1; TW200419958A; KR20050056268A; AU2003286696A8; WO2004038936A3

Abstract

양방향 터보 ISI 소거기는 다중 피드포워드 등호기 필터(multiplicative feedforward equalization filter)를 사용하지 않아도 수신된 신호에서 후행-ISI와 선행-ISI을 소거한다. 이것을 달성하기 위해서는 수신기 설계에 있어서 3단계가 필요하다. 첫번째 단계에서, 최적 싱글-심볼 레이크 수신기는 선행하거나 뒤따르는 신호에 의해 발생하는 어떤 ISI도 없다는 가정하에서 CMF와 부호워드 상관자 뱅크와 에너지 바이어스(EB) 소거기를 포함하여 설계된다. 두번째 단계에서, DFE는 선행하는 심볼에 의해 발생하는 후행-ISI를 억제시키기 위해 포함된다. 마지막으로 선행-ISI 소거기는 뒤따르는 심볼에 의해 일어나는 잔여 ISI를 제거하는데 사용된다. 이 세가지 요소들이 터보-반복 프로세싱을 적용하는 BTIC-기반의 수신기내로 집적될 수 있다.

DSSS 수신기, 후행-ISI, 선행-ISI

Description

고속 무선 랜을 위한 양방향 터보 ＩＳＩ 소거기 기반의 ＤＳＳＳ 수신기{Bidirectional turbo ISI canceller-based DSSS receiver for high-speed wireless LAN}

본 발명은 일반적으로 무선 통신에 관한 것으로서, 보다 상세하게는 양방향 터보(bidirectional turbo) 부호 간 간섭(inter-symbol interference ; ISI) 소거기를 적용하여 무선 다중경로 채널(multipath channel)에서 후행-ISI뿐만 아니라 선행-ISI를 반복적으로 제거하는 직접 시퀀스 확산 스펙트럼(direct-sequence spread spectrum ; DSSS) 패킷 수신기에 관한 것이다.

DSSS 기술은 IS-95, CDMA 2000, W-CDMA, IEEE 802.11 무선 국지 네트워크(wireless local area networks ; WLAN) 등과 같은 주요 무선 통신의 표준에 널리 적용되어 왔다. 이들 DSSS 시스템은 일반적으로 광역 칩 시퀀스의 형태로 정보 비트를 전송하지만, 상기 시스템들이 포함되어 있는 데이터를 변조하는 방법, 즉 고차(higher-order) QAM과 부호워드(codeword) 선택 변조에 가장 많이 사용되는 BPSK와 QPSK에 있어서 상당한 차이가 있다.

상보 코드 키(code complementary keying ; 이하 CCK)에 기반을 둔 DSSS 시스템은 본래의 1 Mbps/2Mbps 비율의 802.11 WLAN의 속도를 더 높이기 위해 5.5Mbps/11Mbps 비율의 802.11b 표준으로 최근까지 적용되어 왔다. 상기 802.11b DSSS/CCK는 사이즈가 256인 8-길이의 쿼터너리 보상 부호워드(8-long quaternary complementary codeword)세트를 이용해서 각 심볼 당 4개 또는 8개의 정보 비트를 전송할 수 있는 대역 확산 방법에 기반한 부호워드 선택 변조 방법이다.

CCK 부호워드가 우수한 자기상관(auto-correlation)과 교차상관(cross-correlation)의 성질을 갖기 때문에, 전형적인 최대 비율 결합(maximal ratio combining ; MRC) 레이크 수신기(RAKE receiver)와 부호워드 상관자 뱅크는 추가적인 가우시안 또는 적절한 다중 경로 채널에서 만족스러운 디코딩 수행능력을 얻을 수 있다. 그러나, 다중 경로 지연 확산이 100ns보다 더 커지게 되면 단순한 RAKE-기반의 상관자 뱅크는 더 이상 그러한 수행능력(performance)를 유지할 수 없고, 따라서 ISI의 평균화(equalization)나 칩 사이의 간섭(inter-chip interference; ICI)과 같은 복잡한 시그널 프로세싱으로 수신기를 보상할 필요가 있다.

MRC 프로세싱과 평균화 작업를 수행하기 위해 이 수신기는 정확한 다중경로 채널 계수들을 알 필요가 있다. 다중 경로 채널이 매우 천천히 변화하고 그 프로파일이 공간적으로 근접하게 분포한 전형적인 무선 LAN 환경에서, 상기 채널 계수들은 언제나 광역 프리엠블 시퀀스 부분(wide preamble sequence part)을 사용하여 미리 추정되고, 그 추정된 값은 동일한 패킷에서 데이터 심볼 부분을 디코딩하는데 사용된다. 이 경우 상기 MRC 레이트 수신기는 채널 정합 필터(channel matched filter; CMF)형에서 수행될 수 있는데, 그 수신기의 탭(taps)은 시간이 역순으로 된(time-reversed) 채널 추정 값의 켤레복소수이고, 부호워드 상관 전에 다중 경로 결합을 수행함으로써 수신기 수행이 복잡하게 되는 것을 최소화하기 위해 항상 상관자 뱅크의 앞에 위치시킨다. 상기 CMF 필터는 다중 경로 다이버시트(multipath diversity) 이점을 제공할 뿐만 아니라, 신호가 상기 CMF를 통과한 후에 실수값의 가운데 피크 주위에서 대칭적인 모양을 가지는 것처럼 데이터 심볼을 검출하는 동안 강한 시간 추적(time tracking)을 보장해 준다.

반면에, 검출 수행능력을 높이기 위해 결정 피드백 등화기(decision feedback equalizer ; DFE)가 상기 CMF와 부호워드 상관자 뱅크 사이에 적용된다면, 이 연관된 DFE 계수들 역시 프리엠블 부분을 이용하여 추정되어야 한다. 피드백 필터(feedback filter)가 후행 ISI를 소거하는데만 사용된다면, 상기 DFE 계수들은 CMF 계수들의 단순 자기상관을 통해 직접적으로 계산될 수 있다. 그러나 피드포워드 필터(feedforward filter)가 선행 ISI를 억제함으로써 수행능력을 더욱 향상시키는 데 사용된다면, 하나 이상의 복잡한 매트릭스 역변환(complex matrix inversion), 스펙트럼 팩터화(spectrum factoraztion) 또는 어댑티브 이퀄라이저 트래이닝(adaptive equalizer traning)도 적용되어야 하기 때문에 수신기는 상당히 복잡해진다.

피드포워드 필터는 데이터 검출 과정에서 복잡한 곱셈 연산이 필요한 반면 피드백 필터는 단지 덧셈 연산만 필요로 한다. 그래서, 실용적인 고속 WLAN 패킷 전송에서 상기 DFE은 항상 피드백 필터만으로 구성되어 선행-ISI를 억제할 수가 없다. 다중 경로 지연 확산이 길어질 때, 남아있는 선행-ISI는 패킷을 디코딩하는 성능에 결정적으로 영향을 미친다.

향후 실제적으로 실용가능한 선행-ISI 소거 시스템과 방법이 필요하며 특히 DSSS 패킷 수신기에만 제한되지 않고 DSSS 패킷 수신기를 포함하는 여러가지 통신 시스템에 사용될 수 있는 시스템과 방법이 필요하다.

본 발명의 목적은 단지 DSSS 패킷 수신기에 한하지 않고 DSSS 패킷 수신기를 포함하는 여러 가지 통신시스템에 사용될 수 있는 실제적으로 실용가능한 선행-ISI 소거 시스템 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 DSSS/CCK 통신 시스템에서 사용되는 향상된 선행-ISI 소거 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 선행-ISI 간섭을 소거하고 DSSS/CCK 통신을 수행하는 시스템에서 사용되기 적합한 새로우면서도 반복적인 ISI 소거 방법 및 장치를 적용하여 다중경로채널에 강인한 레이크 수신기를 제공하는 것이다.

본 발명의 또 다른 목적은 계산이 복잡하지 않고 지연 시간을 줄여 선행 -ISI, 바람직하게는 선행-ISI와 후행-ISI 모두를 소거시킬수 있는 DSSS/CCK 수신기를 제공하는 것이다.

상기의 목적과 이점은 다중 피드포워드 등화기 필터(multiolicative feedforward equalizer filter)를 사용하지 않고 선행-ISI와 후행-ISI 모두를 소거하는 양방향 터보 ISI 소거기(bidirectional turbo ISI canceller ; BTIC)를 제공함으로써 달성될 수 있다. 반복적인 선행-ISI와 후행-ISI를 소거하는 접근방식은 간단한 BPSK 변조의 경우와 M진수(M-ary) 펄스 진폭 변조에서 적용되어 왔다. 그러나, 본 발명의 BTIC는 DSSS/CCK 부호워드 검출에 대해 시간-반전된(time-reversed) 신호 프로세싱, 선행 소거(precursor canceller)를 기반으로 한 일시적 결정(tentative decision)과 반복적인 (터보) 신호 프로세싱을 적절히 결정한 후에 상기 과정들을 종합적으로 접근하는 방식을 갖는다.

시스템적으로 검출 성능을 증가시키기 위해, 본 발명의 일 실시예는 적어도 3단계의 수신기 설계 방법을 취한다. 제 1 단계는 앞서거나 뒤따르는 심볼에 의해 어떤 ISI도 발생하지 않는다는 가정하에서 CMF와 부호 워드 상관자 뱅크와 에너지 바이어스(EB)를 포함하는 최적 싱글-심볼(single-symbol) 레이크 수신기(RAKE receiver)를 설계하는 것을 포함한다. 제 2 단계는 더욱 현실적인 다중경로 채널의 경우에 있어서 이전 심볼에 의해 발생하는 후행-ISI를 억제하기 위해 DFE를 적용하는 것이다. 마지막 단계로, 특정한 선행-ISI 소거기가 뒤따르는 심볼에 의해 발생된 잔여 ISI(remaining ISI)를 제거하는 데에 사용된다. 그리고, 이 모든 세개의 구성단계는 터보-반복 프로세싱(turbo-iteration processing)을 적용하는 BTIC-기반의 수신기에 집적된다.

각 CCK 심볼을 검출하는데 있어서, DFE와 부호워드 상관자 뱅크는 선행-ISI와 후행-ISI 모두를 소거하기 위해 각 반복 회수(iteration)당 2번씩 적용된다. 상기 선행 ISI 소거에 사용되는 상기 DFE 계수는 후행-ISI 소거에서도 같기 때문에, BTIC를 실현하는데 있어서 추가적인 하드웨어나 새로운 계수 계산과정을 필요로 하지 않는다. 다중경로 지연 확산이 증가할수록 선행-ISI를 소거하는 데에 따른 수행능력을 향상시키는 것이 더욱 더 중요하기 때문에, 상기 BTIC는 매우 많은 경로를 거친 다중경로 채널에서 DSSS/CCK 시스템의 수행능력(performance)을 유지하는 데 대단히 유용하다.

본 발명의 바람직한 일 실시예는 다중경로채널 환경에서 수신기의 디코딩 수행능력을 향상시키기 위해 고속 802.11b 무선 LAN 시스템에 사용되는 수신기 설계에 이를 적용하는 것을 고려하는 것이고, 반면에 다른 실시예는 정적(static)이거나 천천히 감쇄하는(fading) 다중경로 채널에서 디코딩 수행능력을 향상시키기 위해 아주 약간의 변화만 가한 여러가지 DSSS 통신 시스템에 적용하는 것이다.

도 1a 와 도 1b는 IEEE 802.11b 무선 LAN 어플리케이션(application)을 일 예로 DSSS/CCK통신에서 사용될 수 있는 본 발명에 따른 송신기와 수신기의 바람직한 일 실시예를 나타낸 도면

도 2는 무선 LAN 어플리케이션에서 사용되는 프리엠블(preamble), 헤더(header), 페이로드(payload)를 포함하는 DSSS/CCK 데이터 패킷 구조를 나타낸 도면

도 3은 본 발명의 일 실시예에 따른 필터 계수 추정을 수행하는 데 사용되는 단계를 나타내는 흐름도

도 4는 본 발명의 일 실시예에 따른 CCK 상관-결정(correlation-decision) 블럭 연산을 수행하는 데 사용되는 단계를 나타내는 흐름도

도 5는 본 발명에 따른 DSSS/CCK 수신기의 다중경로 채널에서 발생하는 후행-ISI를 소거하는데 사용될 수 있는 결정 피트백 등화기(decision feedback equalizer; DFE) 한 타입의 내부 구조와 그와 연관된 연산을 나타내는 흐름도

도 6은 도 5의 DFE에 의해 수행되는 단계가 후행-ISI를 소거하고 현재 CCK 부호워드 추정을 수행하는 것을 나타내는 흐름도

도 7은 본 발명에 따른 바람직한 일 실시예로서 등화기(equalizer)가 도 5에서 보인 DFE와 동일할 경우, 본 발명에 따른 다중 경로 채널에 발생하는 선행-ISI를 소거하는 DSSS/CCK 수신기에 대한 칩 시간이 역순으로 된 결정 피드백 등화기의 한 타입의 구조와 그와 관련된 연산을 보이는 흐름도

도 8은 선행-ISI를 소거하고 이전 CCK 부호워드 추정을 수행하는 도 7의 DFE 수행 단계를 나타내는 흐름도

도 9는 본 발명에 따라 선행 ISI와 후행 ISI가 반복(혹은 터보) 프로세싱에 의해 추정되고 더욱 정확하게 소거되는 것을 나타내는 것으로서, 선행-ISI와 후행-ISI 모두를 소거하는 양방향 터보 ISI 소거기 기반의 DSSS/CCK 수신기의 흐름도

도 10은 도 9의 양방향 터보 ISI 소거기가 현재와 이전 CCK 부호워드의 추정을 기초로 하여 수행되는 단계를 나타내는 흐름도

도 1a와 도 1b는 IEEE 802.11b 무선 랜에 적용된 DSSS/CCK 통신 시스템의 블럭도(block diagram)의 일 예이다. 도 1a에서 보이는 것처럼 데이터 패킷내의 소스 비트(source bits)는 우선 스크램블러(scrambler)(1)에 의해 주파수 변환(scramble)되고 타임 k(k=0,1,2,...,K-1)에서 제 k번째 8-비트 블럭(2) (b(k)= {b₀(k),b₁(k),...,b₇(k)})의 그룹으로 나뉜다. 그리고, 첫번째 비트 쌍(b₀(k),b₁(k))은 DQPSK 인코더(3₁)에 의해 위상 각 φ₁(k)으로 인코딩되고, 나머지 비트 쌍((b₂(k),b₃(k)),(b₄(k),b₅(k))와 (b₆(k),b₇(k))는 인코더(3₂, 3₃, 3₄)에서 본래의 QPSK 인코딩에 의해 위상 각 φ₂(k),φ₃(k),φ₄(k)으로 다르게 각각 인코딩되어 매핑(mapping)된다. 각각의 네 개의 위상 각은 {0, π/2, π, 3π/2}의 세트에서 하나의 값을 가질 수 있다. 4개의 위상 각 중에서 본래 엔코딩된 각 φ₂(k),φ₃,φ₄는 다음 수학식에 따라 선택기(selector)(4)에서 64 베이스 CCK 부호워드 c(k)=(c₀(k),c₁(k),...,c₇(k)) 중 하나를 생성하는 데 사용된다.

상기의 다르게 코딩된 각(angle) φ₁(k)는 256 컴플리트(complete) CCK 부호워드 중 하나의 부호워드로서 최종적으로 결정된 베이스 CCK 부호워드의 인벨롭(envelop)을 변조하기 위해 위상 변조기(5)에서 사용된다;

전송된 부호워드는 다중 경로 감쇄 채널(7) (h=(···,0,0,0,h(0),h(1),···,h(L-1),0,0,0,···))로 컨볼루션되고(convolved)(6), 덧셈기(8)에서 화이트 가우시안 배경 잡음(white Gaussian background noise)이 더해져 변조된다(corrupt).

도 1b에 보인 것처럼, 상기 CCK 수신기는 신호를 수신하고 다음과 같은 변형된 신호 샘플들을 제공한다.

앞의 수신기의 마지막에서 n(j)는 분산이 N₀인 제로-평균 원-대칭 복소수 화이트 가우시안 잡음 과정(zero-mean circularly-symmetric complex white Gaussian noise process)이다. 다중경로 채널 계수(channel coefficients)는 IEEE 802.11b 채널 모델에 따라 지수적으로 감소하는 복소수 가우시안 랜덤 변수를 갖는다고 가정한다. 거기에 본 발명의 설명에서는 채널 계수가 각 패킷 전송시에 고정되고, 각 패킷에서 독립적으로 변화하는 준-정적 감쇄 채널(quasi-static fading channel)을 가정한다.

먼저 수신된 신호는 채널 정합 필터(channel matched filter ;CMF)(9)에서 컨볼루션되고, 이는 각각의 CCK 심볼 간격으로 8개의 소프트 칩 값을 산출하는 시간-반전된 다중경로 채널의 임펄스 응답(time-reversed multipath channel impulse response) (h=(h*(L-1),h*(L-2),···,h*(0))의 켤레복소수와 일치한다. 상기 CMF 계수는 각 패킷의 프리엠블(preamble) 부분을 사용하여 미리 추정된다. 도 2에 보인 것처럼 전형적인 WLAN 패킷 전송에서 데이터 패킷은 프리엠블(preamble), 헤더(header), 페이로드(payload) 부분이 병렬로 배치되어 있다. 상기 프리엠블 부분은 수신기가 패킷을 검출하거나 케리어(carrier)와 타이밍을 동기화하거나 채널을 추정하도록 하거나 그 밖에 다른 기능을 수행하도록 전송되어 이미 알려지거나 쉽게 검출되는 시퀀스이다.

(6) 도 1b을 다시 참조하면 CCK 부호워드 상관자(10)는 소프트 칩을 64개의 복소수 소프트 메트릭들을 산출하는 64개의 이용가능한 베이스 CCK 부호워드로 상관시키고, 상기 각각의 메트릭은 φ₁(k)의 불확실성을 해결하기 위해 로테이터(rotator)(11)내에서 4개의 가능한 각으로 회전(rotate)된다. 최종적인 256개의 결정 통계에서 실수부(Re)는 선택기(selector)(11)로부터의 결과인 최대 결과 값을 산출하는 부호워드

를 결정하기 위해 서로 비교되어 진다. 상기 결정된 부호워드는 DQPSK 디코더(12)와 QPSK 디코더(13)에 의해 8 비트로 디코딩되고 , 상기 8개의 소스 비트를 복원시키기 위해 디스크렘블(descramble)된다(14). φ₁(k)을 디코딩하는 상기 DQPSK는 케리어(carrier) 위상 회복과 관련된 4개의 위상 모호성(4-phase ambiguity) 문제를 회피하도록 해준다. 검출 수행능력(detection performance)을 향상시키기 위해 에너지-바이어스(EB) 소거(15) 또는 결정 피드백 등호기(decision feedback equalizer) 기법(16)이 CCK 상관에 적용될 수 있고, 이것은 전파 채널이 길게 지연 확산(long delay spread)되어질 때 상당한 수행능력 이득(significant performance gain)을 가져올 수 있다. 수학식 3에서 수신된 신호 샘플 시퀀스 r(j)를 사용한 최적의 DSSS/CCK 검출 설계 과정을 본 발명의 일 실시예에 따라 이하 설명한다. 이하의 설명에서 N은 하나의 CCK 심볼안에 칩의 수를 나타낸다. 명확히 설명하기 위해 특히 N=8인 경우를 설명하지만 상기 기술분야의 당업자는 N이 어떤 다른 수가 되더라도 이해할 수 있을 것이다. 전형적인 무선 LAN 환경에서 다중경로 지연 확산은 CCK 칩 주기(period) T_c보다 길고, 전체 CCK 심볼 주기 NT_c보다 짧기 때문에, CCK 검출기의 설계하는데 있어서 k번째 CCK 심볼은 단지 3개 심볼,즉, (k-1)번째, k번째와 (k+1)번째 심볼의 수신 샘플로 효과적으로 결정될 수 있다고 가정할 수 있다. 따라서 수학식 3은 길이 4N-1로 절단된(truncated) 샘플로 다시 쓸 수 있다;

k번째 심볼이 검출되었다고 가정될 때

위의 가정하에서 i < 0 또는 i ≥ N, 일때

이다. 상기 CCK 심볼 길이에 대한 최대 채널 길이는 수신기 설계에 대한 설명을 용이하게 하기 위해 본 섹션에서 기술하지 않지만, 그 설계 과정은 더 긴 채널의 경우에 대해서도 쉽게 확장될 수 있다.

A. 최적 단일-심볼 검출기

검출 설계에 있어서 제 1단계는 {a_i(k-1)}과 {a_i(k+1)}이 모두 0인 칩 시퀀스(all-zero chip sequence)로 임시적으로 설정될 수 있으며, 이것은 후행-ISI도 선행-ISI도 검출 프로세싱에서 개입되지 않은 것을 의미한다. 이 가정은 이웃하는 심볼들 사이에 ISI가 없는 상태를 보장해 줄 수 있지만, 하나의 CCK 심볼안의 칩 사이의 ICI는 여전히 수행능력를 떨어뜨릴 수 있다. 그래서 k번째 시간에서 맥시멈 라이클리후드(maximum likelihood; ML) 싱글-심볼(single-symbol) 검출기는 대수적인 가능 확률(logarithmic likelihood probability)을 최대화하는 m번째(m 0,1,255) 가상적인 심볼 a^[m]을 선택한다.;

이것은 다음 식을 최대화하는 a ^[m] ≡ (a₀ ^[m].a₁ ^[m],···,a_N-1 ^[m])와 같다.

여기서

과 A*는 각각 실수부, 허수부와 복소수 A의 켤레 복소수를 나타낸다. 여기서 h(i)는 i < 0 이고 i ≥ N일때 0이고, 선행-ISI와 후행-ISI가 전혀 존재하지 않을 때 광학 표준 검출기(optical canonical detector)를 수행하는 방법이 결정될 수 있다. 상관 부분에 대해(즉, 수학식 6의 첫번째 항) 수신 칩 샘플 시퀀스{r^(k)(KN+j)}는 CMF

로 컨벌루션(convolve)되며 연속적인 N개의 CMF 결과 샘플들은 256개의 부호워드의 켤레복소수들과 상관된다. 반면에, EB 소거 부분(즉, 수학식6의 두번째 항)에 대해서는 64개의 엔트리(entries)으로 구성된 조사표(look-up table)가 사용될 수 있다. 상기 각 엔트리는 계산되어질 수 있고, CMF 계수의 추정이 완료될 때 프리엠블 수신 기간동안 저장된다.

φ₁(k)의 위상의 불확실성은 수학식 6의 에너지 바이어스(EB) 항에 영향을 미치지 않는다. 모든 CCK 채널의 에너지는 신호 전송동안 주파수 선택적인 (frequency selective) 신호 왜곡이 일어나지 않는다면 동일하기 때문에, EB 소거는 평평한 감쇄(flat fading)나 AWAN 채널에서는 고려될 필요가 없다. 그러나, 전형적인 주파수 선택적인(frequency-selective) 다중경로 무선 채널에서 상기 ICI 성분은 각 부호워드가 수신기의 앞의 끝단에서 다른 신호 에너지를 갖도록 하므로 상기 EB 소거는 최적 검출에서는 필수적이다.

EB 조사표(EB look-up table)를 만드는 계산 비용(cost)은 수학식 6의 두번째 항을 많이 조절하면 상당히 줄일 수 있다. 상기 두 번째 항 EB(m),m=0,1,···,63을 전개하고 조절함으로써, 다음 식을 얻을 수 있다.

여기서,

이고,

각각은 다중경로 채널의 비주기 상관 계수와 m번째 부호워드를 표현한다. 수학식 7의 두번째 항은 ρ_a(m;0)가 모든 CCK 부호워드에 대해 같은 값을 가지기 때문에 무시될 수 있다.(4개의 다른 부호워드는 4개의 φ₁ 값과 m번째 베이스 CCK 부호워드(m=0,1,...,63)는 a ^[m],a ^[m+64],a ^[m+128],and a ^[m+192]으로 표시해도 일반성을 잃지 않는다) 그래서, EB를 소거하기 위해서 64(N-1)개 CCK 부호워드 계수 ρ_a(m;i)는 m=0,1,2,...,63, i =1,2,...,N-1 미리 저장되는 것이 바람직하고 그때 (N-1)채널 계수 ρ_h(i) i=1,2,...,N-1이 계산되고, 64개의 EB 값 EB(m)는, m=0,1,...,63 은 상기 CMF 추정이 프리엠블 수신동안 완료될 때 윗 식에 의해 얻어진다.

도 1b에서, 상기 CMF와 상기 EB 소거기를 적용하는 상기 CCK 상관-결정 블럭(CCK correlation-decision block)의 연관 구조가 도시되는데 이는 수학식 6의 최적 신호-심볼 프로세싱(optimal signal-symbol processing)에 기초하여 전송된 부호워드를 결정한다. 원한다면, 상기 EB 소거기는 디코딩 수행능력을 약간 떨어뜨리는 대신 간단한 구현을 위하여 생략될 수도 있다.

수신기의 실행에 있어서 도 1b에서 나타낸 것처럼 3세트의 계수, 즉, CMF 계수, DFE 계수, EB 계수를 추정할 필요가 있다. 도 3에서는 3세트의 계수를 추정하는 과정을 나타낸다. 첫번째, 수신기가 에너지 측정 방법이나 다른 방법을 사용하여 패킷 프리엠블의 도착여부를 검출한 경우(블럭 30) 상기 수신기는 알려진 프리엠블 코드를 입력되는 수신 신호와 연관시킨다(블럭 31). 다양한 프리엠블 심볼에 대해 각 칩 타임(또는 하프-칩 타임) 오프셋에 대한 상관 결과를 더함으로써 상기 CMF 계수 {h(i)}가 결정되고 상기 결과가 출력된다(블럭 32, 33). 그리고, 상기 DFE 계수 {ρ_h(i)}는 수학식 8에 수식된 것처럼 상기 CMF 계수의 비주기 상관(aperiodic correlation)으로 계산된다. 또한 상기 DFE 계수들은 다양한 프리엠블 심볼로 입력되는 수신 신호를 추정된 CMF 계수와 상관시킴으로써 각 칩 타임(또는 하프-칩 타임)동안에 측정될 수 있다(블럭 34). 마지막으로 상기 EB 계수는 수학식 7에서 수식된 것처럼 상기 DFE 계수 {ρ_h(i)}(35)와 상기 CCK 상관 계수 {ρ_a(m;i)}간에 내적을 수행함으로써 계산된다(블럭 36, 37). 여기서 {ρ_a(m;i)}는 수학식 9에서 m번째 CCK 부호워드 {a_i ^[m]}의 비주기 상관(aperiodic correlation)을 통해 미리 계산된다.

도 4는 도 1b의 수신기에 내장된 상관-결정 블럭의 연산을 나타낸다. 먼저, 하나의 CCK 심볼의 잡음 칩(noisy chips)에 일치하는 8-길이 입력 샘플 시퀀스가 수신된 CCK 부호워드의 소프트 추정값으로서 저장된다(블럭 40). 그리고 입력된 샘플 시퀀스는 각각의 256개의 CCK 부호워드와 상관되고(내적되고), 각 CCK 부호워드에 대한 에너지 바이어스 항이 상기 대응하는 상관 결과로부터 선택적으로 감산된다(subtract)(블럭 42). 그리고, 가장 큰 결과 값을 산출하는 CCK 부호워드를 상기 수신된 CCK 부호워드의 하드 추정(hard estimate)으로서 선택한다(블럭 43,44)

상기 256개의 상관과 최대 값 선택 프로세싱은 같은 베이스의 CCK 부호워드를 가지는 4개의 엘리먼트(element)로 된 64개의 세트로 그룹화하여 효과적으로 수행될 수 있다. 우선, 입력 샘플과 64개의 베이스 CCK 부호워드 사이에 64번의 상관이 수행되고, 각각 상관의 결과들에 엔벨롭(envelop) 심볼 중에서 4가지 가능한 값이 곱해진다. 각 그룹의 4개 실수부의 최대값을 가지는 실수부는 상기 그룹에서 남기고, 대응하는 에너지 바이어스가 감산된다. 마지막으로 상기 남은 64개의 값은 서로 비교되고 남은 값 중 최대 값을 생산하는 CCK 부호워드는 수신 CCK 부호워드의 하드 추정값으로서 선택된다.

B. 후행-ISI 소거기의 적용

이전 섹션(section)에서 설명된 최적 싱글-심볼 검출기는 이웃하는 심볼들 사이에 ISI 성분들이 검출기를 설계하는데에는 고려되지 않았기 때문에 실제 다중-심볼 전송 어플리케이션에서는 최적한 것이 아니다. 이전 심볼에 의해 발생하는 후행-ISI와 다음 심볼에 의해 발생하는 선행-ISI는 모두 시스템 성능을 떨어뜨린다. 후행-ISI의 소거는 먼저, 이전의 ISI가 없다는 가정을 변경하여 이번 섹션에서 기술되며, 따라서 수학식 3에서 이전 심볼{a_i(k+1)}만이 모두 제로값의 칩 시퀀스(all-zero chip sequence)이다. 선행-ISI의 줄이는 방법은 DSSS/CCK 통신의 구조에서 해결하기 더욱 어렵고, 이는 본 발명의 요지로서 선행 ISI의 소거 방법은 다음 섹션에서 별도로 기술한다.

(2) 수학식 6에서 검출 프로세싱으로부터 도출되는 성분과 관계된 영이 아닌 후행-ISI(non-zero postcursor-ISI)를 정량화하기 위해 수학식 6의 첫번째 항을 수학식 4의 r^(k)(kN+j)로 대치하여 전개한다. 여기서 현재 심볼{a_i(k)}, 다음 심볼 {a_i(k+1)}과 추가적인 노이즈 n(j)는 모두 제로 시퀀스로 설정한다.

그 전개 결과는 다음과 같다.

수학식 8에서 정의된 채널 상관 계수{ρ_h(n)}에 대해,

위의 식에서 후행-ISI는 피드백 필터와 이전에 검출된 CCK 칩 시퀀스

를 적용함으로써 상기 CCK 상관자의 앞에서 완전히 소거된다. 도 1 (b)는 대응하는 후행-ISI항을 뺀 DFE를 도시한다.

CCK 상관자에 향상된(또는 후행-ISI가 소거된) 칩 메트릭을 제공하기 위하여 각각의 소프트 칩 값 y_i(k)로부터 ;

칩 메트릭은 다음과 같다.

도 5는 DFE의 내부구조와 연산을 나타낸다. (k-1)번째 심볼 검출이 완료될 때, 마지막 N-1 칩

은 계수가 (ρh(1),ρh(2),...,ρ(N-1))인 DFE의 N-1개의 저장된 값을 초기화시키는 데 사용된다. 그리고, 상기 저장된 칩은 각 칩 클럭에서 왼쪽에서 오른쪽으로 N번(i=0,1,..,N-1) 시프트(shift)되고, 상기 입력 소프트 칩 값 y_l(k)으로부터 감산된 후행-ISI v_i ^past (k) 값을 출력한다. 싱기 감산 결과로부터 가공된 소프트 메트릭 z_i(k), i=0,1,...,N-1은 k번째 심볼 결정을 위해 사용된다.

도 6은 후행-ISI의 소거와 현재 CCK 부호워드 추정의 과정을 나타낸다. 먼저, 칩 타임 인덱스 i가 0을 정해진다(블럭 60) 그리고 이전 CCK 부호워드의 하드 추정값은 도 3의 DFE에 로딩된다(블럭 61)(CCK 부호워드의 하드 추정과 소프트 추정은 도 4에 언급된다). 그리고 DFE의 현재 결과는 i번째 잡음 CMF 결과값(noisy CMF output)과 일치하는 i번째 입력 샘플로부터 감산된다(블럭 62). 그리고 그 결과는 상관-결정 블럭의 i번째 입력 샘플로 저장된다(블럭 63). 다음으로 상기 DFE 은 하나의 샘플 값에 의해 변환되고, 0은 상기 DFE의 새 입력 샘플로서 입력된다(블럭 64). 칩 타임 인덱스 i는 1씩 증가하고(블럭 65), 만약 i가 8보다 작으면 블럭 62로 되돌아간다(블럭 66). 반면에 현재 CCK 코드부호의 소프트 추정과 하드 추정은 도 4의 상관-결정 블럭 연산에 의해 결정되고, 상기 연산은 종료된다(블럭 67).

C. 타임-리버스드(시간 역행된) 선행-ISI의 소거

(1) 본 발명의 최적 검출기 설계의 다음 단계로서 이전 색션에서와 같이 선행ISI가 없다는 가정은 하지 않고 모든 심볼{a_i(k-1)},{a_i(k)}와 {a_i(k+1)}은 0이 아닌 칩 시퀀스로 정해진다. 선행-ISI의 믿을만한 추정은 현재 심볼이 결정될 때는 가능하지 않기 때문에, 앞서 전송된 모든 가능한 심볼{a_i ^[m](k+1): m=0,1,...,256}로 관련된 결정 통계에 순위를 매겨 결정하는 가정적인 검출 방법(htpothetical detection methods)이 최적 검출에 적용될 수 있다. 그러나 상기 가정적인 검출 방법은 CCK 부호워드를 검출하는 데 있어서 65,536(또는 256 × 256)의 결정 통계를 필요로 하며 이는 실제적으로는 실행불가능한 것이다.

(2) 대안으로서, 선행-ISI를 억제하는 서브-옵티멀 프리커서 필터링(sub-optimal precursor filtering)이 CMF와 CCK 상관자 사이에 적용된다. 그러나 프리커서 필터링을 도입하는 것은 상기 CMF, 상기 CCK 상관자, 상기 EB 소거기를 연쇄적으로 필요로 하는 최적 CCK 싱글-심볼 검출 체계을 무용으로 만드는 것이다. 게다가, 상기 선행 필터는 극단적으로 복잡한 스팩트럴 팩터화(spectral factorization) 나 계수 적용 접근(coefficient adaption approach)이 없으면 종종 노이즈 증가를 유발하고, 대칭적인 CMF 결과 샘플 시퀀스를 변형시킴으로써 시간-추적(time-tracking) 수행능력을 떨어뜨린다. 그래서, 전형적으로 선행-ISI를 완화시키는 DSSS/CCK을 기반으로 한 패킷 통신 시스템에는 적용될 수 없다. 따라서, 최적 CCK 싱글-심볼 검출기의 구조에 영향을 미치지 않고 후행 ISI를 효과적으로 소거할수 있는 새로운 방법을 제안한다.

(3) 선행 소거 스킴(scheme)을 수정하기 위해서 본 발명은 마지막 색션에서 수행된 방법과 유사한 방법으로 k번째 심볼을 검출하는 동안 발생되는 선행-ISI를 정량화한다. {a_i(k-1)}과 {a_i(k)}가 모두 영인 칩 시퀀스로 가정하고 어떠한 AWAN도 상기 채널에 추가되지 않는다는 가정하에서 수학식 6항의 첫 항을 전개하면, 선행ISI와 관련된 성분을 얻을 수 있다.

(4) 수학식 13과 수학식 10을 주의깊게 비교하면 선행-ISI와 후행-ISI는 서로 대칭적 관계를 가지고 있어서 선행-ISI는 후행-ISI 소거에 적용된 것과 동일한 DFE로 소거될 수 있다. 좀더 명확히 설명하면 향후 전송될 심볼 칩의 켤레복소수로 후행-ISI DFE를 로드(load)하고 시간이 역순으로 된(time-reversed) 시퀀스 프로세싱을 취하면, 후행-ISI가 소거되는 대신 본 발명에 따라 선행-ISI가 소거된다는 것을 알 수 있다.

도 7은 각각 심볼 시간과 칩 시간의 진행이 각각 [K-1,...k+1,k,k-1,...0]과 [N-1...,i+1,i,i-1,...,0]순으로 진행되는 관련된 DFE 구조과 자세한 프로세싱을 나타낸다. (k+1)번째 심볼의 검출이 완료될 때, 이미 결정된 심볼

의 N-1 칩들의 켤레복소수는 DFE의 계수가 (ρ_h(1),ρ_h(2),...,ρ_h(N-1))로 정해진 DFE의 N-1개의 저장부를 초기화시킨다.

그때, 저장된 칩들은 각 칩 클럭동안 왼쪽에서 오른쪽으로 N 번(i=N-1,N-2,...0 )시프트(shift)되고 각각 일치하는 결과의 켤레복소수는 선행-ISI항으로 취해진다.

여기서 이것은 입력 소프트 칩 값 y_i(k)로부터 감산된다. 감산된 결과 개량된 소프트 메트릭 w_i(k), i=N-1,N-2,...,0은 시간적으로-역순이 되고 k번째 심볼 결정을 정하는 CCK 상관자에 입력된다.

EB 소거와 후행-ISI의 소거가 나머지(legacy) WLAN 시스템에서 시도되는 동 안 DSSS/CCK 무선 통신 상황에서 선행-ISI소거를 수행하는 것이 본 발명의 특징이다.

도 8은 선행-ISI 소거의 과정과 그 이전 CCK 부호워드 추정를 정리한 것이다. 먼저, 칩 타임 인덱스 i가 예를 들어 8과 같은 미리 결정된 값으로 정해진다(블럭 80). 그리고 현재 CCK 부호워드의 하드 추정된 값의 켤레복소수를 도 7에 나타낸 DFE에 로드한다(블럭 81).(CCK의 하드 추정와 소프트 추정은 도 4에서 언급되었다) 다음으로, 칩 타임 인덱스 i는 1만큼 감소한다(블럭 82). 그리고, DFE의 현재 결과의 켤레복소수가 i번째 입력 샘플로부터 감산되고, 이것은 i번째 입력 샘플은 이전 CCK 부호워드의 소프트 추정의 i번째 노이지 칩(noisy chip)과 일치한다(블럭 83). 그리고 상기 결과는 상관-결정 블럭의 입력 샘플로서 저장된다(블럭 84)

다음으로, 상기 DFE가 한 샘플씩 시프트(shift)되고, 0이 상기 DFE의 새로운 입력 샘플로 입력된다(블럭 85). i가 0보다 크다면, 상기 프로세스는 블럭 82에 리턴된다(블럭 86). 그렇지 않으면, 이전 CCK 부호워드의 개량된 소프트 추정과 하드 추정이 도 4에서 설명한 상관-결정 블럭 연산에 의해 결정되고 상기 프로세스는 종료된다(블럭 87). 이 과정에서, 8 길이(8-long)의 입력 샘플 시퀀스의 칩 타임 리버스는 상관-결정 블럭 연산 전에 수행되어야 한다.

D. 양방향 터보 ISI 소거기

지금까지 본 발명에 따른 최적 DSSS/CCK 검출기를 구성하는 데 필요한 모든 요소 블럭들, 즉 EB 소거기를 포함하는 최적 싱글-심볼 검출기, 후행-ISI 소거기와 시간-역행된 선행-ISI 소거기를 설명하였다. 다음으로 모든 요소 블럭을 효과적으로 이용하여 모든 시스템을 합성할 수 있는 방법을 설명한다. 이들 요소들을 합성하는데 있어서, 적분 솔루션(solution)은 선행-ISI 소거접근과 연속(또는 터보) 신호 프로세싱에 기반한 임시적-결정(tentative-decision)을 사용하여 구한다.

도 9는 BTIC-기반의 DSSS/CCK 검출기의 블럭 다이어그램이다. 시간 k에서, 수학식 11의 후행-ISI 값(v₀ ^past (k), v₁ ^past(k),..., v_N-1 ^past (k))은 후행-ISI DFE (90)에 의해 얻어지며,또한 뺄셈기(91)에서 소프트 메트릭 (z₀(k),z₁(k),...,z_N-1(k))를 산출하기 위해 CMF 결과 값 (y₀(k),y₁(k),...,y_N-1(k))내의 N개의 소프트 칩 값들로부터 감산된다(도 5를 참조). 상기 소프트 메트릭은 k번째 CCK 부호워드

(93) 을 임시적으로 결정하는 도 1b의 CCK 상관-결정 블럭 (92)에 입력된다. 그리고, 임시적인 부호코드 칩의 켤레복소수는 (k-1)번째 CCK 심볼 (v_N-1 ^pre (k-1), v_N-2 ^pre (k-1),..., v₀ ^pre(k-1))의 선행-ISI값에 저장된다(도 7 참조). 마지막으로 상기 선행-ISI 값은 뺄셈기(95)에서 개량된 소프트 메트릭의 시간이 역순으로 된 시퀀스를 산출하기 위해 시간 k-1일때 (z_N-1(k-1),z_N-2(K-1),...,z₀(k-1))이 저장된 시간-역행된 소프트 메트릭으로부터 뺄셈된다.

다음으로 메트릭 시퀀스 (u_N-1(k-1),u_N-2(k-1),...,u₀(k-1))은 블럭 96에서 시간이 역순으로 되고, (k-1)번째 개량된 CCK 부호워드

를 생산하기 위해 다시한번 CCK 상관-결정 블럭에 입력된다. 개량된 소프트 메트릭 시퀀스는 임시적 결정(tentative decision)시 오류가 없으면 하나의 심볼-타임이 지연된 것으로 선행-ISI 뿐만아니라 후행-ISI로부터도 자유롭다(수학식 12와 수학식 15참조).

검출 수행능력를 향상시키기 위해 상기 후행-ISI DFE를 개량된 CCK 부호워드 칩으로 다시 로딩(loading)시키고 후행-ISI 소거를 다시 시작한 후 선행-ISI를 다시 시작해 각 심볼 검출 시간에서 전체 프로세싱을 반복할 수 있다. 시간 k에서 미리 정해진 수만큼 반복된 후에 소프트 메트릭 (z₀(k),z₁(k),...,z_N-1(k))와 임시결정 부호워드 칩

의 최종 시퀀스는 시간 k+1에서 사용되기 위해 메모리에 저장된다. 전체 터보 프로세싱은 모든 페이로드한 CCK 심볼이 복호될때까지 반복된다.

도 10은 현재 CCK 부호워드와 이전 CCK 부호워드의 추정사이에 BTIC 수행을 정리한 것이다. 먼저 현재 부호워드에 일치하는 8개 노이즈 칩들을 수신된 페이로드 신호와 CMF사이의 상관으로부터 얻는다(블럭100). 후행-ISI는 이전 CCK 부호워 드의 하드 추정의 DFE 결과를 사용해서 도 6의 과정을 통해 노이즈 칩 시퀀스로부터 소거된다. 그 결과가 현재 CCK 부호워드의 하드와 소프트 추정으로서 저장되고, 이것은 원칙적으로 후행-ISI가 없는 것이다(블럭 120).

선행-ISI는 120 에서 얻은 현재 CCK 부호워드의 칩-시간이 역순으로 된 하드 추정의 DFE 결과를 사용하여 도 8의 과정을 통해 이전 CCK의 소프트 추정로부터 소거된다(블럭 130,140,150). 그 결과는 이전 부호워드의 개량된 하드 추정과 소프트 추정으로 저장되고, 이것은 원칙적으로 후행-ISI와 선행-ISI 모두에 제거된 것이다(블럭 160).

반복되는 회수가 미리 정해진 값과 같으면(블럭 170) 이전 CCK 부호워드의 마지막 결정은 블럭 120-160에서 얻어진 이전 CCK 부호워드 하드 추정를 취함으로서 얻어진다. 상기 이전 부호워드 하드 추정과 소프트 추정은 그때 현재 CCK 부호워드로 정해진다(블럭 185). 반면에 이전의 CCK 부호워드의 하드 추정은 개량된 것을 갱신되고(블럭 190), 그 과정은 블럭 200까지 계속된다.

마지막으로 CCK 심볼 타임 인덱스 k가 1씩 증가하고, 상기 이전 CCK 부호워드의 하드 추정과 소프트 추정은 현재 CCK 부호워드의 하드 추정과 소프트 추정이 되며 이것은 다음의 CCK 부호워드 결정에 예비 단계인 것이다.

동일한 기술분야의 당업자가 본 특허명세서로부터 본 발명을 변경하거나 변형하는 것은 용이한 것이다. 그래서, 본 발명의 일 실시예가 상기 명확하게 기재되었더라도, 그것을 여러가지로 변경하는 것은 본 발명의 사상과 관점으로부터 이탈하는 것이 아니며 그 사상과 관점내에 있다고 해야 할 것이다.

Claims

수신된 신호로부터 칩 시퀀스를 도출하는 단계;

칩 메트릭을 생성하도록 상기 칩 시퀀스로부터 후행-ISI를 소거하는 단계;

상기 칩 메트릭에 기초하여 현재의 상보 코드 키(code complementary keying, CCK) 부호워드를 결정하는 단계;

상기 현재의 CCK 부호워드의 칩 시간이 역순으로 된 추정값을 계산하는 단계; 및

상기 현재의 CCK 부호워드의 상기 칩 시간이 역순으로 된 추정값에 기초하여 이전 CCK 부호워드로부터 선행-ISI를 소거하는 단계를 포함하는 수신기의 신호 왜곡 감소 방법.
삭제
삭제
제 1항에 있어서,

앞선 심볼에서 검출된 칩 시퀀스로부터 상기 후행-ISI를 소거하기 위한 항을 생성하는 단계를 더 포함하고,

상기 후행-ISI를 소거하는 단계는,

이전 CCK 부호워드를 구성하는데 사용된 앞서 검출된 CCK 칩 시퀀스로부터 후행-ISI 소거 항을 생성하는 단계와,

상기 칩 메트릭을 생성하기 위해 상기 칩 시퀀스로부터 상기 후행-ISI 소거 항을 감산하는 단계와,

상기 칩 메트릭을 이용해 상기 현재 CCK 부호워드를 판단하는 단계를 포함하고,

상기 칩 시퀀스를 도출하는 단계는 상기 수신된 신호를 채널 정합 필터(channel matched filter)의 계수로 컨볼루션(convolution)하는 것을 포함하며, 상기 현재 CCK 부호워드는 상기 칩 메트릭을 CCK 상관자에 대입함으로써 발생되고, 상기 수신된 신호는 직접 시퀀스 확산 스펙트럼(direct-sequence spread spectrum, DSSS)/CCK 무선 통신 시스템에서 발생된 신호인 수신기의 신호 왜곡 감소 방법.
제 1항에 있어서,

상기 후행-ISI을 소거하는 단계는 이전에 검출된 CCK 칩 시퀀스에 기초하여 DFE 계수를 정하는 단계;

칩 클럭당 이미 결정된 회수만큼 상기 DFE 계수들을 시프트(shift)하여 후행- ISI 항을 도출하는 단계;

상기 칩 메트릭을 생성하도록 상기 칩 시퀀스로부터 후행-ISI 항을 감산하는 단계를 포함하는 수신기의 신호 왜곡 감소 방법.
삭제
제 1항에 있어서,

상기 선행-ISI을 소거하는 단계는,

이후 심볼 칩의 켤레복소수를 계산하는 단계;

상기 켤레복소수들에 기초하여 DFE 계수를 정하는 단계;

칩 클럭당 이미 결정된 회수만큼 상기 DFE 계수들을 시프트하여 선행-ISI 항을 발생시키는 단계; 및

상기 이전 CCK 부호워드에 대응하는 칩 메트릭으로부터 상기 선행-ISI 항을 감산하는 단계를 포함하는 수신기의 신호 왜곡 감소 방법.
삭제
제 1항에 있어서,

현재 CCK 부호워드와 이전 CCK 부호워드를 도출하는데 사용되는 부호워드 상관자 뱅크내에서 신호 에너지를 평균화하는 단계를 더 포함하는 수신기의 신호 왜곡 감소 방법.
제 1항에 있어서,

(a) 선행 ISI를 소거한 후에 생성된 이전 CCK 부호워드에 대한 칩들을 획득하는 단계; 및

(b) (a)에서 획득한 이전 CCK 부호워드 칩들에 기초하여 후행-ISI와 선행-ISI을 계산하는 단계를 더 포함하는 수신기의 신호 왜곡 감소 방법.
제 10항에 있어서,

(a) 와 (b) 단계를 미리 정해진 회수만큼 반복하는 단계를 더 포함하는 수신기의 신호 왜곡 감소 방법.
수신된 신호로부터 칩 시퀀스를 발생시키는 채널 정합 필터;

칩 메트릭을 생성하도록 칩 시퀀스로부터 후행-ISI를 소거하는 결정 피드백 등화기(DFE);및

상기 칩 메트릭에 기초하여 현재 CCK 부호워드를 발생시키고, 상기 DFE가 현재 CCK 부호워드의 칩-시간이 역순으로 된 추정값에 기초하여 이전 CCK 부호워드로부터 선행-ISI을 소거하는 CCK 상관-결정 블럭(correlation-decision block)을 포함하는 수신기의 신호 왜곡 감소 시스템.
제 12항에 있어서,

상기 시스템 내에서 상기 DFE가 이전 CCK 부호워드를 구성하는데 사용된 이전에 검출된 CCK 칩 시퀀로부터 후행-ISI 수정 항들을 발생시키고, 상기 칩 메트릭을 생성하도록 상기 칩 시퀀스로부터 후행-ISI 수정 항들을 감산함으로써 후행-ISI를 소거하는 수신기의 신호 왜곡 감소 시스템.
제 12항에 있어서,

상기 시스템 내에서 이전에 검출된 CCK 칩 시퀀스에 기초하여 DFE 계수를 정하고, 칩 클럭 당 미리 정해진 회수만큼의 DFE 계수를 시프트함으로써 후행-ISI 항을 발생시키고, 상기 칩을 생성하도록 상기 칩 메트릭을 도출하도록 상기 칩 시퀀스로부터 후행-ISI을 감산함으로써 후행-ISI를 소거하는 수신기의 신호 왜곡 감소 시스템.
제 12항에 있어서,

상기 시스템 내에서 상기 DFE는, 이후 심볼 칩 값의 켤레복소수를 계산하고, 상기 켤레복소수에 기초하여 DFE 계수들을 정하고, 칩 클럭 당 미리 정해진 회수만큼 DFE 계수를 시프트함으로써 선행-ISI 항을 발생시키고, 이전 CCK 부호워드에 대응하는 칩 메트릭들로부터 선행-ISI 항을 감산함으로써 선행 -ISI를 소거하는 수신기의 신호 왜곡 감소 시스템.
제 12항에 있어서,

상기 시스템내에서 수신기는 DSSS/CCK 무선 통신 수신기인 것을 특징으로 하는 수신기의 신호 왜곡 감소 시스템.
제 12항에 있어서,

부호워드 상관자 뱅크내에 신호 에너지를 평균화시키는 에너지 바이어스(energy bias) 소거기를 더 포함하는 수신기의 신호 왜곡 감소 시스템.
수신 신호로부터 칩 시퀀스를 도출하는 싱글-심볼 검출기;

칩 메트릭을 생성하도록 칩 시퀀스로부터 후행-ISI를 소거하는 후행-ISI 소거기; 및

상기 칩 메트릭으로부터 발생된 현재 CCK 부호워드의 칩-시간이 역순인 추정값에 기초하여 선행-ISI를 소거하는 선행-ISI 소거기를 포함하는 것을 특징으로 하는 양방향 터보 ISI 소거기(BTIC).
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제 18항에 있어서,

상기 수신 신호로부터 칩 시퀀스를 발생시키는 채널 정합 필터와,

상기 후행-ISI의 표현으로부터 현재 CCK 부호워드를 생성하는 부호워드 상관자 뱅크를 더 구비하고,

상기 싱글-심볼 검출기는 레이크(RAKE) 수신기와, 상기 부호워드 상관자 뱅크내에 신호 에너지를 평균화시키는 에너지 바이어스 소거기를 포함하는 양방향 터보 ISI 소거기.
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