KR101035594B1 - Integrated semiconductor device comprising interconnection part for contact holes and another interconnection part for via holes aligned vertically each other - Google Patents

Integrated semiconductor device comprising interconnection part for contact holes and another interconnection part for via holes aligned vertically each other Download PDF

Info

Publication number
KR101035594B1
KR101035594B1 KR1020030050039A KR20030050039A KR101035594B1 KR 101035594 B1 KR101035594 B1 KR 101035594B1 KR 1020030050039 A KR1020030050039 A KR 1020030050039A KR 20030050039 A KR20030050039 A KR 20030050039A KR 101035594 B1 KR101035594 B1 KR 101035594B1
Authority
KR
South Korea
Prior art keywords
contact
connection part
metal wiring
holes
contact holes
Prior art date
Application number
KR1020030050039A
Other languages
Korean (ko)
Other versions
KR20050010658A (en
Inventor
이형종
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030050039A priority Critical patent/KR101035594B1/en
Publication of KR20050010658A publication Critical patent/KR20050010658A/en
Application granted granted Critical
Publication of KR101035594B1 publication Critical patent/KR101035594B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 콘택홀 간을 연결하는 연결부와 비아홀 간을 연결하는 연결부가 서로 수직하게 배치되어 집적도 향상에 기여할 수 있는 반도체 집적 소자에 관한 것으로, 활성영역과 소자분리 영역으로 나뉘어지는 반도체 기판; 상기 반도체 기판의 상기 활성영역과 콘택되는 다수의 콘택홀; 상기 다수의 콘택홀을 서로 연결하는 제1 연결부; 상,하 연결배선의 통로를 이루는 다수의 비아홀; 및 상기 제1 연결부와 동일층 상에 수직하게 배치되며 상기 비아홀을 서로 연결하는 제2 연결부를 포함하는 반도체 집적 소자를 제공한다.

Figure R1020030050039

콘택홀, 비아홀, 제1 금속배선, 제2 금속배선, 연결부, 수직

The present invention relates to a semiconductor integrated device capable of contributing to the improvement of integration by vertically connecting the connecting portion connecting the contact hole and the connecting portion between the via hole, comprising: a semiconductor substrate divided into an active region and an isolation region; A plurality of contact holes in contact with the active region of the semiconductor substrate; A first connection part connecting the plurality of contact holes to each other; A plurality of via holes constituting a passage of the upper and lower connection wires; And a second connection part disposed vertically on the same layer as the first connection part and connecting the via hole to each other.

Figure R1020030050039

Contact hole, via hole, first metal wiring, second metal wiring, connection part, vertical

Description

콘택홀 간을 연결하는 연결부와 비아홀 간을 연결하는 연결부가 서로 수직하게 배치된 반도체 집적 소자{Integrated semiconductor device comprising interconnection part for contact holes and another interconnection part for via holes aligned vertically each other} Integrated semiconductor device comprising interconnection part for contact holes and another interconnection part for via holes aligned vertically each other}             

도 1은 종래 기술에 따른 반도체 집적 소자의 콘택홀, 비아홀, 제1 금속배선, 제2 금속배선, 콘택저항을 측정하기 위한 제1 패드 및 비아 저항을 측정하기 위한 제2 패드의 배치를 보이는 평면도.1 is a plan view illustrating arrangement of a contact hole, a via hole, a first metal wiring, a second metal wiring, a first pad for measuring contact resistance, and a second pad for measuring via resistance of a semiconductor integrated device according to the related art. .

도 2는 본 발명의 일실시예에 따른 반도체 집적 소자의 콘택홀, 비아홀, 제1 금속배선, 제2 금속배선, 콘택저항을 측정하기 위한 제1 패드 및 비아 저항을 측정하기 위한 제2 패드의 배치를 보이는 평면도.
2 illustrates a contact hole, a via hole, a first metal wiring, a second metal wiring, a first pad for measuring contact resistance, and a second pad for measuring via resistance of a semiconductor integrated device according to an exemplary embodiment of the present inventive concept. Top view showing layout.

* 도면의 주요 부분에 대한 도면 부호의 설명* Explanation of reference numerals for the main parts of the drawings

21: 활성영역 22: 소자분리 영역21: active region 22: device isolation region

23: 제1 금속배선 24: 제2 금속배선23: first metal wiring 24: second metal wiring

23A, 23B: 제1 패드 24A, 24B: 제2 패드23A, 23B: first pad 24A, 24B: second pad

C: 콘택홀 V: 비아홀C: contact hole V: via hole

본 발명은 반도체 집적 소자 제조 분야에 관한 것으로, 특히 수직으로 배치된 콘택홀과 비아홀을 구비하는 반도체 집적 소자에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor integrated device manufacturing, and more particularly, to a semiconductor integrated device having vertically disposed contact holes and via holes.

일반적으로 반도체 집적 소자는 반도체 기판과 금속배선의 연결을 위해 콘택홀, 금속배선간의 연결을 위한 비아홀을 구비한다. 반도체소자는 트랜지스터, 저항 및 커패시터 등으로 구성되며, 이러한 반도체소자를 반도체기판 상에 구현하는 데 있어서 금속배선은 필수적으로 요구된다. 금속배선은 전기적인 신호를 전송시키는 역할을 하므로, 전기적인 저항이 낮아야 함은 물론, 경제적이고 신뢰성이 높아야 한다. In general, a semiconductor integrated device includes a contact hole for connecting the semiconductor substrate and the metal wiring, and a via hole for connecting the metal wiring. The semiconductor device is composed of a transistor, a resistor, a capacitor, and the like, and metal wiring is indispensable for implementing such a semiconductor device on a semiconductor substrate. Since metal wiring plays a role in transmitting electrical signals, the electrical resistance must be low, as well as economical and reliable.

더욱이 상하의 도전배선을 연결하는 콘택홀과 비아홀은 라인/스페이스 패턴에 비해 디자인 룰(design rule)이 더 크게 나타난다. 소자가 고집적화 되어감에 따라 콘택홀이나 비아홀 자체의 크기가 감소될 뿐만 아니라 주변배선과의 간격도 감소된다. 아울러, 콘택홀 또는 비아홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가됨에 따라 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다. In addition, contact holes and via holes connecting the upper and lower conductive wirings have a larger design rule than the line / space pattern. As the device becomes more integrated, the size of the contact hole or via hole itself is reduced, as well as the distance from the peripheral wiring. In addition, as the aspect ratio, which is a ratio of the diameter and depth of the contact hole or the via hole, increases, an accurate and tight alignment between masks in a manufacturing process to form a contact in a highly integrated semiconductor device having multiple conductive wirings This is required and the process margin is reduced.

일반적으로, 배선은 소자간이나 소자와 외부회로 사이를 전기적으로 접속시키기 위해 형성된다. 배선을 위한 소정의 콘택홀 및 비아홀을 배선재료로 매립하여 배선층을 형성한다. 즉, 일반적으로 반도체 제조공정중 금속배선시 각각의 부위와 연결하기 위하여 콘택홀 또는 비아홀의 콘택부을 형성시키게 되며, 이러한 콘택부의 배치 및 그 구조는 공정 진행시 공정마진 및 집적도에 영향을 끼치게 된다.In general, wiring is formed to electrically connect between devices or between devices and external circuits. Predetermined contact holes and via holes for wiring are filled with the wiring material to form a wiring layer. That is, in general, the contact portion of the contact hole or the via hole is formed in order to connect with each part during the metal wiring during the semiconductor manufacturing process, the arrangement and the structure of the contact portion affects the process margin and integration degree during the process.

도 1은 종래 기술에 따른 반도체 집적 소자의 콘택홀(C), 비아홀(V), 제1 금속배선(13), 제2 금속배선(14), 콘택저항을 측정하기 위한 제1 패드(13A, 13B) 및 비아 저항을 측정하기 위한 제2 패드(14A, 14B),의 배치를 보이는 평면도이다.1 illustrates a contact hole C, a via hole V, a first metal wire 13, a second metal wire 14, and a first pad 13A for measuring contact resistance of a semiconductor integrated device according to the related art. 13B) and a plan view showing the arrangement of the second pads 14A and 14B for measuring the via resistance.

활성영역(11)과 소자분리 영역(12)으로 나뉘어지는 반도체 기판을 덮는 층간절연막(도시하지 않음)을 통하여 반도체 기판의 활성영역(11)과 콘택되는 다수의 콘택홀(C)은 제1 금속배선(13)의 제1 연결부(13C)를 통하여 서로 연결된다. 제1 금속배선(13)과 제2 금속배선(14)을 연결하는 다수의 비아홀(V)은 제1 금속배선(13)의 제2 연결부(13D)를 통하여 서로 연결된다. 제1 금속배선(13)과 제2 금속배선(14) 각각의 단부에는 콘택저항을 측정하기 위한 제1 패드(13A, 13B)와 , 비아 저항을 측정하기 위한 제2 패드(14A, 14B)가 각각 연결된다.The plurality of contact holes C contacting the active region 11 of the semiconductor substrate through an interlayer insulating film (not shown) covering the semiconductor substrate divided into the active region 11 and the device isolation region 12 may be formed of a first metal. The first connection part 13C of the wiring 13 is connected to each other. The plurality of via holes V connecting the first metal wire 13 and the second metal wire 14 are connected to each other through the second connection part 13D of the first metal wire 13. At each end of the first metal wiring 13 and the second metal wiring 14, first pads 13A and 13B for measuring contact resistance and second pads 14A and 14B for measuring via resistance are provided. Each is connected.

도 1에 보이는 바와 같이 콘택홀 간을 연결하는 제1 금속배선(13)의 제1 연결부(13C)와 비아홀 간을 연결하는 제1 금속배선(13)의 제2 연결부(13D)는 동일 직선 상에 배치된다. 이와 같이 제1 연결부(13C)와 제2 연결부(14D)가 일직선 상에 종래 집적소자는 제1 연결부(13C)와 제2 연결부(14D)의 공간을 마련하기 위해 수평 방향으로 크기가 확대될 수 밖에 없다.As shown in FIG. 1, the first connecting portion 13C of the first metal wiring 13 connecting the contact holes and the second connecting portion 13D of the first metal wiring 13 connecting the via hole are in the same straight line. Is placed on. As described above, the conventional integrated device may be enlarged in the horizontal direction to provide a space between the first connecting portion 13C and the second connecting portion 14D on a straight line with the first connecting portion 13C and the second connecting portion 14D. There is nothing else.

그에 따라 소자의 집적도를 보다 향상시키기 어려운 단점이 있다.
Accordingly, there is a disadvantage that it is difficult to further improve the integration degree of the device.

전술한 문제점을 해결하기 위한 본 발명은 콘택홀 간을 연결하는 연결부와 비아홀 간을 연결하는 연결부가 서로 수직하게 배치되어 집적도 향상에 기여할 수 있는 반도체 집적 소자를 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated device capable of contributing to the improvement of the degree of integration, since the connection parts connecting the contact holes and the connection parts connecting the via holes are perpendicular to each other.

상기와 같은 목적을 달성하기 위한 본 발명은, 동일한 금속배선 층으로 이루어지며 서로 수직하여 배치되어, 그 각각이 콘택홀 간을 연결하는 제1 연결부와 비아홀 간을 연결하는 제2 연결부를 포함하는 반도체 집적 소자를 제공한다.The present invention for achieving the above object, the semiconductor is made of the same metal wiring layer and disposed perpendicular to each other, each of which includes a first connection portion for connecting between the contact hole and the second connection portion for connecting between the via hole Provides an integrated device.

또한 상기 목적을 달성하기 위한 본 발명은, 활성영역과 소자분리 영역으로 나뉘어지는 반도체 기판; 상기 반도체 기판의 상기 활성영역과 콘택되는 다수의 콘택홀; 상기 다수의 콘택홀을 서로 연결하는 제1 연결부; 상,하 연결배선의 통로를 이루는 다수의 비아홀; 및 상기 제1 연결부와 동일층 상에 수직하게 배치되며 상기 비아홀을 서로 연결하는 제2 연결부를 포함하는 반도체 집적 소자를 제공한다. 상기 비아홀은 제1 금속배선과 제2 금속배선을 연결한다. 상기 제1 연결부와 상기 제2 연결부는 상기 제1 금속배선과 동일한 층으로 이루어진다. 상기 반도체 집적 소자는 상기 제1 금속배선의 단부에 위치한 콘택저항 측정용 제1 패드를 더 포함한다. 아울러, 상기 반도체 집적 소자는 상기 제2 금속배선의 단부에 위치한 비아저항 측정용 제2 패드를 더 포함한다.
In addition, the present invention for achieving the above object is a semiconductor substrate divided into an active region and a device isolation region; A plurality of contact holes in contact with the active region of the semiconductor substrate; A first connection part connecting the plurality of contact holes to each other; A plurality of via holes constituting a passage of the upper and lower connection wires; And a second connection part disposed vertically on the same layer as the first connection part and connecting the via hole to each other. The via hole connects the first metal wire and the second metal wire. The first connection part and the second connection part are formed of the same layer as the first metal wire. The semiconductor integrated device further includes a first pad for measuring contact resistance located at an end of the first metal wire. In addition, the semiconductor integrated device further includes a second pad for measuring a via resistance located at an end of the second metal wire.

상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.The above-mentioned objects, features and advantages will become more apparent from the following detailed description in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일실시예에 따른 반도체 집적 소자의 콘택홀(C), 비아홀(V), 제1 금속배선(23), 제2 금속배선(24), 콘택저항을 측정하기 위한 제1 패드(23A, 23B) 및 비아 저항을 측정하기 위한 제2 패드(24A, 24B),의 배치를 보이는 평면도이다.2 is a view illustrating a contact hole C, a via hole V, a first metal wire 23, a second metal wire 24, and a contact resistance of a semiconductor integrated device according to an exemplary embodiment of the present invention. It is a top view which shows arrangement | positioning of the pads 23A and 23B and the 2nd pads 24A and 24B for measuring via resistance.

활성영역(21)과 소자분리 영역(22)으로 나뉘어지는 반도체 기판을 덮는 층간절연막(도시하지 않음)을 통하여 상기 반도체 기판의 상기 활성영역(21)과 콘택되는 다수의 콘택홀(C)이 마련된다. 상기 다수의 콘택홀(C)은 제1 금속배선(23)의 제1 연결부(23C)를 통하여 서로 연결된다. 상기 제1 금속배선(23)과 제2 금속배선(24)을 연결하는 다수의 비아홀(V)은 상기 제1 금속배선(23)의 상기 제1 연결부(23C)에 수직한 제2 연결부(23D)를 통하여 서로 연결된다. 상기 제1 금속배선(23)과 상기 제2 금속배선(24) 각각의 단부에는 콘택저항을 측정하기 위한 제1 패드(23A, 23B)와 , 비아 저항을 측정하기 위한 제2 패드(24A, 24B)가 각각 연결된다.A plurality of contact holes C contacting the active region 21 of the semiconductor substrate are provided through an interlayer insulating film (not shown) covering the semiconductor substrate divided into the active region 21 and the device isolation region 22. do. The plurality of contact holes C are connected to each other through the first connection part 23C of the first metal wire 23. The plurality of via holes V connecting the first metal wire 23 and the second metal wire 24 are second connection parts 23D perpendicular to the first connection part 23C of the first metal wire 23. Are connected to each other through At each end of each of the first metal wiring 23 and the second metal wiring 24, first pads 23A and 23B for measuring contact resistance and second pads 24A and 24B for measuring via resistance. ) Are each connected.

상기 제1 연결부(23C)는 이웃하는 활성영역에 각각 위치하는 콘택홀(C)을 연결한다. The first connector 23C connects contact holes C located in neighboring active regions, respectively.

도 2에 보이는 바와 같이 제1 금속배선(23)과 각각 동일층을 이루며 콘택홀 간을 연결하는 상기 제1 연결부(23C)와 비아홀(V) 간을 연결하는 제2 연결부(23D) 는 서로 수직하게 배치된다. As shown in FIG. 2, the first connection portion 23C connecting the contact holes and the second connection portion 23D connecting the via holes V are perpendicular to each other, forming the same layer as the first metal wiring 23, respectively. To be placed.

이와 같이 제1 연결부(23C)와 제2 연결부(24D)가 수직하게 배치되어 수평 방향으로 면적이 확대되는 것을 방지할 수 있어 소자의 집적도를 향상시킬 수 있다. As such, the first connecting portion 23C and the second connecting portion 24D may be vertically disposed to prevent the area from being enlarged in the horizontal direction, thereby improving the degree of integration of the device.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 콘택홀 간을 연결하는 제1 금속배선의 제1 연결부와 비아홀 간을 연결하는 제1 금속배선의 제2 연결부가 서로 수직하게 배치됨으로써, 제1 연결부와 제2 연결부가 동일 직선상에 배치되는 종래 기술에 비하여 상대적으로 수평 방향의 면적 증가를 방지할 수 있다. 그에 따라 소자의 집적도 향상에 기여할 수 있다. According to the present invention made as described above, the first connecting portion of the first metal wiring connecting the contact holes and the second connecting portion of the first metal wiring connecting the via holes are disposed perpendicular to each other, whereby the first connecting portion and the second connecting portion Compared with the prior art arranged on the same straight line, it is possible to prevent an increase in the area in the horizontal direction. Therefore, it can contribute to the improvement of the integration degree of a device.

Claims (6)

동일한 금속배선 층으로 이루어지며 서로 수직하여 배치되어, 그 각각이 콘택홀 간을 연결하는 제1 연결부와 비아홀 간을 연결하는 제2 연결부를 포함하며,It is made of the same metal wiring layer and disposed perpendicular to each other, each of which includes a first connection portion for connecting between the contact holes and a second connection portion for connecting between the via holes, 상기 제1 연결부와 상기 제2 연결부는 교번적으로 배치되는 것을 특징으로 하는 반도체 집적 소자.And the first connector and the second connector are alternately arranged. 활성영역과 소자분리 영역으로 나뉘어지는 반도체 기판;A semiconductor substrate divided into an active region and an isolation region; 상기 반도체 기판의 상기 활성영역과 콘택되는 다수의 콘택홀;A plurality of contact holes in contact with the active region of the semiconductor substrate; 상기 다수의 콘택홀을 서로 연결하는 제1 연결부;A first connection part connecting the plurality of contact holes to each other; 상,하 연결배선의 통로를 이루는 다수의 비아홀; 및A plurality of via holes constituting a passage of the upper and lower connection wires; And 상기 제1 연결부와 동일층 상에 수직하게 교번적으로 배치되며 상기 비아홀을 서로 연결하는 제2 연결부를 포함하는 것을 특징으로 하는 반도체 집적 소자.And a second connection part alternately disposed vertically on the same layer as the first connection part and connecting the via hole to each other. 제 2 항에 있어서,The method of claim 2, 상기 비아홀은 제1 금속배선과 제2 금속배선을 연결하는 것을 특징으로 하는 반도체 집적 소자.And the via hole connects the first metal wire and the second metal wire. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1 연결부와 상기 제2 연결부는 상기 제1 금속배선과 동일한 층으로 이루어지는 것을 특징으로 하는 반도체 집적 소자. And the first connection part and the second connection part have the same layer as the first metal wire. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1 금속배선의 단부에 위치한 콘택저항 측정용 제1 패드를 더 포함하는 것을 특징으로 하는 반도체 집적 소자.And a first pad for measuring contact resistance located at an end of the first metal wiring. 제 3 항에 있어서, The method of claim 3, wherein 상기 제2 금속배선의 단부에 위치한 비아저항 측정용 제2 패드를 더 포함하는 것을 특징으로 하는 반도체 집적 소자.And a second pad for measuring via resistance located at an end of the second metal wiring.
KR1020030050039A 2003-07-22 2003-07-22 Integrated semiconductor device comprising interconnection part for contact holes and another interconnection part for via holes aligned vertically each other KR101035594B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030050039A KR101035594B1 (en) 2003-07-22 2003-07-22 Integrated semiconductor device comprising interconnection part for contact holes and another interconnection part for via holes aligned vertically each other

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030050039A KR101035594B1 (en) 2003-07-22 2003-07-22 Integrated semiconductor device comprising interconnection part for contact holes and another interconnection part for via holes aligned vertically each other

Publications (2)

Publication Number Publication Date
KR20050010658A KR20050010658A (en) 2005-01-28
KR101035594B1 true KR101035594B1 (en) 2011-05-19

Family

ID=37223030

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030050039A KR101035594B1 (en) 2003-07-22 2003-07-22 Integrated semiconductor device comprising interconnection part for contact holes and another interconnection part for via holes aligned vertically each other

Country Status (1)

Country Link
KR (1) KR101035594B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002734A (en) * 2000-06-30 2002-01-10 박종섭 Test pattern for measuring a contact resistance and a method for manufacturing the same
US20020024049A1 (en) * 2000-08-23 2002-02-28 Koji Nii Semiconductor storage apparatus
KR20020017746A (en) * 2000-08-31 2002-03-07 박종섭 A method for forming a test pattern of a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002734A (en) * 2000-06-30 2002-01-10 박종섭 Test pattern for measuring a contact resistance and a method for manufacturing the same
US20020024049A1 (en) * 2000-08-23 2002-02-28 Koji Nii Semiconductor storage apparatus
KR20020017746A (en) * 2000-08-31 2002-03-07 박종섭 A method for forming a test pattern of a semiconductor device

Also Published As

Publication number Publication date
KR20050010658A (en) 2005-01-28

Similar Documents

Publication Publication Date Title
US8178981B2 (en) Semiconductor device
US5216280A (en) Semiconductor integrated circuit device having pads at periphery of semiconductor chip
JP2008235944A (en) Semiconductor device and its production process
JPH07111971B2 (en) Method of manufacturing integrated circuit device
US20090091019A1 (en) Memory Packages Having Stair Step Interconnection Layers
KR100967565B1 (en) Semiconductor component
US6831233B2 (en) Chip package with degassing holes
US6777815B2 (en) Configuration of conductive bumps and redistribution layer on a flip chip
KR100773097B1 (en) Semiconductor devcie having pads
TWI493668B (en) Pad structure, circuit carrier and integrated circuit chip
KR101035594B1 (en) Integrated semiconductor device comprising interconnection part for contact holes and another interconnection part for via holes aligned vertically each other
KR101035592B1 (en) Semiconductor device comprising interconnection part for contact holes and another interconnection part for viaholes aligned on the same line
US10256201B2 (en) Bonding pad structure having island portions and method for manufacturing the same
KR102061697B1 (en) Methods of fabricating semiconductor devices having a wrapping layer
KR20180069629A (en) Semiconductor device
CN112652593A (en) Semiconductor structure and forming method thereof
US20100013109A1 (en) Fine pitch bond pad structure
CN210272337U (en) Semiconductor structure
JP3408165B2 (en) Semiconductor integrated circuit device
US7176573B2 (en) Semiconductor device with a multi-level interconnect structure and method for making the same
JP3408164B2 (en) Semiconductor integrated circuit device
JP3779288B2 (en) Semiconductor device
JP3439134B2 (en) Semiconductor integrated circuit device
US20100127401A1 (en) Semiconductor device
JP2911980B2 (en) Semiconductor integrated circuit device

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170418

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180418

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 9