KR101034598B1 - Method for forming landing plug contact in semiconductor device - Google Patents

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Abstract

본 발명은 게이트하드마스크질화막의 두께 손실 및 프로파일 특성으로 인해 초래되는 후속 공정에서의 불량을 방지하는데 적합한 반도체 소자의 랜딩플러그콘택 형성 방법을 제공하기 위한 것으로, 본 발명은 게이트라인을 포함한 전면에 층간절연막을 형성한 후 셀영역과 주변회로영역간 단차를 제거하기 위해 셀영역 상부에 형성된 층간절연막을 일부 제거하고, 게이트라인 상부에서 일정 두께로 잔류할때까지 층간절연막을 평탄화시키며, 층간절연막을 선택적으로 식각하여 콘택홀을 형성한 후 콘택홀을 제외한 부분에 잔류하는 층간절연막을 게이트하드마스크질화막의 표면이 드러날때까지 감광막을 배리어로 이용하여 다시 평탄화시키고, 콘택홀을 포함한 전면에 폴리실리콘을 형성한 후 게이트하드마스크질화막의 표면이 드러날때까지 폴리실리콘을 에치백하여 랜딩플러그콘택을 형성하므로써, 게이트하드마스크질화막의 두께를 증가시켜 후속 비트라인콘택 및 스토리지노드콘택을 형성하기 위한 자기정렬콘택식각공정의 페일을 감소시킬 수 있는 효과가 있다.
The present invention is to provide a method for forming a landing plug contact of a semiconductor device suitable for preventing defects in subsequent processes caused by the thickness loss and the profile characteristics of the gate hard mask nitride film, the present invention is an interlayer on the front surface including a gate line After the insulating film is formed, part of the interlayer insulating film formed on the cell region is removed to remove the step between the cell region and the peripheral circuit region, and the planarization of the interlayer insulating film is performed by planarization of the interlayer insulating film until the thickness remains above the gate line. After etching to form the contact hole, the interlayer insulating film remaining in the portions except the contact hole is flattened again using the photoresist as a barrier until the surface of the gate hard mask nitride film is exposed, and polysilicon is formed on the entire surface including the contact hole. Until the surface of the gate hard mask nitride is exposed. By etching back to form a landing plug contact to the silicon, the gate by increasing the thickness of the hard mask nitride film has the effect of reducing the fail of the self-aligned contact etching process for forming a subsequent bitline contact and a storage node contact.

랜딩플러그콘택, CMP, 고선택비슬러리, 감광막, 에치백Landing Plug Contact, CMP, High Selection Bislurry, Photoresist, Etchback

Description

반도체소자의 랜딩플러그콘택 형성 방법{METHOD FOR FORMING LANDING PLUG CONTACT IN SEMICONDUCTOR DEVICE} FIELD OF FORMING LANDING PLUG CONTACT IN SEMICONDUCTOR DEVICE             

도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 랜딩플러그콘택(LPC) 형성 방법을 도시한 공정 단면도,1A to 1D are cross-sectional views illustrating a method for forming a landing plug contact (LPC) of a semiconductor device according to the prior art;

도 2는 종래 기술에 따른 콘택홀 형성후의 게이트하드마스크질화막의 모양을 나타낸 SEM 사진, 2 is a SEM photograph showing the shape of the gate hard mask nitride film after the formation of a contact hole according to the prior art;

도 3은 종래 기술에 따른 LPP-CMP 전의 게이트하드마스크질화막의 모양을 나타낸 SEM 사진,3 is a SEM photograph showing the shape of a gate hard mask nitride film before LPP-CMP according to the prior art;

도 4는 종래 기술에 따른 LPP-CMP 공정후의 결과를 나타낸 SEM 사진,Figure 4 is a SEM photograph showing the result after the LPP-CMP process according to the prior art,

도 5a 내지 도 5e는 본 발명의 제1실시예에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도,5A to 5E are cross-sectional views illustrating a method for forming a landing plug contact of a semiconductor device according to a first embodiment of the present invention;

도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도.6A to 6E are cross-sectional views illustrating a method for forming a landing plug contact of a semiconductor device according to a second exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 필드산화막31 semiconductor substrate 32 field oxide film

33 : 게이트산화막 34 : 게이트전극 33: gate oxide film 34: gate electrode                 

35 : 게이트하드마스크질화막 36 : 소스/드레인35: gate hard mask nitride film 36: source / drain

37 : 게이트스페이서 38a, 37b, 38c, 38d : 층간절연막37: gate spacer 38a, 37b, 38c, 38d: interlayer insulating film

39 : LPC-마스크 40 : 콘택홀39: LPC-mask 40: contact hole

41a, 41b : 감광막 42a : 랜딩플러그폴리실리콘
41a, 41b: Photosensitive film 42a: Landing plug polysilicon

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 콘택플러그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for forming a contact plug of a semiconductor device.

일반적으로 반도체소자 제조시 트랜지스터의 소스/드레인에 연결된 콘택(contact)을 통해 캐패시터 및 비트라인과의 전기적 동작이 가능하다.In general, in the manufacture of semiconductor devices, electrical contact with a capacitor and a bit line is possible through a contact connected to a source / drain of a transistor.

최근에 반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다. Recently, as the degree of integration of semiconductor devices increases, the gap between conductive lines such as gate lines has narrowed, and thus, contact process margins have decreased. In order to secure such a contact process margin, a self aligned contact (SAC) process is being performed.

도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 랜딩플러그콘택(Landing Plug Contact; LPC) 형성 방법을 도시한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of forming a landing plug contact (LPC) of a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체 기판(11) 상에 게이트산화막(13), 게이트전극(14) 및 게이트하드마스크질화막(15)의 순서로 적층된 게이트라인을 복수개 형성한다.As shown in FIG. 1A, after forming the field oxide film 12 for isolation between devices on the semiconductor substrate 11, the gate oxide film 13, the gate electrode 14, and the gate hard on the semiconductor substrate 11 are formed. A plurality of gate lines stacked in the order of the mask nitride film 15 are formed.

다음으로, 게이트전극(14) 외측의 반도체 기판(11) 내에 이온주입공정을 통해 소스/드레인(16)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(17)를 형성한다.Next, after the source / drain 16 is formed in the semiconductor substrate 11 outside the gate electrode 14 through an ion implantation process, the gate spacer 17 is formed in contact with both sidewalls of the gate line.

다음으로, 게이트라인을 포함한 전면에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(Inter Layer Dielectric, 18a)을 증착한다. 계속해서, 게이트라인 상부에서 일정두께로 잔류할때까지 층간절연막(18a)을 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 평탄화시킨다. 이하, 층간절연막(18a)을 평탄화시키기 위한 화학적기계적연마 공정을 'ILD-CMP'라고 약칭한다.Next, an Interlayer Dielectric (18a) is deposited on the entire surface including the gate line until the gap between the gate lines is sufficiently filled. Subsequently, the interlayer insulating film 18a is planarized by chemical mechanical polishing (CMP) until it remains at a predetermined thickness on the gate line. Hereinafter, the chemical mechanical polishing process for planarizing the interlayer insulating film 18a is abbreviated as 'ILD-CMP'.

도 1b에 도시된 바와 같이, 평탄화된 층간절연막(18b) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 LPC-마스크(19)를 형성한 후, LPC-마스크(19)를 식각마스크로 층간절연막(18b)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(20)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다. 이때, 게이트하드마스크질화막(15)이 일부 소모되어 게이트라인의 프로파일이 둥글게 된다.As shown in FIG. 1B, after the photoresist is applied on the planarized interlayer insulating film 18b and patterned by exposure and development to form the LPC-mask 19, the LPC-mask 19 is formed as an etch mask. The self-aligned contact etching (SAC) process of etching 18b to open the contact hole 20 for the landing plug contact LPC is performed. At this time, the gate hard mask nitride film 15 is partially consumed, and the profile of the gate line is rounded.

도 1c에 도시된 바와 같이, LPC-마스크(19)를 제거한 후에, 콘택홀(20)을 충분히 채울때까지 평탄화된 층간절연막(18b)을 포함한 전면에 폴리실리콘(21)을 증착한다.As shown in Fig. 1C, after removing the LPC-mask 19, polysilicon 21 is deposited on the entire surface including the planarized interlayer insulating film 18b until the contact hole 20 is sufficiently filled.

도 1d에 도시된 바와 같이, 게이트라인의 최상부층인 게이트하드마스크질화막(15)의 표면이 드러날때까지 폴리실리콘(21)을 화학적기계적연마하여 콘택홀에 매립되는 랜딩플러그콘택(LPC), 즉 랜딩플러그폴리실리콘(Landing Plug Polysilicon; LPP)(21a)을 형성한다. 이때, 랜딩플러그폴리실리콘(21a)을 제외한 게이트라인 사이에는 층간절연막(18d)이 잔류한다.As shown in FIG. 1D, a landing plug contact (LPC), ie, a land plug contact buried in a contact hole by chemical mechanical polishing of the polysilicon 21 until the surface of the gate hard mask nitride film 15, which is the uppermost layer of the gate line, is exposed. Landing Plug Polysilicon (LPP) 21a is formed. At this time, an interlayer insulating film 18d remains between the gate lines except for the landing plug polysilicon 21a.

상기에서 랜딩플러그폴리실리콘(LPP, 21a)을 형성하기 위한 화학적기계적연마를 'LPP-CMP'라고 약칭한다.The chemical mechanical polishing for forming the landing plug polysilicon (LPP, 21a) is abbreviated as 'LPP-CMP'.

그러나, 종래 기술은 콘택홀(20) 형성을 위한 자기정렬콘택식각 공정시 이전 공정의 영향으로 인해 층간절연막(18b)의 불균일한 두께(18c)로 인해 콘택홀 형성을 위한 자기정렬콘택식각공정후에 잔류하는 게이트하드마스크질화막(15)의 손실량이 불균일하다. However, the related art is that after the self-aligned contact etching process for forming the contact hole due to the nonuniform thickness 18c of the interlayer insulating film 18b due to the influence of the previous process during the self-aligned contact etching process for forming the contact hole 20. The amount of loss of the remaining gate hard mask nitride film 15 is nonuniform.

즉, 도 1a에 도시된 것처럼, 셀영역과 주변회로영역간 단차로 인해 층간절연막(18a) 증착후 셀영역에서 층간절연막(18a)의 두께가 더 두껍고, 따라서 주변회로영역과 동일하게 평탄화시키기 위해 셀영역의 층간절연막(18a)을 과도연마해야만 하고, 이는 ILD-CMP후에 잔류하는 층간절연막(18b)의 두께가 불균일하다(18c). 따라서, 콘택홀(20) 형성을 위한 자기정렬콘택식각 공정시 층간절연막(18b)의 과도식각이 수반되어 게이트하드마스크질화막(15)의 손실(15b, 15c)이 발생되고, 이로써 게이트하드마스크질화막(15)의 프로파일이 뾰족해진다. 더욱이, 콘택홀(20) 형성시 식각되는 층간절연막(18b)의 불균일한 두께로 인해 게이트하드마스크질화막의 손실량도 '15b', '15c'처럼 불균일해진다.That is, as illustrated in FIG. 1A, the thickness of the interlayer insulating film 18a is thicker in the cell region after the deposition of the interlayer insulating film 18a due to the step between the cell region and the peripheral circuit region, and thus the cell is planarized to be the same as the peripheral circuit region. The interlayer insulating film 18a in the region must be overpolished, and the thickness of the interlayer insulating film 18b remaining after the ILD-CMP is uneven (18c). Therefore, in the self-aligned contact etching process for forming the contact hole 20, the overetching of the interlayer insulating film 18b is accompanied, resulting in losses 15b and 15c of the gate hard mask nitride film 15, thereby resulting in a gate hard mask nitride film. The profile of 15 becomes sharp. Further, due to the nonuniform thickness of the interlayer insulating film 18b etched when the contact hole 20 is formed, the loss amount of the gate hard mask nitride film is also nonuniform, such as '15b' and '15c'.

또한, 게이트하드마스크질화막(15)의 불균일한 두께 손실량(15a, 15b)으로 인해 후속 LPP-CMP시 게이트하드마스크질화막(15)에 대한 선택비를 가지고 있음에 도 불구하고 LPP-CMP시 게이트하드마스크질화막(15)이 스톱층으로서의 역할을 수행하지 못하고 더욱 손실되는(도 1d의 '15d' 참조) 문제가 있다. In addition, the gate hard mask nitride film 15 has a selectivity to the gate hard mask nitride film 15 during subsequent LPP-CMP due to the non-uniform thickness loss amounts 15a and 15b of the gate hard mask nitride film 15. There is a problem that the mask nitride film 15 does not function as a stop layer and is further lost (see '15d' in FIG. 1D).

위와 같은 게이트하드마스크질화막(15)의 손실 및 프로파일은 후속 LPP-CMP에 직접적인 영향을 미쳐 LPP-CMP시 연마타겟 증가가 발생하고, 이로 인해 과도 연마(Over polishing)가 필수적으로 요구될뿐만 아니라, 후속으로 진행되는 비트라인콘택 및 스토리지노드콘택을 위한 자기정렬콘택식각 공정 진행시 자기정렬콘택 페일(SAC Fail)을 유발시키는 요인이 되고 있다. 또한, LPP-CMP시 사용되는 염기성 슬러리는 질화막, 플러그 물질과 산화막의 선택비 차이로 인해 발생하는 디싱(dishing, 도 1d의 '22' 참조)으로 인해 CMP 연마잔류물들이 발생하고, 이 잔류물들은 후속 세정 공정에서도 쉽게 제거되지 않아 비트라인콘택 또는 스토리지노드콘택간에 브릿지를 유발시켜 소자의 수율을 저하시키는 문제가 있다.The loss and profile of the gate hard mask nitride film 15 as described above directly affects the subsequent LPP-CMP, resulting in an increase in the polishing target during the LPP-CMP, which is not only required for over polishing. A subsequent self-aligned contact etching process for bit line contact and storage node contact is a factor causing SAC Fail. In addition, the basic slurry used in LPP-CMP generates CMP abrasive residues due to dishing (see '22' in FIG. 1D), which occurs due to the difference in selectivity between the nitride film, the plug material, and the oxide film. In the subsequent cleaning process, it is not easily removed, causing a bridge between the bit line contact or the storage node contact, thereby lowering the yield of the device.

도 2는 종래 기술에 따른 콘택홀 형성후의 게이트하드마스크질화막의 모양을 나타낸 SEM(Secondary Electron Microscope) 사진으로서, 게이트라인의 프로파일이 매우 뾰족하게 형성됨을 알 수 있고, 이처럼 뾰족해지는 게이트하드마스크질화막은 LPP-CMP시에 스톱층 역할을 수행하지 못하여 게이트하드마스크질화막의 심한 손실을 유발한다.FIG. 2 is a SEM (Secondary Electron Microscope) photograph showing the shape of the gate hard mask nitride film after contact hole formation according to the prior art, and it can be seen that the profile of the gate line is very sharply formed. Failure to serve as a stop layer in LPP-CMP causes severe loss of gate hard mask nitride.

도 3은 종래 기술에 따른 LPP-CMP 전의 게이트하드마스크질화막의 모양을 나타낸 SEM 사진으로서, 후속 LPP-CMP 진행시에 적어도 '23' 위치까지는 연마를 해야 웨이퍼 전영역에서 걸쳐 LPP간 브릿지를 방지할 수 있다.3 is a SEM photograph showing the shape of the gate hard mask nitride film before the LPP-CMP according to the prior art, and at least '23' positions should be polished during the subsequent LPP-CMP process to prevent the inter-LPP bridge over the entire wafer area. Can be.

도 4는 종래 기술에 따른 LPP-CMP 공정후의 결과를 나타낸 SEM 사진으로서, LPP간 브릿지를 방지하기 위해 적어도 '24' 정도의 두께를 갖고 잔류해야 한다. 그러나, LPP-CMP 공정 전의 게이트하드마스크질화막의 손실(15a, 15b)에 따라 LPP-CMP 공정후에 게이트하드마스크질화막의 두께를 800Å 이상으로 유지시키는 것이 매우 어렵다.
Figure 4 is a SEM photograph showing the results after the LPP-CMP process according to the prior art, and must remain with a thickness of at least about 24 to prevent the bridge between the LPP. However, according to the losses 15a and 15b of the gate hard mask nitride film before the LPP-CMP process, it is very difficult to maintain the thickness of the gate hard mask nitride film to 800 kPa or more after the LPP-CMP process.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트하드마스크질화막의 두께 손실 및 프로파일 특성으로 인해 초래되는 후속 공정에서의 불량을 방지하는데 적합한 반도체 소자의 랜딩플러그콘택 형성 방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and provides a method for forming a landing plug contact of a semiconductor device suitable for preventing defects in subsequent processes caused by thickness loss and profile characteristics of the gate hard mask nitride film. Its purpose is to.

상기 목적을 달성하기 위한 본 발명의 랜딩플러그콘택 형성 방법은 셀영역과 주변회로영역이 정의된 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계; 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계; 상기 셀영역과 주변회로영역간 단차를 제거하기 위해 상기 셀영역 상부에 형성된 층간절연막을 일부 제거하는 단계; 상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 채울때까지 전면에 감광막을 형성하는 단계; 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 감광막과 층간절연막을 평탄화시키는 단계; 상기 감광막을 스트립하는 단계; 상기 콘택홀을 포함한 전면에 폴리실리콘을 형성하는 단계; 및 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 폴리실리콘을 에치백하여 상기 콘택홀에 매립되는 랜딩플러그콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of forming a landing plug contact according to the present invention for achieving the above object comprises the steps of forming a plurality of gate lines whose top layer is a gate hard mask nitride layer on a semiconductor substrate in which a cell region and a peripheral circuit region are defined; Forming an interlayer insulating film on the entire surface including the gate line; Removing a part of the interlayer insulating layer formed on the cell region to remove the step between the cell region and the peripheral circuit region; Planarizing the interlayer dielectric layer until the gate line remains at a predetermined thickness above the gate line; Selectively etching the interlayer insulating layer to form a contact hole for opening a surface of the semiconductor substrate between the gate lines; Forming a photoresist film on the entire surface until the contact hole is filled; Planarizing the photoresist film and the interlayer insulating film until the surface of the gate hard mask nitride film is exposed; Stripping the photosensitive film; Forming polysilicon on the front surface including the contact hole; And etching the polysilicon until the surface of the gate hard mask nitride layer is exposed to form a landing plug contact embedded in the contact hole.

또한, 본 발명의 랜딩플러그콘택 형성 방법은 셀영역과 주변회로영역이 정의된 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계; 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계; 상기 셀영역과 주변회로영역간 단차를 제거하기 위해 상기 셀영역 상부에 형성된 층간절연막을 일부 제거하는 단계; 상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계; 상기 층간절연막 상에 랜딩플러그콘택하드마스크질화막패턴을 형성하는 단계; 상기 랜딩플러그콘택하드마스크질화막패턴을 식각마스크로 상기 층간절연막을 선택적으로 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계; 상기 랜딩플러그콘택하드마스크질화막패턴을 제거하는 단계; 상기 콘택홀을 채울때까지 전면에 감광막을 형성하는 단계; 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 감광막과 층간절연막을 평탄화시키는 단계; 상기 감광막을 스트립하는 단계; 상기 콘택홀을 포함한 전면에 폴리실리콘을 형성하는 단계; 및 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 폴리실리콘을 에치백하여 상기 콘택홀에 매립되는 랜딩플러그콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method for forming a landing plug contact according to the present invention may include forming a plurality of gate lines on a semiconductor substrate in which a cell region and a peripheral circuit region are defined, a top layer of which is a gate hard mask nitride film; Forming an interlayer insulating film on the entire surface including the gate line; Removing a part of the interlayer insulating layer formed on the cell region to remove the step between the cell region and the peripheral circuit region; Planarizing the interlayer dielectric layer until the gate line remains at a predetermined thickness above the gate line; Forming a landing plug contact hard mask nitride film pattern on the interlayer insulating film; Selectively etching the interlayer dielectric layer using the landing plug contact hard mask nitride layer pattern as an etch mask to form a contact hole for opening a semiconductor substrate surface between the gate lines; Removing the landing plug contact hard mask nitride layer pattern; Forming a photoresist film on the entire surface until the contact hole is filled; Planarizing the photoresist film and the interlayer insulating film until the surface of the gate hard mask nitride film is exposed; Stripping the photosensitive film; Forming polysilicon on the front surface including the contact hole; And etching the polysilicon until the surface of the gate hard mask nitride layer is exposed to form a landing plug contact embedded in the contact hole.

바람직하게, 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 감광막과 층간절연막을 평탄화시키는 단계는 상기 게이트하드마스크질화막에 대해 고선택비를 갖는 고선택비슬러리를 이용하는 것을 특징으로 한다.Preferably, the step of planarizing the photoresist film and the interlayer insulating film until the surface of the gate hard mask nitride film is exposed is characterized by using a high selectivity slurry having a high selectivity with respect to the gate hard mask nitride film.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 5a 내지 도 5e는 본 발명의 제1실시예에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도이다.5A to 5E are cross-sectional views illustrating a method for forming a landing plug contact of a semiconductor device according to a first exemplary embodiment of the present invention.

도 5a에 도시된 바와 같이, 반도체 기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성한 후, 반도체 기판(31) 상에 게이트산화막(33), 게이트전극(34) 및 게이트하드마스크질화막(35)의 순서로 적층된 게이트라인을 복수개 형성한다.As shown in FIG. 5A, after the field oxide film 32 is formed on the semiconductor substrate 31 to separate the devices, the gate oxide film 33, the gate electrode 34, and the gate hard on the semiconductor substrate 31 are formed. A plurality of gate lines stacked in the order of the mask nitride film 35 are formed.

다음으로, 게이트전극(34) 외측의 반도체 기판(31) 내에 이온주입공정을 통해 소스/드레인(36)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(37)를 형성한다. 이때, 게이트스페이서(37)는 질화막이거나, 산화막과 질화막의 복합막(게이트라인에 접하는 산화막과 산화막 상의 질화막)일 수 있다.Next, after the source / drain 36 is formed in the semiconductor substrate 31 outside the gate electrode 34 through an ion implantation process, the gate spacer 37 is formed in contact with both sidewalls of the gate line. In this case, the gate spacer 37 may be a nitride film or a composite film of an oxide film and a nitride film (an oxide film in contact with the gate line and a nitride film on the oxide film).

다음으로, 게이트라인을 포함한 전면에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(ILD, 38a)을 8000Å 이상의 두께로 증착한 후, 게이트라인의 최상부층인 게이트하드마스크질화막(35)의 표면 상부에서 층간절연막이 일정 두께로 잔류할 때까지 ILD-CMP 공정을 진행한다. 이러한 ILD-CMP 공정후에는 게이트라인 사이 및 게이트라인 상부에 평탄화된 층간절연막(38c)이 잔류한다. Next, an interlayer insulating film (ILD) 38a is deposited to a thickness of 8000 Å or more until a gap between the gate lines is sufficiently filled on the entire surface including the gate line, and then the gate hard mask nitride film 35, which is the uppermost layer of the gate line, is deposited. The ILD-CMP process is performed until the interlayer dielectric film remains at a predetermined thickness on the top of the surface. After the ILD-CMP process, the planarized interlayer insulating film 38c remains between the gate lines and over the gate lines.                     

이때, 층간절연막(38a)을 증착한 후에는 후속 ILD-CMP 공정의 부담을 덜어주기 위해 셀영역 오픈마스크(cell region open mask)를 사용하여 셀영역과 주변회로영역간 단차를 '38b'만큼 완화시킨 후 ILD-CMP를 진행한다. At this time, after the deposition of the interlayer dielectric layer 38a, a step between the cell region and the peripheral circuit region is relaxed by '38b' by using a cell region open mask to relieve the burden of subsequent ILD-CMP process. After that, ILD-CMP proceeds.

이처럼, 셀영역에서 층간절연막(38a)의 두께를 '38b'만큼 낮추면 ILD-CMP 공정 진행시에 과도연마를 진행하지 않아도 되므로 셀영역과 주변회로영역에서 층간절연막(38c)의 두께 균일도를 확보할 수 있다.As such, if the thickness of the interlayer insulating film 38a in the cell region is reduced by '38b', it is not necessary to perform overpolishing during the ILD-CMP process, thereby ensuring the uniformity of the thickness of the interlayer insulating film 38c in the cell region and the peripheral circuit region. Can be.

그리고, ILD-CMP 진행시에 슬러리는 일반적인 산화막용 슬러리를 사용하며, 층간절연막(38c)을 게이트라인 상부에서 일부 잔류시키는 이유는, 게이트하드마스크질화막(35) 표면이 드러날때까지 ILD-CMP를 진행하면 게이트하드마스크질화막(35)이 손실되기 때문이다.In the process of ILD-CMP, the slurry uses a general oxide film slurry, and the reason why the interlayer insulating film 38c is partially left on the gate line is that ILD-CMP is applied until the surface of the gate hard mask nitride film 35 is exposed. This is because the gate hard mask nitride film 35 is lost when proceeding.

상술한 ILD-CMP 진행후에는 웨이퍼 전영역에 걸쳐 층간절연막(38c)을 균일하게 잔류시킬 수 있다.After the ILD-CMP process described above, the interlayer insulating film 38c can be uniformly retained over the entire wafer area.

따라서, 후속 콘택홀 형성을 위한 자기정렬콘택식각 공정시 게이트하드마스크질화막(35)의 식각 손실량을 웨이퍼의 전영역에 걸쳐 균일하게 유지할 수 있다.Therefore, during the self-aligned contact etching process for forming the subsequent contact hole, the etch loss amount of the gate hard mask nitride film 35 can be uniformly maintained over the entire area of the wafer.

도 5b에 도시된 바와 같이, 평탄화된 층간절연막(38c) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 LPC-마스크(39)를 형성한다. LPC-마스크(39)는 'T' 또는 'I'와 같은 라인형(Line type) 콘택마스크이다.As shown in FIG. 5B, a photosensitive film is applied on the planarized interlayer insulating film 38c and patterned by exposure and development to form an LPC-mask 39. As shown in FIG. The LPC-mask 39 is a line type contact mask such as 'T' or 'I'.

상기한 LPC-마스크(39) 공정시, 미리 층간절연막(38c)을 게이트하드마스크질화막(35) 표면 상부에서 일정 두께로 잔류할때까지 ILD-CMP하여 웨이퍼 전영역에 걸쳐 잔류하는 층간절연막(38c)의 두께 균일도를 확보했기 때문에, LPC-마스크(39) 의 패터닝시에 공정 마진을 넓게 확보할 수 있다. In the LPC-mask 39 process, the interlayer insulating film 38c is preliminarily ILD-CMP until the interlayer insulating film 38c remains at a predetermined thickness on the upper surface of the gate hard mask nitride film 35 to remain over the entire wafer area. Since the uniformity of the thickness is ensured, the process margin can be secured widely at the time of patterning the LPC mask 39.

계속해서, LPC-마스크(39)를 식각마스크로 층간절연막(38c)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(40)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다. Subsequently, the interlayer insulating layer 38c is etched using the LPC-mask 39 as an etch mask to perform a self-aligned contact etching (SAC) process of opening the contact hole 40 for the landing plug contact (LPC).

상기한 콘택홀(40) 형성시에 게이트하드마스크질화막(35)의 식각손실(35a)이 일부 발생할 수 있으나 그 양이 매우 적고, 더욱이 ILD-CMP 진행후에 층간절연막(38c)의 두께균일도를 확보했을뿐만 아니라 최소한의 층간절연막을 남기는 ILD-CMP를 진행했으므로 게이트하드마스크질화막(35)의 손실량이 셀영역에 걸쳐 균일할뿐만 아니라 프로파일이 뾰족하지 않고 둥글다. 한편, 종래 기술은 층간절연막의 두께 균일도를 확보하지 않은 상태에서 자기정렬콘택식각을 진행하기 때문에 도 1b의 '15b'처럼 게이트하드마스크질화막의 식각손실량이 불균일하다.Although the etching loss 35a of the gate hard mask nitride film 35 may occur at the time of forming the contact hole 40, the amount of the etching loss 35a may be very small, and the thickness uniformity of the interlayer insulating film 38c may be secured after the ILD-CMP process. In addition, since ILD-CMP was carried out to leave a minimum interlayer insulating film, the loss amount of the gate hard mask nitride film 35 was not only uniform across the cell area but also rounded without a sharp profile. On the other hand, in the prior art, since the self-aligned contact etching is performed while the thickness uniformity of the interlayer insulating film is not secured, the etching loss amount of the gate hard mask nitride film is not uniform as shown in '15b' of FIG. 1B.

도 5c에 도시된 바와 같이, LPC-마스크(39)를 제거한 후에, 콘택홀(40)을 충분히 채울때까지 전면에 감광막(41a)을 다시 도포한 후, 게이트라인의 최상부층인 게이트하드마스크질화막(35)의 표면이 노출될때까지 층간절연막(38c)을 평탄화시키는 PR(Photoresist)-CMP 공정을 진행한다. 이러한 PR-CMP 공정후에는 게이트라인 사이의 콘택홀(40) 내부에는 평탄화된 감광막(41b)이 잔류하면서 콘택홀을 제외한 부분에 평탄화된 층간절연막(38d)이 잔류한다.As shown in Fig. 5C, after removing the LPC-mask 39, the photoresist film 41a is again applied to the entire surface until the contact hole 40 is sufficiently filled, and then the gate hard mask nitride film, which is the uppermost layer of the gate line, is applied. The PR (Photoresist) -CMP process is performed to planarize the interlayer insulating film 38c until the surface of 35 is exposed. After the PR-CMP process, the planarized photoresist film 41b remains in the contact hole 40 between the gate lines, and the planarized interlayer insulating film 38d remains in the portion except the contact hole.

그리고, PR-CMP 진행시에, 슬러리는 게이트하드마스크질화막(35)에 대해 선택비를 갖는 고선택비슬러리(HSS)를 이용하며, 이때, 고선택비슬러리(HSS)는 게이트하드마스크질화막(35) 대 산화막의 연마선택비가 1:10∼1:100 범위인 슬러리를 사용한다. 위와 같은 고선택비슬러리는 pH가 2∼12이고, 슬러리에 포함된 연마제로는 SiO2, CeO2, Al2O3, ZrO3을 단독으로 사용하거나 또는 이들의 복합체를 사용하며, 연마제들은 퓸드(Fumed) 방식 또는 콜로이달(Colloidal) 방식으로 제조한다. 일반적으로, 슬러리는 연마제, 초순수, pH 안정제 및 계면활성제 등의 성분으로 구성되며, 이중에서 연마제는 연마기계로부터 압력을 받아 기계적으로 표면을 연마하는 작용을 하는 것이며, pH 안정제는 용액의 pH를 조절하여 전기적 반발력에 의해 연마제의 분산 상태가 최적이 되도록 하는 것이며, 계면활성제로서는 슬러리의 겔화(Gel) 및 파티클 침전현상을 최대한 억제하고 분산 안정성을 유지하기 위한 분산제나 pH 변화에 따른 입자의 분산성에의 영향을 가능한 억제하기 위한 버퍼 용액등이 사용된다. 이때, pH 안정제와 계면활성제로는 알칼리계를 이용하며, 예를 들면 수산화칼륨용액을 이용한다.In the PR-CMP process, the slurry uses a high selectivity non-slurry (HSS) having a selectivity with respect to the gate hard mask nitride film 35, and at this time, the high selectivity non-slurry (HSS) uses a gate hardmask nitride film ( 35) A slurry having a polishing selectivity of oxide film in the range of 1:10 to 1: 100 is used. The high select bislurry as described above has a pH of 2 to 12, and as the abrasive included in the slurry, SiO 2 , CeO 2 , Al 2 O 3 , ZrO 3 may be used alone, or a composite thereof may be used. It is prepared by (Fumed) method or Colloidal (Colloidal) method. In general, the slurry is composed of components such as abrasives, ultrapure water, pH stabilizers and surfactants, among which the abrasives act to mechanically polish the surface under pressure from the polishing machine, and the pH stabilizer controls the pH of the solution. In this way, the dispersion state of the abrasive is optimized by the electric repulsive force.As a surfactant, it is possible to disperse the gelation and particle precipitation of the slurry as much as possible, and to disperse the particles according to the change of dispersant or pH according to the pH change to maintain the dispersion stability. Buffer solutions are used to suppress the effects as much as possible. At this time, an alkali type is used as a pH stabilizer and surfactant, for example, potassium hydroxide solution is used.

상기한 고선택비슬러리는 감광막(41a)과 산화막질인 층간절연막(38c)에 대해서만 충분히 화학적기계적연마가 진행시킬 뿐 게이트하드마스크질화막(35)에 대해서는 연마가 진행되지 않는 슬러리이고, 따라서, 감광막(41a)과 층간절연막(38c)에 대해서는 연마가 충분히 진행되고 질화막질인 게이트하드마스크질화막(35)에서는 연마가 스톱되기 때문에 게이트하드마스크질화막(35)의 손실을 방지할 수 있다.The above-mentioned high-selective bislurry is a slurry in which chemical mechanical polishing only proceeds sufficiently for the photosensitive film 41a and the interlayer insulating film 38c which is an oxide film, but the polishing does not proceed for the gate hard mask nitride film 35. Polishing proceeds sufficiently to the 41a and the interlayer insulating film 38c, and the polishing is stopped in the gate hard mask nitride film 35 of nitride film quality, so that the loss of the gate hard mask nitride film 35 can be prevented.

도 5d에 도시된 바와 같이, 잔류하고 있는 감광막(41b)을 산소플라즈마를 이용한 스트립(Strip) 공정을 통해 제거한다.As shown in FIG. 5D, the remaining photoresist film 41b is removed through a strip process using oxygen plasma.

다음으로, 감광막(41b) 제거후에 노출된 콘택홀(40)을 포함한 전면에 폴리실 리콘(42)을 증착한다.Next, the polysilicon 42 is deposited on the entire surface including the contact hole 40 exposed after removing the photoresist layer 41b.

도 5e에 도시된 바와 같이, 게이트라인의 최상부층인 게이트하드마스크질화막(35)의 표면이 드러날때까지 폴리실리콘(42)을 에치백(Etchback)하여 콘택홀(40)에 매립되는 랜딩플러그콘택(LPC), 즉 랜딩플러그폴리실리콘(LPP, 42a)을 형성한다. 이때, 폴리실리콘(42)의 에치백 공정전에 PR-CMP를 통해 층간절연막(38d)을 평탄화시킨 상태이므로 폴리실리콘(42)의 에치백공정시 층간절연막(38d)을 평탄화시키기 위한 에치백조건이 필요없다. 즉, 랜딩플러그폴리실리콘(42a)을 형성하기 위한 에치백공정시 제거되는 것은 폴리실리콘막뿐이므로 결함 발생이 없다.As shown in FIG. 5E, a landing plug contact embedded in the contact hole 40 by etching back the polysilicon 42 until the surface of the gate hard mask nitride layer 35, which is the uppermost layer of the gate line, is exposed. (LPC), i.e., landing plug polysilicon (LPP) 42a. At this time, since the interlayer insulating film 38d is planarized through PR-CMP before the etchback process of the polysilicon 42, an etchback condition for planarizing the interlayer insulating film 38d during the etchback process of the polysilicon 42 is performed. Not required. That is, since only the polysilicon film is removed during the etch back process for forming the landing plug polysilicon 42a, there is no defect.

이와 같이, 랜딩플러그폴리실리콘(LPP, 42a)를 에치백공정을 통해 형성하면 디싱현상이 없고, CMP 연마잔류물들또한 발생하지 않는다. 더욱이, 폴리실리콘(42)의 에치백시에 게이트하드마스크질화막(35)이 식각장벽 역할을 충분히 수행하므로 게이트하드마스크질화막(35)의 식각손실이 없으며, 이에 따라 게이트하드마스크질화막의 두께(d)를 800Å 이상으로 잔류시킬 수 있다.As such, when the landing plug polysilicon (LPP) 42a is formed through an etch back process, there is no dishing phenomenon and no CMP polishing residues are generated. Furthermore, since the gate hard mask nitride film 35 sufficiently serves as an etch barrier at the time of etch back of the polysilicon 42, there is no etching loss of the gate hard mask nitride film 35, and thus the thickness of the gate hard mask nitride film d ) Can be left at 800 kPa or more.

결국, 제1실시예는 셀영역오픈마스크 및 ILD-CMP, 콘택홀 형성후 감광막 도포 및 고선택비슬러리를 이용한 PR-CMP, 그리고 폴리실리콘의 에치백 공정을 결합하므로써 게이트하드마스크질화막(35)의 손실을 줄임과 동시에 프로파일을 양호하게 유지시켜, 후속 비트라인콘택과 스토리지노드콘택을 위한 자기정렬콘택식각 공정시의 페일을 감소시키는 효과를 얻는다.As a result, the first embodiment combines a cell region open mask and ILD-CMP, a photoresist film after contact hole formation, a PR-CMP using a highly selective bisler, and an etch back process of polysilicon. By reducing the loss and maintaining the profile well, the effect of reducing the failure during the self-aligned contact etching process for the subsequent bit line contact and the storage node contact is obtained.

도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 반도체소자의 랜딩플러그콘택(LPC) 형성 방법을 도시한 공정 단면도이다. 6A to 6E are cross-sectional views illustrating a method for forming a landing plug contact (LPC) of a semiconductor device according to a second embodiment of the present invention.                     

도 6a에 도시된 바와 같이, 반도체 기판(51)에 소자간 분리를 위한 필드산화막(52)을 형성한 후, 반도체 기판(51) 상에 게이트산화막(53), 게이트전극(54) 및 게이트하드마스크질화막(55)의 순서로 적층된 게이트라인을 복수개 형성한다.As shown in FIG. 6A, after the field oxide film 52 is formed on the semiconductor substrate 51 for separation between devices, the gate oxide film 53, the gate electrode 54, and the gate hard on the semiconductor substrate 51 are formed. A plurality of gate lines stacked in the order of the mask nitride film 55 are formed.

다음으로, 게이트전극(54) 외측의 반도체 기판(51) 내에 이온주입공정을 통해 소스/드레인(56)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(57)를 형성한다. 이때, 게이트스페이서(57)는 질화막이거나, 산화막과 질화막의 복합막(게이트라인에 접하는 산화막과 산화막 상의 질화막)일 수 있다.Next, after the source / drain 56 is formed in the semiconductor substrate 51 outside the gate electrode 54 through an ion implantation process, the gate spacer 57 is formed to contact both sidewalls of the gate line. In this case, the gate spacer 57 may be a nitride film or a composite film of an oxide film and a nitride film (an oxide film in contact with the gate line and a nitride film on the oxide film).

다음으로, 게이트라인을 포함한 전면에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(ILD, 58a)을 8000Å 이상의 두께로 증착한 후, 게이트라인의 최상부층인 게이트하드마스크질화막(55)의 표면 상부에서 층간절연막이 일정 두께로 잔류할 때까지 ILD-CMP 공정을 진행한다. 이러한 ILD-CMP 공정후에는 게이트라인 사이 및 게이트라인 상부에 평탄화된 층간절연막(58c)이 잔류한다.Next, an interlayer insulating film (ILD) 58a is deposited to a thickness of 8000 Å or more until a gap between the gate lines is sufficiently filled on the entire surface including the gate line, and then the gate hard mask nitride film 55, which is the uppermost layer of the gate line, is deposited. The ILD-CMP process is performed until the interlayer dielectric film remains at a predetermined thickness on the top of the surface. After the ILD-CMP process, the planarized interlayer insulating film 58c remains between the gate lines and over the gate lines.

이때, 층간절연막(58a)을 증착한 후에는 후속 ILD-CMP 공정의 부담을 덜어주기 위해 셀영역 오픈마스크(cell region open mask)를 사용하여 셀영역과 주변회로영역간 단차를 '58b'만큼 완화시킨 후 ILD-CMP를 진행한다. In this case, after the deposition of the interlayer dielectric layer 58a, a step between the cell region and the peripheral circuit region is reduced by '58b' by using a cell region open mask to relieve the burden of subsequent ILD-CMP process. After that, ILD-CMP proceeds.

이처럼, 셀영역에서 층간절연막(58a)의 두께를 '58b'만큼 낮추면 ILD-CMP 공정 진행시에 과도연마를 진행하지 않아도 되므로 셀영역과 주변회로영역에서 층간절연막(58c)의 두께 균일도를 확보할 수 있다.As such, if the thickness of the interlayer dielectric layer 58a is reduced by 58b in the cell region, it is not necessary to perform overpolishing during the ILD-CMP process, thereby ensuring the uniformity of the thickness of the interlayer dielectric layer 58c in the cell region and the peripheral circuit region. Can be.

그리고, ILD-CMP 진행시에 슬러리는 일반적인 산화막용 슬러리를 사용하며, 층간절연막(58c)을 게이트라인 상부에서 일부 잔류시키는 이유는, 게이트하드마스크질화막(55) 표면이 드러날때까지 ILD-CMP를 진행하면 게이트하드마스크질화막(55)이 손실되기 때문이다.In the process of ILD-CMP, the slurry uses a general oxide film slurry, and the reason why the interlayer insulating film 58c is partially left on the gate line is that ILD-CMP is applied until the surface of the gate hard mask nitride film 55 is exposed. This is because the gate hard mask nitride film 55 is lost when proceeding.

상술한 ILD-CMP 진행후에는 웨이퍼 전영역에 걸쳐 층간절연막(58c)을 균일하게 잔류시킬 수 있다.After the ILD-CMP process described above, the interlayer insulating film 58c can be uniformly retained over the entire wafer area.

도 6b에 도시된 바와 같이, 평탄화된 층간절연막(58c) 상에 랜딩플러그콘택 식각시 게이트하드마스크질화막의 식각손실을 줄이기 위한 LPC-하드마스크질화막(59)을 형성한다. 이때, LPC-하드마스크질화막(59)은 플라즈마화학기상증착법(Plasma Enhanced CVD) 또는 저압화학기상증착법(Low Pressure CVD)으로 증착한 질화막이며, 그 두께는 300Å∼5000Å이다. 이와 같이, LPC-하드마스크질화막(59)을 도입하면, 후속 LPC-마스크를 형성하기 위한 감광막의 두께를 줄일 수 있다.As shown in FIG. 6B, an LPC-hard mask nitride layer 59 is formed on the planarized interlayer dielectric layer 58c to reduce the etching loss of the gate hard mask nitride layer during the etching of the landing plug contact. At this time, the LPC-hard mask nitride film 59 is a nitride film deposited by plasma enhanced CVD or low pressure CVD, and has a thickness of 300 kPa to 5000 kPa. In this way, when the LPC-hard mask nitride film 59 is introduced, the thickness of the photosensitive film for forming the subsequent LPC-mask can be reduced.

다음으로, LPC-하드마스크질화막(59) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 LPC-마스크(60)를 형성한다. LPC-마스크(60)는 'T' 또는 'I'와 같은 라인형(Line type) 콘택마스크이다. 상기한 LPC-마스크(60) 공정시, 미리 층간절연막(58c)을 게이트하드마스크질화막(55) 표면 상부에서 일정 두께로 잔류할때까지 ILD-CMP하여 웨이퍼 전영역에 걸쳐 잔류하는 층간절연막(58c)의 두께 균일도를 확보했기 때문에, LPC-마스크(60)의 패터닝시에 공정 마진을 넓게 확보할 수 있다. Next, a photosensitive film is applied on the LPC-hard mask nitride film 59 and patterned by exposure and development to form the LPC-mask 60. LPC-mask 60 is a line type contact mask such as 'T' or 'I'. In the LPC-mask 60 process, the interlayer insulating film 58c is preliminarily ILD-CMP until the thickness remains above the gate hard mask nitride film 55 at a predetermined thickness, and the interlayer insulating film 58c remains over the entire wafer area. Since the thickness uniformity of () is secured, the process margin can be secured widely at the time of patterning the LPC-mask 60.

다음으로, LPC-마스크(60)를 식각마스크로 LPC-하드마스크질화막(59)을 패터닝한 후 LPC-마스크(60)를 제거하고, LPC-하드마스크질화막(59)을 식각마스크로 층 간절연막(58c)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(61)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다. Next, after the LPC-hard mask nitride layer 59 is patterned using the LPC-mask 60 as an etch mask, the LPC mask 60 is removed, and the LPC-hard mask nitride layer 59 is an etch mask. A process of self alignment contact etching (SAC) is performed to etch 58c to open the contact hole 61 for the landing plug contact LPC.

상기한 콘택홀(61) 형성시에 LPC-하드마스크질화막(59)을 식각마스크로 진행하기 때문에 게이트하드마스크질화막(55)의 식각손실이 제1실시예에 비해 줄어들어거의 없다.Since the LPC-hard mask nitride film 59 proceeds to the etch mask at the time of forming the contact hole 61, the etching loss of the gate hard mask nitride film 55 is substantially reduced as compared with the first embodiment.

도 6c에 도시된 바와 같이, LPC-하드마스크질화막(59)을 제거한 후에, 콘택홀(61)을 충분히 채울때까지 전면에 감광막(62a)을 다시 도포한 후, 게이트라인의 최상부층인 게이트하드마스크질화막(55)의 표면이 노출될때까지 층간절연막(58c)을 평탄화시키는 PR(Photoresist)-CMP 공정을 진행한다. 이러한 PR-CMP 공정후에는 게이트라인 사이의 콘택홀(61) 내부에는 평탄화된 감광막(62b)이 잔류하면서 콘택홀을 제외한 부분에 평탄화된 층간절연막(58d)이 잔류한다.As shown in FIG. 6C, after the LPC-hard mask nitride film 59 is removed, the photoresist film 62a is again applied to the entire surface until the contact hole 61 is sufficiently filled, and then the gate hard, which is the uppermost layer of the gate line. The PR (Photoresist) -CMP process is performed to planarize the interlayer insulating film 58c until the surface of the mask nitride film 55 is exposed. After the PR-CMP process, the planarized photoresist film 62b remains in the contact hole 61 between the gate lines, and the planarized interlayer insulating film 58d remains in the portion except the contact hole.

PR-CMP 진행시에, 슬러리는 게이트하드마스크질화막(55)에 대해 선택비를 갖는 고선택비슬러리(HSS)를 이용하며, 이때, 고선택비슬러리(HSS)는 게이트하드마스크질화막(55) 대 산화막의 연마선택비가 1:10∼1:100 범위인 슬러리를 사용한다. 위와 같은 고선택비슬러리는 pH가 2∼12이고, 슬러리에 포함된 연마제로는 SiO2, CeO2, Al2O3, ZrO3을 단독으로 사용하거나 또는 이들의 복합체를 사용하며, 연마제들은 퓸드(Fumed) 방식 또는 콜로이달(Colloidal) 방식으로 제조한다. 일반적으로, 슬러리는 연마제, 초순수, pH 안정제 및 계면활성제 등의 성분으로 구성되며, 이중에서 연마제는 연마기계로부터 압력을 받아 기계적으로 표면을 연마하는 작용을 하 는 것이며, pH 안정제는 용액의 pH를 조절하여 전기적 반발력에 의해 연마제의 분산 상태가 최적이 되도록 하는 것이며, 계면활성제로서는 슬러리의 겔화(Gel) 및 파티클 침전현상을 최대한 억제하고 분산 안정성을 유지하기 위한 분산제나 pH 변화에 따른 입자의 분산성에의 영향을 가능한 억제하기 위한 버퍼 용액등이 사용된다. 이때, pH 안정제와 계면활성제로는 알칼리계를 이용하며, 예를 들면 수산화칼륨용액을 이용한다.In the PR-CMP process, the slurry uses a high selectivity nonslurry (HSS) having a selectivity with respect to the gate hardmask nitride film 55, wherein the high selectivity nonslurry (HSS) is a gate hardmask nitride film 55 A slurry having a polishing selectivity ratio of oxide to oxide in the range of 1:10 to 1: 100 is used. The high select bislurry as described above has a pH of 2 to 12, and as the abrasive included in the slurry, SiO 2 , CeO 2 , Al 2 O 3 , ZrO 3 may be used alone, or a composite thereof may be used. It is prepared by (Fumed) method or Colloidal (Colloidal) method. In general, the slurry is composed of components such as abrasives, ultrapure water, pH stabilizers and surfactants, among which the abrasives act to mechanically polish the surface under pressure from the polishing machine, and the pH stabilizers adjust the pH of the solution. By controlling the electric repulsive force, the dispersion state of the abrasive is optimized to be optimal.As a surfactant, it is possible to disperse the gelation and particle precipitation of the slurry as much as possible, and to disperse the particles according to the change of dispersant or pH according to the pH change to maintain the dispersion stability. Buffer solutions, etc., are used to suppress the effects of toxicants as much as possible. At this time, an alkali type is used as a pH stabilizer and surfactant, for example, potassium hydroxide solution is used.

상기한 고선택비슬러리는 산화막질인 층간절연막(58c)에 대해서만 충분히 화학적기계적연마가 진행시킬 뿐 게이트하드마스크질화막(55)에 대해서는 연마가 진행되지 않는 슬러리이고, 따라서, 감광막(62a)과 층간절연막(58c)에 대해서는 연마가 충분히 진행되고 질화막질인 게이트하드마스크질화막(55)에서는 연마가 스톱되기 때문에 게이트하드마스크질화막(55)의 손실을 방지할 수 있다.The above-mentioned high-selective bislurries are slurries that are sufficiently subjected to chemical mechanical polishing only for the interlayer insulating film 58c, which is an oxide film, and are not polished to the gate hard mask nitride film 55, and thus, the photoresist film 62a and the interlayer. Since the polishing is sufficiently progressed with respect to the insulating film 58c, and the polishing is stopped at the gate hard mask nitride film 55 of the nitride film quality, the loss of the gate hard mask nitride film 55 can be prevented.

도 6d에 도시된 바와 같이, 잔류하고 있는 감광막(62b)을 산소플라즈마를 이용한 스트립(Strip) 공정을 통해 제거한다.As shown in FIG. 6D, the remaining photoresist layer 62b is removed through a strip process using oxygen plasma.

다음으로, 감광막(62b) 제거후에 노출된 콘택홀(61)을 포함한 전면에 폴리실리콘(63)을 증착한다.Next, the polysilicon 63 is deposited on the entire surface including the contact hole 61 exposed after the photoresist layer 62b is removed.

도 6e에 도시된 바와 같이, 게이트라인의 최상부층인 게이트하드마스크질화막(55)의 표면이 드러날때까지 폴리실리콘(63)을 에치백(Etchback)하여 콘택홀(61)에 매립되는 랜딩플러그콘택(LPC), 즉 랜딩플러그폴리실리콘(LPP, 63a)을 형성한다. 이때, 폴리실리콘(63)의 에치백 공정전에 PR-CMP를 통해 층간절연막(58d)을 평탄화시킨 상태이므로 폴리실리콘(63)의 에치백공정시 층간절연막(58d)을 평탄화시 키기 위한 에치백조건이 필요없다. 즉, 랜딩플러그폴리실리콘(63a)을 형성하기 위한 에치백공정시 제거되는 것은 폴리실리콘막(63)뿐이므로 결함 발생이 없다.As shown in FIG. 6E, the landing plug contact embedded in the contact hole 61 by etching back the polysilicon 63 until the surface of the gate hard mask nitride layer 55, which is the uppermost layer of the gate line, is exposed. (LPC), i.e., landing plug polysilicon (LPP) 63a. At this time, since the interlayer insulating film 58d is flattened through PR-CMP before the etchback process of the polysilicon 63, an etchback condition for planarizing the interlayer insulating film 58d during the etchback process of the polysilicon 63 is performed. You do not need this. That is, since only the polysilicon film 63 is removed during the etch back process for forming the landing plug polysilicon 63a, no defect occurs.

이와 같이, 랜딩플러그폴리실리콘(LPP, 63a)를 에치백공정을 통해 형성하면 디싱 현상이 없고, CMP 연마잔류물들또한 발생하지 않는다. 더욱이, 폴리실리콘(63)의 에치백시에 게이트하드마스크질화막(55)이 식각장벽 역할을 충분히 수행하므로 게이트하드마스크질화막(55)의 식각손실이 없으며, 이에 따라 게이트하드마스크질화막의 두께(d1)를 800Å 이상으로 잔류시킬 수 있다.As such, when the landing plug polysilicon (LPP) 63a is formed through an etch back process, there is no dishing phenomenon and no CMP polishing residues are generated. Further, since the gate hard mask nitride film 55 sufficiently serves as an etch barrier at the time of etch back of the polysilicon 63, there is no etching loss of the gate hard mask nitride film 55, and thus the thickness of the gate hard mask nitride film d1 ) Can be left at 800 kPa or more.

결국, 제2실시예는 셀영역오픈마스크 및 ILD-CMP, LPC-하드마스크질화막을 이용한 콘택홀 형성, 콘택홀 형성후 감광막 도포 및 고선택비슬러리를 이용한 PR-CMP, 그리고 폴리실리콘의 에치백 공정을 결합하므로써 게이트하드마스크질화막(55)의 손실을 억제함과 동시에 프로파일을 양호하게 유지시켜, 후속 비트라인콘택과 스토리지노드콘택을 위한 자기정렬콘택식각 공정시의 페일을 감소시키는 효과를 얻는다. 더욱이, 제2실시예는 제1실시예와 달리, 콘택홀 형성을 위해 LPC-하드마스크질화막을 도입하므로써 게이트하드마스크질화막의 손실이 제1실시예에 비해 거의 없으므로, LPP-CMP후 잔류하는 게이트하드마스크질화막의 두께(d1)를 더욱 두껍게 잔류시킬 수 있다.As a result, the second embodiment is formed of a cell region open mask and an ILD-CMP, an LPC-hard mask nitride film, a contact hole formation, a photoresist coating after contact hole formation, a PR-CMP using a high-selective bislurry, and an etch back of polysilicon. By combining the processes, the loss of the gate hard mask nitride film 55 is suppressed and the profile is maintained well, thereby reducing the fail during the self-aligned contact etching process for the subsequent bit line contact and the storage node contact. Moreover, unlike the first embodiment, the second embodiment has a loss of the gate hard mask nitride film compared with the first embodiment by introducing an LPC-hard mask nitride film for forming a contact hole, so that the gate remaining after the LPP-CMP The thickness d1 of the hard mask nitride film can be further thickened.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 랜딩플러그폴리실리콘을 형성하기 위해 폴리실리콘막만을 에치백하므로 결함 발생을 현저히 줄일 수 있는 효과가 있다.In the present invention described above, only the polysilicon film is etched back to form the landing plug polysilicon, thereby significantly reducing the occurrence of defects.

또한, 에치백공정을 통해 랜딩플러그폴리실리콘을 형성하므로써 디싱을 방지하여 게이트하드마스크질화막의 두께를 증가시켜 후속 비트라인콘택 및 스토리지노드콘택을 형성하기 위한 자기정렬콘택식각공정의 페일을 감소시킬 수 있는 효과가 있다.


In addition, the landing plug polysilicon is formed through the etch back process to prevent dishing, thereby increasing the thickness of the gate hard mask nitride layer, thereby reducing the failure of the self-aligned contact etching process for forming subsequent bit line contacts and storage node contacts. It has an effect.


Claims (16)

셀영역과 주변회로영역이 정의된 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계;Forming a plurality of gate lines on a semiconductor substrate having a cell region and a peripheral circuit region defined therein, the top layer of which is a gate hard mask nitride film; 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the entire surface including the gate line; 상기 셀영역과 주변회로영역간 단차를 제거하기 위해 상기 셀영역 상부에 형성된 층간절연막을 일부 제거하는 단계;Removing a part of the interlayer insulating layer formed on the cell region to remove the step between the cell region and the peripheral circuit region; 상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계;Planarizing the interlayer dielectric layer until the gate line remains at a predetermined thickness above the gate line; 상기 층간절연막을 선택적으로 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계;Selectively etching the interlayer insulating layer to form a contact hole for opening a surface of the semiconductor substrate between the gate lines; 상기 콘택홀을 채울때까지 전면에 감광막을 형성하는 단계;Forming a photoresist film on the entire surface until the contact hole is filled; 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 감광막과 층간절연막을 평탄화시키는 단계;Planarizing the photoresist film and the interlayer insulating film until the surface of the gate hard mask nitride film is exposed; 상기 감광막을 스트립하는 단계;Stripping the photosensitive film; 상기 콘택홀을 포함한 전면에 폴리실리콘을 형성하는 단계; 및Forming polysilicon on the front surface including the contact hole; And 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 폴리실리콘을 에치백하여 상기 콘택홀에 매립되는 랜딩플러그콘택을 형성하는 단계Etching back the polysilicon until the surface of the gate hard mask nitride layer is exposed to form a landing plug contact embedded in the contact hole 를 포함하는 반도체소자의 랜딩플러그콘택 형성 방법.Landing plug contact forming method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 감광막과 층간절연막을 평탄화시키는 단계는,Planarizing the photoresist film and the interlayer insulating film until the surface of the gate hard mask nitride film is exposed, 상기 게이트하드마스크질화막에 대해 선택비를 갖는 슬러리를 이용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.And a slurry having a selectivity with respect to the gate hard mask nitride film. 제2항에 있어서,The method of claim 2, 상기 슬러리는,The slurry, 상기 게이트하드마스크질화막 대 상기 층간절연막의 연마선택비가 1:10∼1:100 범위인 슬러리를 이용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.And a slurry having a polishing selectivity ratio of the gate hard mask nitride film to the interlayer insulating film in a range of 1:10 to 1: 100. 제3항에 있어서,The method of claim 3, 상기 슬러리는 pH가 2∼12이고, 상기 슬러리에 포함된 연마제로는 SiO2, CeO2, Al2O3, ZrO3를 단독으로 사용하거나, 이들의 복합체를 사용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.The slurry has a pH of 2 to 12, and as the abrasive included in the slurry, SiO 2 , CeO 2 , Al 2 O 3 , ZrO 3 may be used alone, or a composite thereof. Landing plug contact formation method. 제4항에 있어서,The method of claim 4, wherein 상기 연마제는 퓸드 방식 또는 콜로이달 방식으로 제조하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.The polishing agent is a landing plug contact forming method of a semiconductor device, characterized in that the manufacturing method by a fumed method or a colloidal method. 제1항에 있어서,The method of claim 1, 상기 셀영역 상부에 형성된 층간절연막을 일부 제거하는 단계는,Part of removing the interlayer insulating film formed on the cell region, 상기 반도체 기판의 전면에 감광막을 도포하는 단계;Applying a photoresist to the entire surface of the semiconductor substrate; 상기 감광막을 노광 및 현상으로 패터닝하여 상기 셀영역을 오픈시키고 상기 주변회로영역을 덮는 셀영역오픈마스크를 형성하는 단계; 및Patterning the photoresist with exposure and development to form a cell region open mask that opens the cell region and covers the peripheral circuit region; And 상기 셀영역오픈마스크를 식각마스크로 하여 상기 층간절연막을 식각하는 단계Etching the interlayer dielectric layer using the cell region open mask as an etch mask 를 포함하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.Landing plug contact forming method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 콘택홀을 형성하는 단계는,Forming the contact hole, 상기 평탄화된 층간절연막 상에 감광막을 도포하는 단계;Applying a photosensitive film on the planarized interlayer insulating film; 상기 감광막을 노광 및 현상으로 패터닝하여 상기 콘택홀을 형성하기 위한 마스크를 형성하는 단계; 및Patterning the photoresist film by exposure and development to form a mask for forming the contact hole; And 상기 마스크를 식각마스크로 상기 층간절연막을 식각하는 단계Etching the interlayer dielectric layer using the mask as an etch mask 를 포함하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.Landing plug contact forming method of a semiconductor device comprising a. 셀영역과 주변회로영역이 정의된 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계;Forming a plurality of gate lines on a semiconductor substrate having a cell region and a peripheral circuit region defined therein, the top layer of which is a gate hard mask nitride film; 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the entire surface including the gate line; 상기 셀영역과 주변회로영역간 단차를 제거하기 위해 상기 셀영역 상부에 형성된 층간절연막을 일부 제거하는 단계;Removing a part of the interlayer insulating layer formed on the cell region to remove the step between the cell region and the peripheral circuit region; 상기 게이트라인 상부에서 일정 두께로 잔류할때까지 상기 층간절연막을 평탄화시키는 단계;Planarizing the interlayer dielectric layer until the gate line remains at a predetermined thickness above the gate line; 상기 층간절연막 상에 랜딩플러그콘택하드마스크질화막패턴을 형성하는 단계;Forming a landing plug contact hard mask nitride film pattern on the interlayer insulating film; 상기 랜딩플러그콘택하드마스크질화막패턴을 식각마스크로 상기 층간절연막을 선택적으로 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계;Selectively etching the interlayer dielectric layer using the landing plug contact hard mask nitride layer pattern as an etch mask to form a contact hole for opening a semiconductor substrate surface between the gate lines; 상기 랜딩플러그콘택하드마스크질화막패턴을 제거하는 단계;Removing the landing plug contact hard mask nitride layer pattern; 상기 콘택홀을 채울때까지 전면에 감광막을 형성하는 단계;Forming a photoresist film on the entire surface until the contact hole is filled; 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 감광막과 층간절연막을 평탄화시키는 단계;Planarizing the photoresist film and the interlayer insulating film until the surface of the gate hard mask nitride film is exposed; 상기 감광막을 스트립하는 단계;Stripping the photosensitive film; 상기 콘택홀을 포함한 전면에 폴리실리콘을 형성하는 단계; 및Forming polysilicon on the front surface including the contact hole; And 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 폴리실리콘을 에치백하여 상기 콘택홀에 매립되는 랜딩플러그콘택을 형성하는 단계Etching back the polysilicon until the surface of the gate hard mask nitride layer is exposed to form a landing plug contact embedded in the contact hole 를 포함하는 반도체소자의 랜딩플러그콘택 형성 방법.Landing plug contact forming method of a semiconductor device comprising a. 제8항에 있어서,The method of claim 8, 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 감광막과 층간절연막을 평탄화시키는 단계는,Planarizing the photoresist film and the interlayer insulating film until the surface of the gate hard mask nitride film is exposed, 상기 게이트하드마스크질화막에 대해 선택비를 갖는 슬러리를 이용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.And a slurry having a selectivity with respect to the gate hard mask nitride film. 제9항에 있어서,10. The method of claim 9, 상기 슬러리는,The slurry, 상기 게이트하드마스크질화막 대 상기 층간절연막의 연마선택비가 1:10∼1:100 범위인 슬러리를 이용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.And a slurry having a polishing selectivity ratio of the gate hard mask nitride film to the interlayer insulating film in the range of 1:10 to 1: 100. 제10항에 있어서,The method of claim 10, 상기 슬러리는 pH가 2∼12이고, 상기 슬러리에 포함된 연마제로는 SiO2, CeO2, Al2O3, ZrO3를 단독으로 사용하거나, 이들의 복합체를 사용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.The slurry has a pH of 2 to 12, and as the abrasive included in the slurry, SiO 2 , CeO 2 , Al 2 O 3 , ZrO 3 may be used alone, or a composite thereof. Landing plug contact formation method. 제11항에 있어서,The method of claim 11, 상기 연마제는 퓸드 방식 또는 콜로이달 방식으로 제조하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.The polishing agent is a landing plug contact forming method of a semiconductor device, characterized in that the manufacturing method by a fumed method or a colloidal method. 제8항에 있어서,The method of claim 8, 상기 셀영역 상부에 형성된 층간절연막을 일부 제거하는 단계는,Part of removing the interlayer insulating film formed on the cell region, 상기 반도체 기판의 전면에 감광막을 도포하는 단계;Applying a photoresist to the entire surface of the semiconductor substrate; 상기 감광막을 노광 및 현상으로 패터닝하여 상기 셀영역을 오픈시키고 상기 주변회로영역을 덮는 셀영역오픈마스크를 형성하는 단계; 및Patterning the photoresist with exposure and development to form a cell region open mask that opens the cell region and covers the peripheral circuit region; And 상기 셀영역오픈마스크를 식각마스크로 하여 상기 층간절연막을 식각하는 단계Etching the interlayer dielectric layer using the cell region open mask as an etch mask 를 포함하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.Landing plug contact forming method of a semiconductor device comprising a. 제8항에 있어서,The method of claim 8, 상기 랜딩플러그콘택하드마스크질화막패턴을 형성하는 단계는,Forming the landing plug contact hard mask nitride film pattern, 상기 평탄화된 층간절연막 상에 랜딩플러그콘택하드마스크질화막을 형성하는 단계;Forming a landing plug contact hard mask nitride film on the planarized interlayer insulating film; 상기 랜딩플러그콘택하드마스크질화막 상에 감광막을 도포하는 단계;Applying a photoresist on the landing plug contact hard mask nitride layer; 상기 감광막을 노광 및 현상으로 패터닝하여 상기 콘택홀을 형성하기 위한 마스크를 형성하는 단계; 및Patterning the photoresist film by exposure and development to form a mask for forming the contact hole; And 상기 마스크를 식각마스크로 상기 랜딩플러그콘택하드마스크질화막을 식각하여 상기 랜딩플러그콘택하드마스크질화막패턴을 형성하는 단계; 및Etching the landing plug contact hard mask nitride layer using the mask as an etch mask to form the landing plug contact hard mask nitride layer pattern; And 상기 마스크를 제거하는 단계Removing the mask 를 포함하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.Landing plug contact forming method of a semiconductor device comprising a. 제14항에 있어서,The method of claim 14, 상기 랜딩플러그콘택하드마스크질화막은,The landing plug contact hard mask nitride film, 플라즈마화학기상증착법 또는 저압화학기상증착법으로 형성하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.A method of forming a landing plug contact for a semiconductor device, characterized by forming by plasma chemical vapor deposition or low pressure chemical vapor deposition. 제15항에 있어서,The method of claim 15, 상기 랜딩플러그콘택하드마스크질화막은,The landing plug contact hard mask nitride film, 300Å∼5000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.A landing plug contact forming method for a semiconductor device, characterized in that it is formed to a thickness of 300 kPa to 5000 kPa.
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