KR100451986B1 - Method for forming strage node contact plug of semiconductor device - Google Patents
Method for forming strage node contact plug of semiconductor device Download PDFInfo
- Publication number
- KR100451986B1 KR100451986B1 KR10-2001-0089210A KR20010089210A KR100451986B1 KR 100451986 B1 KR100451986 B1 KR 100451986B1 KR 20010089210 A KR20010089210 A KR 20010089210A KR 100451986 B1 KR100451986 B1 KR 100451986B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- storage electrode
- contact plug
- electrode contact
- slurry
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 50
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 41
- 239000002002 slurry Substances 0.000 claims abstract description 38
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 claims abstract description 13
- 239000000126 substance Substances 0.000 claims abstract description 13
- 239000007800 oxidant agent Substances 0.000 claims abstract description 10
- 238000007517 polishing process Methods 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 46
- 239000011229 interlayer Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000005498 polishing Methods 0.000 abstract description 29
- 238000005516 engineering process Methods 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
Abstract
본 발명은 반도체 소자의 화학적 기계적 연마용 슬러리 및 이를 이용한 저장전극 콘택 플러그 형성방법에 관한 것으로, 금속층을 이용하여 저장전극 콘택 플러그를 형성하는 공정에서 저장전극 콘택 플러그를 분리시키는 화학적 기계적 연마(chemical mechanical polishing)공정에서 연마재(abrasive)로서 세리아를 함유하고, 산화제로서 H2O2를 함유하는 슬러리를 이용하여 금속층과 산화막을 동시에 연마하되, 상기 슬러리의 온도를 조절하면서 금속층의 연마속도 및 연마 선택비를 조절함으로써 공정 시간을 감소시켜 쓰루풋(throughput)을 향상시키고, 연마공정 마진을 확보하여 그에 따른 소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.The present invention relates to a slurry for chemical mechanical polishing of a semiconductor device and a method of forming a storage electrode contact plug using the same, wherein the mechanical mechanical polishing to separate the storage electrode contact plug in a process of forming the storage electrode contact plug using a metal layer In the polishing process, the metal layer and the oxide film are polished at the same time using a slurry containing ceria as an abrasive and H 2 O 2 as the oxidizing agent, and the polishing rate and the polishing selectivity of the metal layer are controlled while controlling the temperature of the slurry. It is a technology to improve the throughput (throughput) by reducing the process time by adjusting the, and to improve the operating characteristics and reliability of the device according to securing the margin of the polishing process.
Description
본 발명은 반도체 소자의 저장전극 콘택 플러그 형성방법으로서, 보다 상세하게 금속층으로 저장전극 콘택 플러그를 형성하는 공정에서 1 ∼ 5wt%의 세리아(ceria)를 연마재로 함유하고, 1 ∼ 5wt%의 H2O2를 산화제로 함유하는 슬러리를 이용한 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정을 실시함으로써 금속층과 산화막 간에 연마 속도를 증가시켜 공정 시간을 단축시키고 안정한 공정을 진행할 수 있는 반도체 소자의 저장전극 콘택 플러그 형성방법에 관한 것이다.The present invention relates to a method of forming a storage electrode contact plug of a semiconductor device, and more specifically, 1 to 5 wt% of ceria as an abrasive in the step of forming the storage electrode contact plug with a metal layer, and 1 to 5 wt% of H 2. The chemical mechanical polishing (CMP) process using a slurry containing O 2 as an oxidant is performed to increase the polishing rate between the metal layer and the oxide film, thereby shortening the process time and providing a stable process. The present invention relates to a storage electrode contact plug forming method.
집적회로의 발달은 단위 면적(㎠) 당 약 8백만 개의 트랜지스터를 포함할 수 있을 정도로 소자 밀도가 증가되었고, 이러한 고집적화를 위해 소자 간의 연결을 가능하게 하는 고수준의 금속배선은 필수적인 것이 되었다. 이러한 다층배선의 실현은 금속배선 사이에 삽입되는 유전체를 얼마나 효과적으로 평탄화 시키느냐에 달려 있다고 할 수 있다.Advances in integrated circuits have increased device densities to include about 8 million transistors per unit area (cm 2), and high levels of metallization to enable device-to-device connections are essential for such high integration. The realization of such multilayer wiring depends on how effectively the planarization of the dielectric inserted between the metal wirings is made.
이러한 이유에서 정밀한 웨이퍼 평탄화 공정이 필요하고, 기계적 공정과 화학적인 제거를 하나의 방법으로 혼합한 CMP공정이 개발되었다. 상기 CMP공정은 나노 세라믹 입자의 화학적 작용 및 패드(pad)에 가해지는 물질적인 외력이 복합화된 기계적 제거 가공 기술이다. 상기 CMP공정은 슬러리와 패드를 이용하여 웨이퍼 표면을 정밀하게 연마시키는 공정으로 웨이퍼의 뒷면을 진공을 이용하여 부착시킨 후 웨이퍼 앞면을 패드에 압력을 가해 회전시키거나 오비탈(orbital) 또는 직선운동으로 마찰시켜 웨이퍼의 앞면을 정밀하게 연마하는 것이다.For this reason, a precise wafer planarization process is required, and a CMP process that combines mechanical and chemical removal in one method has been developed. The CMP process is a mechanical removal processing technique in which the chemical action of the nano ceramic particles and the material external force applied to the pad are combined. In the CMP process, the surface of the wafer is precisely polished by using a slurry and a pad, and the back side of the wafer is attached by vacuum, and then the front surface of the wafer is rotated by applying pressure to the pad or rubbing by orbital or linear motion. To precisely polish the front surface of the wafer.
또한, 상기 다층배선은 금속 CMP 기술에 의한 새로운 배선 기술을 필요로 하게 되었다.In addition, the multilayer wiring requires a new wiring technology by the metal CMP technology.
상기 금속 CMP에 사용되는 슬러리의 경우 금속의 표면을 식각하는 식각액(etchant)과 산화막을 형성시키는 산화제(oxidizing agent)로 구성되어 있다. 금속을 CMP공정으로 제거하는 경우 단차가 낮은 부분에는 보호막(passivation layer)이 형성되어 식각액에 의해 보호되고, 단차가 높은 부분에는 보호막이 패드에 닿아 연마제의 기계적인 작용에 의해 제거되어 식각액에 노출된다. 이러한 작용이 반복되면서 금속의 CMP공정이 진행된다.The slurry used for the metal CMP is composed of an etchant for etching the surface of the metal and an oxidizing agent for forming an oxide film. When the metal is removed by the CMP process, a passivation layer is formed at the low level to protect it by the etching solution, and at the high level, the protective film touches the pad and is removed by the mechanical action of the abrasive and exposed to the etching solution. . As this action is repeated, the metal CMP process proceeds.
이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명한다.Hereinafter, with reference to the accompanying drawings will be described in the prior art.
도 1a 내지 도 1d 는 종래기술에 따른 반도체 소자의 저장전극 콘택 플러그 형성방법을 도시한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of forming a storage electrode contact plug of a semiconductor device according to the related art.
먼저, 반도체기판(11)에 활성영역을 정의하는 소자 분리 절연막(도시안됨)을 형성한다.First, an element isolation insulating film (not shown) defining an active region is formed on the semiconductor substrate 11.
다음, 전체표면 상부에 게이트 절연막(도시안됨), 게이트 전극용 도전층(도시안됨) 및 제 1 마스크 절연막(도시안됨)의 적층구조를 형성한다.Next, a stacked structure of a gate insulating film (not shown), a gate electrode conductive layer (not shown), and a first mask insulating film (not shown) are formed over the entire surface.
그 다음, 게이트 전극 마스크를 식각 마스크로 상기 적층구조를 식각하여 제 1 마스크 절연막 패턴(17), 게이트 전극(15) 및 게이트 절연막 패턴(13)을 형성한다.Next, the stack structure is etched using the gate electrode mask as an etching mask to form the first mask insulating layer pattern 17, the gate electrode 15, and the gate insulating layer pattern 13.
다음, 전체표면 상부에 소정 두께의 질화막(도시안됨)을 형성한다.Next, a nitride film (not shown) of a predetermined thickness is formed on the entire surface.
그 다음, 상기 게이트 전극(15) 양측 반도체 기판(11)에 저농도의 불순물을 이온주입하여 LDD영역(도시안됨)을 형성한다.Next, a low concentration of impurities are implanted into the semiconductor substrate 11 on both sides of the gate electrode 15 to form an LDD region (not shown).
다음, 상기 제 1 마스크 절연막 패턴(17), 게이트 전극(15) 및 게이트 절연막 패턴(13)의 측벽에 제 1 절연막 스페이서(19)를 형성한다.Next, a first insulating film spacer 19 is formed on sidewalls of the first mask insulating film pattern 17, the gate electrode 15, and the gate insulating film pattern 13.
그 다음, 전체표면 상부에 제 1 층간 절연막(도시안됨)을 형성한다.A first interlayer insulating film (not shown) is then formed over the entire surface.
다음, 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택 마스크를 식각 마스크로 상기 제 1 층간 절연막을 식각하여 콘택홀(도시안됨)을 형성한다.Next, a contact hole (not shown) is formed by etching the first interlayer insulating layer with an etch mask using a contact mask that exposes portions intended as bit line contacts and storage electrode contacts.
그 다음, 상기 콘택홀을 매립하는 콘택 플러그(21)를 형성한다.Next, a contact plug 21 for filling the contact hole is formed.
다음, 상기 콘택 플러그(21) 중에서 비트라인 콘택으로 예정되는 부분에 접속되는 비트라인(23)을 형성한다. 이때, 상기 비트라인(23) 상부에는 제 2 마스크 절연막 패턴(25)이 적층되어 있고, 상기 제 2 마스크 절연막 패턴(25)과 비트라인(23) 측벽에는 제 2 절연막 스페이서(27)가 형성되어 있다. (도 1a 참조)Next, a bit line 23 is formed to be connected to a portion of the contact plug 21 to be a bit line contact. In this case, a second mask insulating layer pattern 25 is stacked on the bit line 23, and a second insulating layer spacer 27 is formed on sidewalls of the second mask insulating layer pattern 25 and the bit line 23. have. (See Figure 1A)
그 다음, 전체표면 상부에 금속층(29)을 형성한다. 이때, 상기 금속층(29)은 TiN막으로 형성된 것이다. (도 1b 참조)Next, a metal layer 29 is formed over the entire surface. In this case, the metal layer 29 is formed of a TiN film. (See FIG. 1B)
다음, 상기 금속층(29) 상부에 저장전극 콘택으로 예정되는 부분을 보호하는 감광막 패턴(31)을 형성한다. (도 1c 참조)Next, a photoresist pattern 31 is formed on the metal layer 29 to protect a portion intended to be a storage electrode contact. (See Figure 1C)
그 다음, 상기 감광막 패턴(31)을 식각 마스크로 상기 금속층(29)을 식각한다.Next, the metal layer 29 is etched using the photoresist pattern 31 as an etching mask.
다음, 상기 감광막 패턴(31)을 제거한다. (도 1d 참조)Next, the photoresist pattern 31 is removed. (See FIG. 1D)
그 다음, 전체표면 상부에 제 2 층간 절연막(33)을 형성한다.Next, a second interlayer insulating film 33 is formed over the entire surface.
다음, 상기 제 2 층간 절연막(33)과 금속층(29)을 CMP공정으로 제거하여 저장전극 콘택 플러그(30)를 형성한다. 이때, 상기 CMP공정은 상기 제 2 마스크 절연막 패턴(25)을 연마장벽으로 이용하여 실시된다.Next, the second interlayer insulating layer 33 and the metal layer 29 are removed by a CMP process to form a storage electrode contact plug 30. In this case, the CMP process is performed using the second mask insulating film pattern 25 as a polishing barrier.
상기 CMP공정은 금속층(29)을 제거하기 위한 금속 슬러리를 이용하여 실시된다. 이때, 상기 금속 슬러리는 연마재로서 실리카(silica)가 주로 사용된다. (도 1e 참조)The CMP process is performed using a metal slurry for removing the metal layer 29. In this case, the metal slurry is mainly used as an abrasive (silica). (See Figure 1E)
상기와 같이 종래기술에 따른 반도체 소자의 화학적 기계적 연마용 슬러리 및 이를 이용한 저장전극 콘택플러그 형성방법은, 연마재로서 실리카를 사용하는 금속 슬러리는 CMP공정 시 금속층에 대한 연마속도가 산화막에 비하여 20배 이상 높고, 산화막이나 질화막에 대한 연마 선택비가 없기 때문에 패드의 기계적인 작용에 의한 연마공정만 진행되므로 공정 시간이 길고, 셀영역과 주변회로영역 간의 단차를 제거하기 어렵다. 또한, CMP공정은 패턴 밀도가 낮은 주변회로영역에서 연마 속도가 빠르기 때문에 저장전극 콘택플러그가 완전히 분리되기 전에 주변회로영역에 형성되어 있는 비트라인 상의 마스크 절연막 패턴이 손실되어 비트라인이 노출되고, 그로 인하여 소자 간에 브릿지가 형성되거나, 누설전류가 증가하여 소자의 동작 특성 및 신뢰성을 저하시키는 문제점이 있다.As described above, the slurry for chemical mechanical polishing of a semiconductor device according to the related art and the method for forming a storage electrode contact plug using the same, in the metal slurry using silica as an abrasive, the polishing rate for the metal layer during the CMP process is 20 times or more than that of the oxide film. It is high and there is no polishing selectivity for the oxide film or nitride film, so only the polishing process is performed by the mechanical action of the pad, so the processing time is long, and it is difficult to remove the step between the cell region and the peripheral circuit region. In addition, since the CMP process has a high polishing rate in the peripheral circuit region having a low pattern density, the mask insulating film pattern on the bit line formed in the peripheral circuit region is lost before the storage electrode contact plug is completely separated, thereby exposing the bit line. Due to this, there is a problem in that bridges are formed between the devices, or leakage currents increase, thereby deteriorating operation characteristics and reliability of the devices.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 금속층을 이용하여 저장전극 콘택 플러그를 형성하는 공정에서 금속 슬러리가 아닌 연마재로서 1 ∼ 5wt%의 세리아(ceria)가 함유되고, 산화제로서 1 ∼ 5wt%의 H2O2가 함유된 슬러리를 이용하고, 상기 슬러리의 온도를 조절하여 금속층의 연마 속도와 연마 선택비를 조절하면서 CMP공정을 실시함으로써 공정 시간을 단축시키고, 공정의 안정성을 향상시키는 반도체 소자의 화학적 기계적 연마용 슬러리 및 이를 이용한 저장전극 콘택 플러그 형성방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, in the process of forming the storage electrode contact plug using the metal layer, 1 to 5 wt% of ceria is contained as an abrasive, not as a metal slurry, and 1 to 1 as an oxidizing agent. By using a slurry containing 5wt% of H 2 O 2 and controlling the temperature of the slurry to control the polishing rate and the polishing selectivity of the metal layer, the CMP process is performed to shorten the process time and improve the stability of the process. An object of the present invention is to provide a slurry for chemical mechanical polishing of a semiconductor device and a method for forming a storage electrode contact plug using the same.
도 1a 내지 도 1e 는 종래기술에 따른 반도체 소자의 저장전극 콘 택플러그 형성방법을 도시한 공정 단면도.1A to 1E are cross-sectional views illustrating a method of forming a storage electrode contact plug of a semiconductor device according to the prior art;
제 2a 내지 도 2f 는 본 발명에 따른 반도체 소자의 저장전극 콘택 플러그 형성방법을 도시한 공정 단면도.2A through 2F are cross-sectional views illustrating a method of forming a storage electrode contact plug of a semiconductor device according to the present invention.
< 도면의 주요부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>
11, 101 : 반도체 기판 13 : 게이트 절연막 패턴11, 101: semiconductor substrate 13: gate insulating film pattern
15 : 게이트 전극 17 : 제 1 마스크 절연막 패턴15 gate electrode 17 first mask insulating film pattern
19 : 제 1 절연막 스페이서 21 : 콘택 플러그19: first insulating film spacer 21: contact plug
23, 105 : 비트라인 25 : 제 2 마스크 절연막 패턴23, 105: bit line 25: second mask insulating film pattern
27 : 제 2 절연막 스페이서 29 : 금속층27: second insulating film spacer 29: metal layer
30, 117 : 저장전극 콘택 플러그 31, 111 : 감광막 패턴30, 117: storage electrode contact plug 31, 111: photoresist pattern
33, 109 : 제 2 층간 절연막 103 : 제 1 층간 절연막33, 109: Second interlayer insulating film 103: First interlayer insulating film
107 : 마스크 절연막 패턴 113 : 저장전극 콘택홀107: mask insulating film pattern 113: storage electrode contact hole
115 : 절연막 스페이서115: insulating film spacer
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 화학적 기계적 연마용 슬러리는,In order to achieve the above object, the slurry for chemical mechanical polishing of a semiconductor device according to the present invention,
세리아를 연마재로 함유하고, 50 ∼ 80℃의 온도로 공급되되, 금속층 대 산화막의 연마선택비가 2 ∼ 3 : 1인 금속 슬러리인 것과,It is a metal slurry containing ceria as an abrasive and supplied at a temperature of 50 to 80 ° C., wherein the polishing selectivity of the metal layer to the oxide film is 2-3: 1.
상기 슬러리는 연마재로서 1 ∼ 5wt%의 세리아를 함유하는 것과,The slurry contains 1 to 5 wt% of ceria as the abrasive;
상기 슬러리는 산화제로서 1 ∼5wt%의 H2O2를 함유하는 것과,The slurry contains 1 to 5 wt% of H 2 O 2 as an oxidizing agent,
상기 슬러리의 pH는 2 ∼ 6인 것을 특징으로 한다.PH of the said slurry is 2-6, It is characterized by the above-mentioned.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 저장전극 콘택 플러그 형성방법은,In order to achieve the above object, a method of forming a storage electrode contact plug of a semiconductor device according to the present invention includes
소정의 하부구조물이 구비되는 반도체 기판 상부에 마스크 절연막 패턴이 적층되어 있는 비트라인을 형성하는 공정과,Forming a bit line in which a mask insulating layer pattern is stacked on a semiconductor substrate provided with a predetermined substructure;
전체표면 상부에 층간 절연막을 형성하는 공정과,Forming an interlayer insulating film over the entire surface;
저장전극 콘택 마스크를 식각 마스크로 상기 층간 절연막을 식각하여 저장전극 콘택홀을 형성하는 공정과,Forming a storage electrode contact hole by etching the interlayer insulating layer using the storage electrode contact mask as an etching mask;
상기 마스크 절연막 패턴과 비트라인 측벽에 절연막 스페이서를 형성하는 공정과,Forming an insulating film spacer on sidewalls of the mask insulating film pattern and the bit line;
전체표면 상부에 금속층을 형성하는 공정과,Forming a metal layer on the entire surface,
상기 금속층과 층간 절연막을 화학적 기계적 연마공정으로 제거하여 저장전극 콘택 플러그를 형성하되, 상기 화학적 기계적 연마공정은 연마재로서 세리아를 함유하는 슬러리를 이용하여 실시하는 공정과,Removing the metal layer and the interlayer insulating layer by chemical mechanical polishing to form a storage electrode contact plug, wherein the chemical mechanical polishing is performed by using a slurry containing ceria as an abrasive;
상기 층간절연막은 상기 화학적 기계적 연마공정의 타겟보다 2000 ∼ 5000Å 두껍게 형성되는 것과,The interlayer insulating film is formed to be 2000 ~ 5000Å thicker than the target of the chemical mechanical polishing process,
상기 슬러리는 연마재로서 1 ∼ 5wt%의 세리아를 함유하는 것과,The slurry contains 1 to 5 wt% of ceria as the abrasive;
상기 슬러리는 산화제로서 1 ∼5wt%의 H2O2를 함유하는 것과,The slurry contains 1 to 5 wt% of H 2 O 2 as an oxidizing agent,
상기 슬러리의 온도는 50 ∼ 80℃로 증가시켜 공급되는 것과,The temperature of the slurry is supplied to increase to 50 ~ 80 ℃,
상기 슬러리의 pH는 2 ∼ 6인 것을 특징으로 한다.PH of the said slurry is 2-6, It is characterized by the above-mentioned.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 상세한 설명을 하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail according to the present invention.
도 2a 내지 도 2e 는 본 발명에 따른 반도체 소자의 저장전극 콘택 플러그 형성방법을 도시한 공정 단면도이다.2A to 2E are cross-sectional views illustrating a method of forming a storage electrode contact plug of a semiconductor device according to the present invention.
먼저, 반도체 기판(101) 상부에 트랜지스터(도시안됨) 및 콘택 플러그(도시안됨)을 형성하고, 전체표면 상부에 제 1 층간 절연막(103)을 형성한다.First, a transistor (not shown) and a contact plug (not shown) are formed on the semiconductor substrate 101, and a first interlayer insulating film 103 is formed on the entire surface.
다음, 상기 콘택 플러그 중에서 비트라인 콘택으로 예정되는 부분에 접속되는 비트라인(105)을 형성한다. 이때, 상기 비트라인(105) 상부에 마스크 절연막 패턴(107)이 적층되어 있다. 이때, 상기 마스크 절연막 패턴(107)은 질화막으로 형성된 것이다. (도 2a 참조)Next, a bit line 105 connected to a portion of the contact plug, which is supposed to be a bit line contact, is formed. In this case, a mask insulating layer pattern 107 is stacked on the bit line 105. In this case, the mask insulating film pattern 107 is formed of a nitride film. (See Figure 2A)
그 다음, 전체표면 상부에 제 2 층간 절연막(109)을 형성한다. 이때, 상기 제 2 층간 절연막(109)은 후속 CMP공정의 타겟(target)보다 2000 ∼ 5000Å 두껍게 형성된다(A). (도 2b 참조)Next, a second interlayer insulating film 109 is formed over the entire surface. At this time, the second interlayer insulating film 109 is formed to be 2000 to 5000 Å thicker than the target of the subsequent CMP process (A). (See Figure 2b)
다음, 상기 제 2 층간 절연막(109) 상부에 저장전극 콘택으로 예정되는 부분을 노출시키는 감광막 패턴(111)을 형성한다. (도 2c 참조)Next, a photoresist pattern 111 is formed on the second interlayer insulating layer 109 to expose a portion intended as a storage electrode contact. (See Figure 2c)
그 다음, 상기 감광막 패턴(111)을 식각 마스크로 상기 제 2 층간 절연막(109)을 식각하여 저장전극 콘택홀(113)을 형성한다.Next, the second interlayer insulating layer 109 is etched using the photoresist pattern 111 as an etch mask to form a storage electrode contact hole 113.
다음, 상기 감광막 패턴(111)을 제거한다. (도 2d 참조)Next, the photoresist pattern 111 is removed. (See FIG. 2D)
그 다음, 전체표면 상부에 절연막(도시안됨)을 형성한 후 전면 식각하여 상기 마스크 절연막 패턴(107) 및 비트라인(105)의 측벽에 절연막 스페이서(115)를 형성한다. (도 2e 참조)Next, an insulating film (not shown) is formed over the entire surface and then etched to form an insulating film spacer 115 on sidewalls of the mask insulating film pattern 107 and the bit line 105. (See Figure 2E)
다음, 전체표면 상부에 금속층(도시안됨)을 형성한다. 이때, 상기 금속층은 TiN막을 사용하여 800 ∼ 1000Å 두께로 형성된 것이다.Next, a metal layer (not shown) is formed over the entire surface. At this time, the metal layer is formed to a thickness of 800 ~ 1000Å using a TiN film.
그 다음, 상기 금속층과 제 2 층간 절연막(109)을 CMP공정으로 제거하여 저장전극 콘택 플러그(117)를 형성한다. 이때, 상기 CMP공정은 상기 마스크 절연막 패턴(107)을 연마장벽으로 사용하여 실시되고, 상기 금속층과 제 2 층간 절연막(109)은 2 ∼ 3 : 1의 연마선택비를 갖는다. 또한, 상기 CMP공정 시 상기 제 2 층간 절연막(109)에 대해 마스크 절연막 패턴(107)은 3 ∼ 6 : 1의 연마선택비를 갖는다.Next, the metal layer and the second interlayer insulating layer 109 are removed by a CMP process to form a storage electrode contact plug 117. In this case, the CMP process is performed using the mask insulating film pattern 107 as a polishing barrier, and the metal layer and the second interlayer insulating film 109 have a polishing selectivity of 2 to 3: 1. In addition, in the CMP process, the mask insulating film pattern 107 has a polishing selectivity of 3 to 6: 1 with respect to the second interlayer insulating film 109.
상기 CMP공정은 연마재로서 세리아를 함유하고, 산화제로서 H2O2를 함유하는 슬러리를 이용하여 실시된다.The CMP step is carried out using a slurry containing ceria as an abrasive and H 2 O 2 as an oxidant.
이때, 상기 세리아는 산화막에 대한 연마 속도를 증가시키는 역할을 하며, 상기 슬러리의 1 ∼ 5wt%가 함유된다. 상기 CMP공정으로 제거해야 할 금속층보다 제 2 층간 절연막(109)의 두께가 더 많기 때문에 연마재로서 세리아를 사용한다.In this case, the ceria serves to increase the polishing rate for the oxide film, and contains 1 to 5 wt% of the slurry. Since the thickness of the second interlayer insulating film 109 is larger than that of the metal layer to be removed by the CMP process, ceria is used as the abrasive.
그리고, 상기 H2O2는 금속층의 연마를 위해 함유되며, 슬러리의 1 ∼ 5wt%가 함유된다. 또한, 상기 H2O2는 슬러리의 종류에 관계없이 W이나 TiN의 연마속도를 증가시켜 일반적인 연마조건에서 1000Å/분의 연마속도를 얻을 수 있다.In addition, the H 2 O 2 is contained for polishing the metal layer, and contains 1 to 5 wt% of the slurry. In addition, the H 2 O 2 can increase the polishing rate of W or TiN regardless of the type of slurry to obtain a polishing rate of 1000 의 / min under normal polishing conditions.
또한, 상기 슬러리는 공급될 때 온도를 50 ∼ 80℃로 증가시킴으로써 금속층의 연마 속도를 증가시킬 수 있다.In addition, the slurry can increase the polishing rate of the metal layer by increasing the temperature to 50 ~ 80 ℃ when supplied.
그리고, 상기 슬러리의 pH를 2 ∼ 6으로 유지한다. 이는 상기 제 2 층간 절연막(109)이 슬러리의 식각액에 손실되어 디싱(dishing)현상이 발생하는 것을 방지한다.And the pH of the said slurry is maintained at 2-6. This prevents the second interlayer insulating layer 109 from being lost in the etching liquid of the slurry and causing dishing.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 저장전극 콘택 플러그 형성방법은, 금속층을 이용하여 저장전극 콘택 플러그를 형성하는 공정에서 저장전극 콘택 플러그를 분리시키는 CMP 공정에서 연마재로서 1 ∼ 5wt%의 세리아를 함유하고, 산화제로서 1 ∼ 5wt%의 H2O2를 함유하는 슬러리를 이용하여 금속층과 산화막을 동시에 연마하되, 상기 슬러리의 온도를 조절하면서 금속층의 연마속도 및 연마 선택비를 조절함으로써 공정 시간을 감소시켜 쓰루풋을 향상시키고, 연마공정 마진을 확보하여 그에 따른 소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.As described above, the method for forming the storage electrode contact plug of the semiconductor device according to the present invention may include 1 to 5 wt% of abrasive as the abrasive in the CMP process of separating the storage electrode contact plug in the process of forming the storage electrode contact plug using a metal layer. Grinding the metal layer and the oxide film at the same time using a slurry containing ceria and containing 1 to 5 wt% of H 2 O 2 as an oxidizing agent, while controlling the polishing rate and the polishing selectivity of the metal layer while controlling the temperature of the slurry. Reduced time improves throughput, secures a polishing process margin, and thus improves device operation characteristics and reliability.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0089210A KR100451986B1 (en) | 2001-12-31 | 2001-12-31 | Method for forming strage node contact plug of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0089210A KR100451986B1 (en) | 2001-12-31 | 2001-12-31 | Method for forming strage node contact plug of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030058682A KR20030058682A (en) | 2003-07-07 |
| KR100451986B1 true KR100451986B1 (en) | 2004-10-08 |
Family
ID=32216576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0089210A KR100451986B1 (en) | 2001-12-31 | 2001-12-31 | Method for forming strage node contact plug of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100451986B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110328561A (en) * | 2018-03-30 | 2019-10-15 | 长鑫存储技术有限公司 | The preparation method of chemical and mechanical grinding method, system and metal plug |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6045435A (en) * | 1997-08-04 | 2000-04-04 | Motorola, Inc. | Low selectivity chemical mechanical polishing (CMP) process for use on integrated circuit metal interconnects |
| KR20000044667A (en) * | 1998-12-30 | 2000-07-15 | 김영환 | Method of forming contact in semiconductor device |
| WO2001013417A1 (en) * | 1999-08-17 | 2001-02-22 | Hitachi Chemical Company, Ltd. | Polishing compound for chemimechanical polishing and method for polishing substrate |
| WO2001012739A1 (en) * | 1999-08-13 | 2001-02-22 | Cabot Microelectronics Corporation | Chemical mechanical polishing systems and methods for their use |
| KR20010039863A (en) * | 1999-09-06 | 2001-05-15 | 마쯔모또 에이찌 | Aqueous Dispersion Composition for Chemical Mechanical Polishing for Use in Manufacture of Semiconductor Devices |
| KR20010058986A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | Method for forming semiconductor memory device capable of preventing connection between plugs by polishing with ceria slurry |
| WO2001057919A1 (en) * | 2000-02-04 | 2001-08-09 | Showa Denko K. K. | Polishing composite for use in lsi manufacture and method of manufacturing lsi |
| KR20010108840A (en) * | 2000-05-31 | 2001-12-08 | 박종섭 | Method for manufacturing semiconductor device |
-
2001
- 2001-12-31 KR KR10-2001-0089210A patent/KR100451986B1/en not_active IP Right Cessation
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6045435A (en) * | 1997-08-04 | 2000-04-04 | Motorola, Inc. | Low selectivity chemical mechanical polishing (CMP) process for use on integrated circuit metal interconnects |
| KR20000044667A (en) * | 1998-12-30 | 2000-07-15 | 김영환 | Method of forming contact in semiconductor device |
| WO2001012739A1 (en) * | 1999-08-13 | 2001-02-22 | Cabot Microelectronics Corporation | Chemical mechanical polishing systems and methods for their use |
| WO2001013417A1 (en) * | 1999-08-17 | 2001-02-22 | Hitachi Chemical Company, Ltd. | Polishing compound for chemimechanical polishing and method for polishing substrate |
| KR20010039863A (en) * | 1999-09-06 | 2001-05-15 | 마쯔모또 에이찌 | Aqueous Dispersion Composition for Chemical Mechanical Polishing for Use in Manufacture of Semiconductor Devices |
| KR20010058986A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | Method for forming semiconductor memory device capable of preventing connection between plugs by polishing with ceria slurry |
| WO2001057919A1 (en) * | 2000-02-04 | 2001-08-09 | Showa Denko K. K. | Polishing composite for use in lsi manufacture and method of manufacturing lsi |
| KR20010108840A (en) * | 2000-05-31 | 2001-12-08 | 박종섭 | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030058682A (en) | 2003-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100570060B1 (en) | Method for forming landing plug contact in semiconductor device | |
| KR100442962B1 (en) | Method for manufacturing of metal line contact plug of semiconductor device | |
| US6451698B1 (en) | System and method for preventing electrochemical erosion by depositing a protective film | |
| KR100451986B1 (en) | Method for forming strage node contact plug of semiconductor device | |
| KR20030056580A (en) | Method for manufacturing of metal line contact plug of semiconductor device | |
| KR100414731B1 (en) | A method for forming a contact plug of a semiconductor device | |
| KR100275136B1 (en) | Method for forming polysilicon plug-pad in semiconductor device | |
| US20020115249A1 (en) | Method for manufacturing gate spacer for self-aligned contact | |
| KR100451985B1 (en) | Slurry for chemical mechanical polishing of semiconductor device and manufacturing method for metal line contact plug using the same | |
| KR100623611B1 (en) | Method for chemical mechanical polishing of semiconductor device | |
| KR100447254B1 (en) | Manufacturing method for metal line contact plug of semiconductor devices | |
| KR101034598B1 (en) | Method for forming landing plug contact in semiconductor device | |
| KR20080010996A (en) | Method for forming landing plug of semiconductor device | |
| KR100431815B1 (en) | Manufacturing method of semiconductor device | |
| KR100605230B1 (en) | Method for preventing intermetallic bridging in semiconductor devices | |
| KR20030058634A (en) | Manufacturing method for semiconductor device | |
| KR100732310B1 (en) | Method for chemical mechanical polishing of semiconductor device | |
| KR100732308B1 (en) | Method for chemical mechanical polishing of semiconductor device | |
| KR100574912B1 (en) | Meta wiring structure body protecting metal bridge due to scratch by chemical mechanical polishing on insulating layer, for semiconductor device &manufacturing method thereof | |
| KR100732309B1 (en) | Manufacturing method for semiconductor device | |
| KR20000044667A (en) | Method of forming contact in semiconductor device | |
| KR20040061097A (en) | Fabricating method of semiconductor device | |
| KR100637100B1 (en) | Method for fabricating metal plug in semiconductor device | |
| KR20030001146A (en) | A forming method of plug | |
| KR20080062527A (en) | Method of manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |