KR101024080B1 - 단결정 실리콘 나노와이어를 템플레이트로 이용한 다결정실리콘 박막과 다결정 실리콘 박막 트랜지스터의 제조방법 - Google Patents

단결정 실리콘 나노와이어를 템플레이트로 이용한 다결정실리콘 박막과 다결정 실리콘 박막 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 저온에서 비정질 실리콘의 결정화가 가능하도록 하고 결정화된 다결정 실리콘의 결정립 크기가 조대하며 한 방향으로 잘 정렬된 결정립 구조를 형성시킴으로써 전자 이동도가 매우 우수한 다결정 실리콘 박막 및 이에 의한 트랜지스터를 제조하는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, (a) 복수의 단결정 실리콘 나노와이어를 기판에 배열하는 단계, (b) 상기 단결정 실리콘 나노와이어의 배열 위에 비정질 실리콘 박막을 증착하는 단계 및 (c) 열처리를 통해 상기 단결정 실리콘 나노와이어로부터 증착된 비정질 실리콘의 고상 에피탁시를 유도하여 비정질 실리콘을 결정화시키는 단계를 포함하는 다결정 실리콘 박막의 형성방법을 제공한다.
다결정 실리콘 박막, 저온, 트랜지스터

Description

단결정 실리콘 나노와이어를 템플레이트로 이용한 다결정 실리콘 박막과 다결정 실리콘 박막 트랜지스터의 제조방법 {FABRICATION METHOD OF POLY-SI THIN FILM AND POLY-SI THIN FILM TRANSISTOR USING SINGLE CRYSTALLINE SI NANOWIRE SEED TEMPLATE}
본 발명은 다결정 실리콘 박막과 이 박막으로 이루어진 트랜지스터의 제조방법에 관한 것으로, 보다 구체적으로는 단결정 실리콘 나노와이어(nanowire)를 비정질 실리콘을 결정화시키기 위한 템플레이트(template)로 사용함으로써 저온에서 비정질 실리콘의 고상 에피탁시(solid-phase epitaxy)가 가능하도록 할 뿐만 아니라 매우 조대하고 한 방향으로 잘 정렬된 결정립을 갖는 다결정 실리콘 박막을 형성할 수 있어, 유리 등의 기판 위에 열변형 없이 전자 이동도가 매우 우수한 다결정 실리콘 박막 트랜지스터를 제작할 수 있는 방법에 관한 것이다.
LCD(Liquid Crystal Display) 등의 디스플레이 산업은 21세기 고도 정보화 사회에서 전자시스템 및 멀티미디어의 급속한 보급에 따라 더욱 중요시되고 있는 산업 분야로, 인간과 각종 전자장치를 연결시켜 주는 역할을 담당하는 디스플레이에 대한 중요성은 최근에 들어 더욱 커지고 있다.
또한 이러한 디스플레이 시장과 같은 성장 산업은 관련 부품 소재 산업 등 전후방 연관 산업으로의 파급 효과가 높아서 매우 중요한 산업적 위상을 차지하고 있다.
특히, TFT-LCD(Thin film transistor-liquid crystal display) 기술의 개발은 초기에 개발된 응답이 늦고 심한 잔상을 보이는 STN 방식의 문제를 해결하였으며, 액정의 각 도트(dot)를 구성하는 셀 전극마다 트랜지스터를 쌓아 올린 구조를 가짐으로써 액정 디스플레이의 특징인 박형으로 제조할 수 있고 낮은 소비 전력에다 CRT 디스플레이와 비슷한 화질을 얻을 수 있는 장점이 있다.
반면, 상당히 고도의 반도체 기술을 필요로 하기 때문에 투입된 원료에 대한 제품의 생산 비율이 상대적으로 낮은 단점이 있다.
한편, TFT-LCD에 적용되는 TFT는 능동 영역에서 사용되는 실리콘층의 종류에 따라 비정질 실리콘 TFT, 다결정 실리콘 TFT, 그리고 단결정 실리콘 TFT로 구분할 수 있으며, 다결정 실리콘 TFT의 경우, 다결정 실리콘의 공정 온도에 따라 다시 저온 다결정 실리콘 TFT와 고온 다결정 실리콘 TFT로 분류된다.
그런데 상기 다결정 실리콘은 비정질 실리콘에 비해 전자 이동도를 비롯한 제반 전기적인 특성이 상대적으로 우수하다.
이러한 이유로 유리 기판상에 다결정 실리콘 TFT를 제조하는 기술에 대한 연구개발이 활발하게 이루어져 1990년대 초반부터 상당한 발전이 있었으나 아직도 많은 문제점이 해결되지 못하고 있다.
다결정 실리콘 TFT의 제조시 일어나는 대부분의 문제점은 취약한 유리 기판 의 내열성으로 인해 공정 온도를 높은 온도로 올릴 수 없다는 것과 연관이 있다.
지금까지 개발된 내열성 유리의 경우, 670℃ 근처에서 왜곡점이 있으며, 640℃ 이상의 온도에서 수분 이상 열처리를 받을 경우 급격한 자체 변형이 일어나고, 450℃ 이상에서는 급격한 유리 수축이 일어나게 되는데, 이러한 유리 기판의 변형 및 수축 현상으로 인해 TFT 제조 공정의 허용 온도는 600℃ 미만으로 제한되고 있다.
이에 따라 유리 기판이 허용하는 저온에서 다결정 실리콘을 형성하는 여러 가지 공정이 제안되고 있으며, 그 예로는 엑시머 레이저 결정화(Excimer laser crystallization: ELC), 금속 열처리(RTA), 금속유도 결정화(Metal induced crystallization: MIC), 금속유도 측면결정화(Metal induced lateral crystallization: MILC), 마이크로웨이브 가열 결정화(Microwave heating crystallization), 교번자속 결정화(Alternating magnetic field crystallization: AMFC) 방법 등을 들 수 있다.
그러나, 이들 저온 실리콘결정화 방법을 이용하여 제조한 다결정 실리콘 TFT는 특성이 불균일하거나, 금속 입자에 의한 오염이 있으며, 대면적 양산화가 어려운 등의 많은 문제점을 안고 있다.
본 발명은 전술한 종래의 저온 다결정 실리콘 형성방법의 여러 문제점을 해결하기 위해 창안된 것으로서, 단결정 실리콘 나노와이어를 기판 위에 수직 또는 수평으로 배열하여 비정질 실리콘 박막의 에피 성장을 위한 템플레이트로 사용하며, 이로부터 저온에서 비정질 실리콘의 결정화가 가능하도록 하고 결정화된 다결정 실리콘의 결정립 크기가 조대하며 한 방향으로 잘 정렬된 결정립 구조를 형성함으로써 전자 이동도가 매우 우수한 다결정 실리콘 박막 및 이에 의한 트랜지스터를 제조하는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 다결정 실리콘 박막의 형성방법은, (a) 복수의 단결정 실리콘 나노와이어를 기판에 배열하는 단계, (b) 상기 단결정 실리콘 나노와이어의 배열 위에 비정질 실리콘 박막을 증착하는 단계 및 (c) 열처리를 통해 상기 단결정 실리콘 나노와이어로부터 증착된 비정질 실리콘의 고상 에피탁시를 유도하여 비정질 실리콘을 결정화시키는 단계를 포함하는 것을 특징으로 한다.
상기 기판은 나노와이어를 수평 상태로 배열하는 경우에는 다양한 기판이 사용될 수 있으며, 나노와이어를 수직 상태로 배열하는 경우에 기판 또는 기판의 표면이 실리콘으로 이루어진 것이 바람직하다.
상기 기판상에 단결정 실리콘 나노와이어를 배열하는 방법으로는 기판에 세 우는 경우에는 기판으로부터 실리콘 나노와이어가 에피 성장하도록 유도하는 방법을 사용할 수 있고, 또한 기판에 눕히는 형태(즉, 수평 상태)로 배열하고자 하는 경우에는 이미 성장한 나노와이어를 랭뮤어-블러짓(Langmuir-Blodgett)법과 같은 습식 방법을 이용하여 다양한 재료로 이루어진 기판 위에 배열할 수 있다.
또한, 본 발명에 따른 다결정 실리콘 박막의 형성방법에 있어서, 상기 나노와이어를 기판에 수직하게 배열시킬 때, 나노와이어를 형성하는 촉매 금속 입자의 위치 조절을 통해 배열된 나노와이어 사이의 간격을 제어할 수 있다.
본 발명에 있어서 「기판에 수직하게 배열시킨다」는 것은 별다른 한정이 없는 한, 기판에 직각 또는 경사지게 배열하는 것을 의미하며, 「기판에 수평하게 배열시킨다」는 것은 기판에 나노와이어를 눕혀지게 배열하는 것을 의미한다.
또한, 본 발명에 따른 다결정 실리콘 박막의 형성방법에 있어서, 상기 나노와이어를 기판에 수직하게 배열시킬 때, 기판을 구성하는 물질의 결정방향 또는 촉매 금속 입자의 크기 조절을 통해 배열된 나노와이어의 경사도를 제어할 수 있다.
또한, 본 발명에 따른 다결정 실리콘 박막의 형성방법에 있어서, 습식 방법을 이용하여 기판에 수평하게 나노와이어를 배열시킬 때, 압축과정에 사용하는 희생막(sacrificial layer)을 통해 나노와이어 사이의 간격을 제어할 수 있다.
또한, 본 발명에 따른 다결정 실리콘 박막의 형성방법에 있어서, 상기 나노와이어를 기판에 수평하게 배열시킬 때, 나노와이어의 결정 방향은 나노와이어의 지름에 의해 결정되므로 나노와이어의 지름을 조절하여 나노와이어 길이 방향의 결정 방향을 제어할 수 있다.
또한, 본 발명에 따른 다결정 실리콘 박막의 형성방법에 있어서, 상기 단결정 실리콘 나노와이어의 형성과, 비정질 실리콘 박막의 증착을 하나의 챔버 내에서 연속적인 공정으로 수행할 수 있으며, 연속 공정으로 수행하지 않을 경우, 비정질 실리콘 박막의 증착 전에 실리콘 나노와이어의 표면에 형성된 산화막을 에칭하는 단계를 추가로 포함할 수 있다.
또한, 본 발명에 따른 다결정 실리콘 박막의 형성방법에 있어서, 비정질 실리콘의 증착 동안 실리콘 나노와이어의 계속적인 성장을 막기 위해 기판의 온도를 400℃ 이하로 유지하는 것이 바람직하므로, 호모-화학기상 증착법(HOMO-CVD) 또는 플라즈마 화학기상 증착법을 이용하여 비정질 실리콘 박막을 증착하는 것이 바람직하다.
또한, 본 발명에 따른 다결정 실리콘 박막의 형성방법은 상기 비정질 실리콘 박막의 증착 중 또는 증착 후에 기계적 화학적 연마법에 의해 박막을 연마하는 단계를 추가로 포함할 수 있다.
또한, 본 발명에 따른 다결정 실리콘 박막의 형성방법에 있어서, 상기 열처리는 비활성 가스 분위기에서 유리 기판이 변형되기 시작하는 온도인 600℃ 이하의 온도에서 실시하는 것이 바람직하다.
위의 방법으로 형성된 다결정 실리콘 박막을 이용하여 실리콘 박막 트랜지스터를 제작하는 단계를 거치는데, 금속 전극을 일정 간격으로 원형으로 배치하여 결정립 방향에 따른 전자 이동도를 측정한다.
이때, 원형 배치의 지름을 조절하여 다결정 실리콘 박막 트랜지스터의 채널 의 길이를 조절한다. 이후에 결정립 방향에 따른 전자 이동도를 측정한다.
또한, 본 발명은 상기와 같은 다결정 실리콘 박막의 형성방법을 통해 실리콘 박막을 형성하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법을 제공한다.
상술한 바와 같이, 본 발명은 단결정 실리콘 나노와이어를 비정질 실리콘의 고상 에피탁시에 의한 결정화를 위한 템플레이트로 사용함으로써 저온에서 결정립이 조대하고 한 방향으로 잘 정렬된 다결정 실리콘 박막을 제조할 수 있어, 다음과 같은 효과를 얻을 수 있다.
먼저 단결정 실리콘 나노와이어를 비정질 실리콘의 고상 에피탁시의 템플레이트로 사용함으로써 결정화 온도를 600℃ 이하로 낮출 수 있어 저온 공정이 가능하다.
또한, 나노와이어를 수평 배열시킬 경우에는 기판의 종류에 상관없이 나노와이어의 배열이 가능하므로 실리콘 기판뿐만 아니라 다양한 기판 위에서 다결정 실리콘 박막의 형성이 가능하다.
또한, 실리콘 나노와이어를 템플레이트로 사용하면 매우 조대하고 한 방향으로 정렬된 결정립의 형성이 가능하므로 전자 이동도가 매우 우수한 다결정 실리콘 박막 트랜지스터를 제작할 수 있다.
또한, 실리콘 나노와이어의 결정 방향을 실리콘 기판의 방향 또는 실리콘 나노와이어의 지름으로 결정할 수 있으므로 결정립이 정렬되는 결정 방향을 제어할 수 있다.
본 발명의 실시예들을 설명하기 위해 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함하는 의미이다. 그리고 “포함한다”의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및 /또는 성분을 구체화하며 다른 특정 특성, 영역, 정수, 단계, 동작, 요소, 성분 및/또는 군의 존재나 부가를 제외하는 것은 아니다.
이하 첨부된 도면들을 참조하여 본 발명에 따른 다결정 실리콘 박막의 형성방법에 대한 바람직한 실시예를 상세하게 설명하겠지만 본 발명이 하기의 실시예에 제한되는 것은 아니다. 따라서 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양하게 변경할 수 있음은 자명하다.
도 1a 내지 1c는 본 발명의 실시예에 따라 기판 위에 수직 또는 수평 정렬된 실리콘 나노와이어를 템플레이트로 사용하여 비정질 실리콘 박막을 결정화시키는 고상 에피탁시 방법을 설명하는 개략도이다.
실리콘 나노와이어의 배열
도 1a는 기판상에 실리콘 나노와이어를 배열하는 단계를 나타낸 것으로, 실리콘 나노 와이어는 기판상에 수직 또는 수평으로 배열될 수 있으며, 수평 배열의 경우에는 나노와이어의 배열 방향을 임의로 제어할 수 있다.
실리콘 나노와이어를 수직 배열하는 경우에는 CVD 방법을 이용하여 실리콘 기판으로부터 실리콘 나노와이어를 에피성장한다. 이때, 실리콘 나노와이어의 반지름에 의한 결정 성장 방향과 나노와이어간 간격은 나노와이어 성장의 촉매 물질로 사용하는 Au nanocolloidal의 크기와 밀도를 조절하여 가능하다. 또는 Au 박막을 Si 기판 위에 증착하여 고온에서 열처리함으로써 지름이 나노미터 크기에 해당하는 나노 입자를 형성하여 나노와이어를 성장할 수도 있다. 이때, 나노입자의 크기는 Au 박막의 두께로 조절할 수 있다. 위의 방법으로 촉매가 증착된 실리콘 기판을 진공 챔버 안에 위치하고 Au-Si의 eutectic 온도 이상으로 가열한 후에 SiH4, SiCl4 등의 가스를 흘려주면 VLS mechanism에 의해 Au 나노입자로부터 실리콘 나노와이어가 성장하게 된다. 특히 실리콘 기판으로 실리콘 나노와이어를 에피텍셜 성장하기 위해서는 SiH4 가스의 경우, HCl가스를 함께 흘려주는 것이 중요하다.
실리콘 나노와이어를 기판상에 수평으로 배열하는 방법의 한 실시예로 Langmuir-Blodgett 방법을 들 수 있다. Langmuir-Blodgett 방법을 이용하여 실리콘 나노와이어를 정렬하는 경우, 먼저 표면 활성제로 둘러싸인 실리콘 나노와이어를 물에 분산시킨 후에 좌우에서 압력을 가하여 물 표면 위에서 실리콘 나노와이어가 정렬되도록 한다. 이때 가하는 압력을 조절하여 실리콘 나노와이어 간 간격인 피치를 조절할 수 있다. 그리고, 위의 방법으로 일정한 간격으로 정렬된 나노와이어 monolayer를 원하는 기판으로 옮긴다.
도 2는 본 발명의 실시예에 따라 기판에 성장 배열된 실리콘 나노와이어를 촬영한 주사전자현미경 사진이다. 도 2에서 알 수 있는 바와 같이, 상기 실시예에 따라 약 20nm 직경을 갖는 실리콘 나노와이어를 얻을 수 있었다.
비정질 실리콘의 증착
도 1b는 도 1a에서 배열된 실리콘 나노와이어 배열 위에 비정질 실리콘 박막을 증착한 후의 구조를 나타낸 것으로, 이때 비정질 실리콘 박막의 두께는 증착시간, 온도, 압력 등으로 조절할 수 있다.
한편, 비정질 실리콘 박막의 두께는 실리콘 나노와이어를 완전히 덮을 수 있어야 하며, 비정질 실리콘 박막의 표면은 나노와이어의 형태를 따르지 않는 평활한 구조가 바람직하다. 비정질 실리콘 박막 표면의 평활화는 증착 공정 조건의 조절이나 증착 후에 CMP(화학적 기계적 연마) 방법을 이용하여 실현할 수 있다.
비정질 실리콘의 증착은 호모-화학 기상증착 방법, 플라즈마 화학기상 증착법, 열분해 화학기상증착법 등으로 가능하다. 일반적으로 비정질 실리콘 박막을 증착하기 위한 공정 가스로는 SiH4, SiCl4 등을 사용한다. 따라서 열분해 화학기상 증착법으로 비정질 실리콘 박막을 증착하기 위해서는 SiH4, SiCl4 등의 가스를 분해할 수 있는 온도, 즉 600℃ 이상의 고온에서 실시되어야 하며 SiCl4의 경우 더 높은 온도가 필요하다. 공정 압력은 mTorr 범위에서부터 상압까지 가능하다. 플라즈마 화학 기상증착법의 경우에는 SiH4, SiCl4 등의 가스 분해가 플라즈마 여기에 의해 이뤄지므로 상온의 기판 위에도 비정질 실리콘의 증착이 가능하다. 이 때 플라즈마를 형성하기 위한 조건은 플라즈마 여기의 소스(RF, DC, Microwave 등)에 따라 각각 다양하게 결정된다.
도 3은 상기한 조건에 따라 단결정 실리콘 나노와이어에 비정질 실리콘을 증착한 상태를 촬영한 고분해능 투과전자현미경 사진이다.
도 3에서 알 수 있는 바와 같이, 본 발명의 실시예에 따라 20nm의 지름을 갖는 단결정 실리콘 나노와이어 주위에 약 70nm의 두께로 비정질 실리콘이 증착된 구조를 얻었다.
한편, 실리콘 나노와이어의 성장과 비정질 실리콘의 증착을 한 진공 챔버 내에서 연속적으로 실시하여 실리콘 나노와이어 표면에 실리콘 산화막이 형성되지 않도록 하는 것이 하기한 비정질 실리콘의 결정화에 중요하다.
비정질 실리콘의 결정화
도 1c는 도 1b에서 만들어진 구조를 열처리를 통해 조대하고 한 방향으로 잘 정렬된 다결정 실리콘 박막을 형성한 상태를 나타낸 것이다. 열처리 온도는 600℃ 이하로 하여 유리 기판이 변형되지 않고 비정질 실리콘이 실리콘 나노와이어 템플레이트로부터 고상 에피탁시에 의해 결정화가 일어나도록 한다.
이 때, 일반적으로 열처리 온도가 높을수록 비정질 실리콘의 결정화 속도가 빨라지나 앞서 기술한 바와 같이 유리 기판이 변형되지 않도록 하기 위해 600℃ 이하의 온도에서 열처리를 하는 것이 바람직하다. 그리고 열처리 과정 동안 실리콘 산화막이 형성되지 않도록 하기 위하여 질소, 아르곤과 같은 불활성 기체 분위기 또는 고진공 챔버에서 열처리를 하는 것이 바람직하다.
도 4a 내지 4c는 열처리 조건에 따라 도 3의 비정질 실리콘이 증착 구조의 결정화 과정을 보여주는 고분해능 투과 현미경 사진이다.
도 4a는 도 3의 구조를 500℃에서 90분 동안 열처리한 후의 구조의 변화와 결정화 정도를 보여주는 것으로, 열처리 전의 구조와 크게 다르지 않으므로 비정질 실리콘의 결정화가 거의 이행되지 않았음을 나타낸다.
도 4b는 도 3의 구조를 600℃에서 30분 동안 열처리한 후에 구조의 변화와 결정화된 정도를 보여주는 것으로, 도 4a와 많이 다르며 내부의 결정화된 영역이 외측으로 크게 확장되었음을 알 수 있다. 다만, 600℃에서 30분 동안의 열처리 조건으로는 70nm의 두께를 갖는 비정질 실리콘 막을 완전히 결정화시키지 못하였으며, 이 조건에서는 나노와이어의 표면으로부터 약 60nm 두께의 비정질 실리콘 박막의 결정화가 이루어졌다.
한편, 도 4b로부터 비정질 실리콘의 결정화는 나노와이어와의 경계면에서부터 시작되며 나노와이어의 결정 방향과 동일하게 에피 성장이 일어나는 것을 알 수 있다. 이때 비정질 실리콘이 결정화된 영역은 이미 성장한 단결정 실리콘 나노와이어와 구분되어 내부에 전위, 쌍정 등의 결함이 많이 관찰되는데 이는 비정질 실리콘의 증착 조건의 변경을 통해 개선될 수 있는 부분이다.
도 4c는 도 3의 구조를 800℃에서 30분 동안 열처리한 후에 구조의 변화와 결정화된 정도를 보여주는 것으로, 도 4b와는 다르게 70nm의 두께를 갖는 비정질 실리콘 박막이 모두 결정화되었으며, 비정질 실리콘이 완전히 결정화된 나노와이어 는 XRD 분석결과 단결정으로 밝혀졌다.
도 5는 본 발명의 실시예에 따른 다결정 실리콘 박막의 형성방법에서 결정화 속도를 각 온도에서 측정한 결과를 나타내는 그래프로, 진공 증발법을 이용하여 실리콘 기판 위에 증착된 비정질 실리콘 박막의 결정화 속도와 비교하여 도표화되어 있다.
도 5를 참조하면 각각 500℃와 600℃에서 열처리한 도 4a와 4b의 구조에서 비정질 실리콘이 결정화된 두께를 측정하여 측정값을 각각의 열처리 시간으로 나누어 결정화 속도를 구하였다. 이때 각각의 열처리 온도에서 50개의 샘플로부터 결정화된 두께를 측정하여 측정값들의 가우시안(Gaussian) 분포로부터 평균값을 구하였다. 도 5에서 확인되는 바와 같이, 본 발명에 따른 방법에 의할 때가 실리콘 기판상에 비정질 박막을 증착한 후 결정화하는 것에 비해 대략 100배 정도 결정화 속도가 빨라짐을 확인할 수 있다.
도 6은 본 발명의 실시예에 따른 다결정 실리콘 박막의 형성방법을 이용하여 제작한 다결정 실리콘 박막 트랜지스터의 구조를 나타내는 도면이다.
도 6에 도시된 바와 같이, 본 발명의 실시예에 따라 제작한 트랜지스터도 일반적인 실리콘 박막 트랜지스터와 동일하며 탑게이트 전극의 구조를 갖는다. 다결정 실리콘 박막의 도핑은 실리콘 나노와이어의 성장과 비정질 실리콘 박막의 증착 과정에서 도펀트 가스를 사용하거나 열처리 방법으로 다결정 실리콘 박막을 형성한 후에 이온 주입법을 이용할 수 있다.
도 7은 본 발명의 실시예에 따라 제작한 트랜지스터의 결정방향에 따른 전자 이동도의 측정방법을 보여주는 개략도이다. 도시된 바와 같이, 소스와 드레인의 금속 전극을 일정 간격을 갖고 마주보도록 원형으로 배치함으로써 결정립의 방향에 따른 전자 이동도의 변화를 측정할 수 있도록 한다. 이때 채널의 길이는 원형 구조의 지름에 해당하므로 지름을 조절함으로써 채널의 길이를 제어할 수 있다.
도 1a 내지 1c는 기판 위에 수직 또는 수평 정렬된 실리콘 나노와이어를 템플레이트로 사용한 비정질 실리콘 박막의 고상 에피탁시 방법을 설명하는 개략도이다.
도 2는 본 발명의 실시예에 따라 기판에 형성된 실리콘 나노와이어에 대한 주사전자현미경 사진이다.
도 3은 상기한 조건에 따라 단결정 실리콘 나노와이어에 비정질 실리콘을 증착한 상태를 촬영한 고분해능 투과전자현미경 사진이다.
도 4a 내지 4c는 열처리 조건에 따라 도 3의 비정질 실리콘이 증착 구조의 결정화 과정을 보여주는 고분해능 투과 현미경 사진이다.
도 5는 본 발명의 실리콘 나노와이어를 템플레이트로 사용하는 비정질 실리콘의 고상 에피탁시에 의한 결정화 속도를 온도의 함수로 보여주는 그래프이다.
도 6은 본 발명의 실시예에 따라 제작한 다결정 실리콘 박막 트랜지스터의 구조를 나타낸다.
도 7은 본 발명의 실시예에 따라 제작한 다결정 실리콘 박막 트랜지스터의 결정 방향에 따른 전자 이동도의 측정 방법을 보여주는 개략도이다.

Claims (14)

  1. 삭제
  2. 다결정 실리콘 박막의 형성방법으로서,
    (a) 복수의 단결정 실리콘 나노와이어를 기판에 배열하는 단계,
    (b) 상기 단결정 실리콘 나노와이어의 배열 위에 비정질 실리콘 박막을 증착하는 단계 및
    (c) 열처리를 통해 상기 단결정 실리콘 나노와이어로부터 증착된 비정질 실리콘의 고상 에피탁시를 유도하여 비정질 실리콘을 결정화시키는 단계를 포함하고,
    상기 나노와이어를 기판에 수직하게 배열시킬 때, 나노와이어를 형성하는 촉매의 위치 조절을 통해 배열된 나노와이어 사이의 간격을 제어하는 것을 특징으로 하는 다결정 실리콘 박막의 형성방법.
  3. 다결정 실리콘 박막의 형성방법으로서,
    (a) 복수의 단결정 실리콘 나노와이어를 기판에 배열하는 단계,
    (b) 상기 단결정 실리콘 나노와이어의 배열 위에 비정질 실리콘 박막을 증착하는 단계 및
    (c) 열처리를 통해 상기 단결정 실리콘 나노와이어로부터 증착된 비정질 실리콘의 고상 에피탁시를 유도하여 비정질 실리콘을 결정화시키는 단계를 포함하고,
    상기 나노와이어를 기판에 수직하게 배열시킬 때, 기판을 구성하는 물질의 결정방향 또는 촉매의 크기 조절을 통해 배열된 나노와이어의 경사도를 제어하는 것을 특징으로 하는 다결정 실리콘 박막의 형성방법.
  4. 다결정 실리콘 박막의 형성방법으로서,
    (a) 복수의 단결정 실리콘 나노와이어를 기판에 배열하는 단계,
    (b) 상기 단결정 실리콘 나노와이어의 배열 위에 비정질 실리콘 박막을 증착하는 단계 및
    (c) 열처리를 통해 상기 단결정 실리콘 나노와이어로부터 증착된 비정질 실리콘의 고상 에피탁시를 유도하여 비정질 실리콘을 결정화시키는 단계를 포함하고,
    습식 방법을 이용하여 기판에 수평하게 나노와이어를 배열시킬 때, 희생막(sacrificial layer)을 통해 나노와이어 사이의 간격을 제어하는 것을 특징으로 하는 다결정 실리콘 박막의 형성방법.
  5. 다결정 실리콘 박막의 형성방법으로서,
    (a) 복수의 단결정 실리콘 나노와이어를 기판에 배열하는 단계,
    (b) 상기 단결정 실리콘 나노와이어의 배열 위에 비정질 실리콘 박막을 증착하는 단계 및
    (c) 열처리를 통해 상기 단결정 실리콘 나노와이어로부터 증착된 비정질 실리콘의 고상 에피탁시를 유도하여 비정질 실리콘을 결정화시키는 단계를 포함하고,
    상기 나노와이어를 기판에 수평하게 배열시킬 때, 나노와이어의 지름을 조절하여 나노와이어 길이 방향의 결정 방향을 제어하는 것을 특징으로 하는 다결정 실리콘 박막의 형성방법.
  6. 다결정 실리콘 박막의 형성방법으로서,
    (a) 복수의 단결정 실리콘 나노와이어를 기판에 배열하는 단계,
    (b) 상기 단결정 실리콘 나노와이어의 배열 위에 비정질 실리콘 박막을 증착하는 단계 및
    (c) 열처리를 통해 상기 단결정 실리콘 나노와이어로부터 증착된 비정질 실리콘의 고상 에피탁시를 유도하여 비정질 실리콘을 결정화시키는 단계를 포함하고,
    상기 단결정 실리콘 나노와이어의 배열과, 비정질 실리콘 박막의 증착을 하나의 챔버 내에서 연속적인 공정으로 수행하는 것을 특징으로 하는 다결정 실리콘 박막의 형성방법.
  7. 다결정 실리콘 박막의 형성방법으로서,
    (a) 복수의 단결정 실리콘 나노와이어를 기판에 배열하는 단계,
    (b) 상기 단결정 실리콘 나노와이어의 배열 위에 비정질 실리콘 박막을 증착하는 단계 및
    (c) 열처리를 통해 상기 단결정 실리콘 나노와이어로부터 증착된 비정질 실리콘의 고상 에피탁시를 유도하여 비정질 실리콘을 결정화시키는 단계를 포함하고,
    상기 (b)단계를 실시하기 전에 상기 나노와이어의 산화막을 에칭하는 단계를 추가로 포함하는 것을 특징으로 하는 다결정 실리콘 박막의 형성방법.
  8. 제 6 항에 있어서, 상기 비정질 실리콘 박막의 증착시 기판의 온도는 400℃ 이하로 유지하는 것을 특징으로 하는 다결정 실리콘 박막의 형성방법.
  9. 제 6 항에 있어서, 상기 비정질 실리콘 박막의 증착은 실리콘 나노와이어의 성장을℃ 억제하기 위하여, HOMO-CVD 또는 플라즈마 CVD 방법으로 수행하는 것을 특징으로 하는 다결정 실리콘 박막의 형성방법.
  10. 제 6 항에 있어서, 상기 비정질 실리콘 박막의 증착 중 또는 증착 후에 기계적 화학적 연마법에 의해 박막을 연마하는 단계를 추가로 포함하는 것을 특징으로 하는 다결정 실리콘 박막의 형성방법.
  11. 다결정 실리콘 박막의 형성방법으로서,
    (a) 복수의 단결정 실리콘 나노와이어를 기판에 배열하는 단계,
    (b) 상기 단결정 실리콘 나노와이어의 배열 위에 비정질 실리콘 박막을 증착하는 단계 및
    (c) 열처리를 통해 상기 단결정 실리콘 나노와이어로부터 증착된 비정질 실리콘의 고상 에피탁시를 유도하여 비정질 실리콘을 결정화시키는 단계를 포함하고,
    상기 열처리는 600℃ 이하의 온도에서 실시하는 것을 특징으로 하는 다결정 실리콘 박막의 형성방법.
  12. 제 2 항 내지 제 7 항 또는 제 9 항 내지 제 11 항 중 어느 한 항에 기재된 다결정 실리콘 박막의 형성방법을 통해 실리콘 박막을 형성하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법.
  13. 제 12 항에 기재된 방법에 의해 제조된 다결정 실리콘 박막 트랜지스터의 평가방법으로, 복수의 금속 전극을 일정 간격을 두고 원형으로 배치하여 결정립 방향에 따른 전자 이동도를 측정하는 것을 특징으로 하는 평가방법.
  14. 제 13 항에 있어서, 상기 원형의 지름을 조절함으로써 다결정 실리콘 박막 트랜지스터의 채널의 길이를 조절하는 것을 특징으로 하는 평가방법.
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WO2013130027A1 (en) * 2011-05-20 2013-09-06 Zena Technologies, Inc. Light absorption and filtering properties of vertically oriented semiconductor nano wires

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316485A (ja) * 1995-05-12 1996-11-29 Fuji Xerox Co Ltd 半導体結晶の形成方法及びこれを用いた半導体装置の製造方法
KR960042140A (ko) * 1995-05-31 1996-12-21 엄길용 액정기판의 다결정실리콘층 제조방법
US20050179086A1 (en) * 2003-06-23 2005-08-18 Sharp Laboratories Of America, Inc. Structures with seeded single-crystal domains
KR20070010203A (ko) * 2004-05-21 2007-01-22 코닝 인코포레이티드 기판 상부에 결정성 물질을 제조하는 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316485A (ja) * 1995-05-12 1996-11-29 Fuji Xerox Co Ltd 半導体結晶の形成方法及びこれを用いた半導体装置の製造方法
KR960042140A (ko) * 1995-05-31 1996-12-21 엄길용 액정기판의 다결정실리콘층 제조방법
US20050179086A1 (en) * 2003-06-23 2005-08-18 Sharp Laboratories Of America, Inc. Structures with seeded single-crystal domains
KR20070010203A (ko) * 2004-05-21 2007-01-22 코닝 인코포레이티드 기판 상부에 결정성 물질을 제조하는 방법

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