KR101017254B1 - 전력용 반도체 모듈 - Google Patents

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에이비비 슈바이쯔 아게
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Abstract

본 발명은 전력용 반도체 모듈에 관한 것으로, 이 전력용 반도체 모듈은, 반도체 물질로 만들어진 적어도 하나의 반도체 칩(11)과, 제 1 및 제 2 주 전극(12,13)과, 제 1 및 제 2 주 연결부(91,92)와, 제 1 주 전극(12) 및 제 1 주 연결부(92)와 전기적으로 접한 접촉 플레이트(2)를 포함한다. 상기 접촉 플레이트(2)는 반도체 물질과 함께 공융 혼합물을 형성할 수 있는 합금 파트너를 포함한다. 본 발명의 접촉 플레이트는 전기 전도성 보호층(31,32)으로 코팅되고, 이를 통해 제 1 주 전극(12)과 접촉 플레이트(2)가 영구적인 물질 연결부를 형성하는 것이 방지된다.

Description

전력용 반도체 모듈{POWER SEMICONDUCTOR MODULE}
본 발명은 전력용 전자회로(power electronics) 분야에 관한 것이다. 본 발명은 제 1항의 전제부에 기재된 전력용 반도체 모듈(power semiconductor module), 구체적으로 IGBT (절연 게이트 쌍극성 트랜지스터) 또는 다이오드 모듈에 관한 것이다.
전력용 반도체 모듈, 구체적으로, 안에 IGBT 또는 다이오드 구조를 갖는 적어도 하나의 제 1 반도체 칩을 포함한 전력용 반도체 모듈의 경우, 단락 강도는 흔히 보장될 것으로 예상된다. 이 경우, 단락 강도는, 제 1 반도체 칩의 결함의 경우, 제 1 반도체 칩의 제 1 주 전극(the first main electrode)에 전기적으로 연결된 전력용 반도체 모듈의 제 1 주 연결부(the first main connection)와, 제 1 반도체 칩의 제 2 주 전극에 전기적으로 연결된 반도체 모듈의 제 2 주 연결부 사이에, 안정한 단락이 형성된다는 사실을 의미하는 것으로 이해된다. 결과적으로 얻어진 단락 모드에서, 가능한 최저 저항 및 가능한 최고 전류 용량과의 영구적인 전기 접촉은 두 개의 주 연결부 사이에 존재하는 것으로 예상된다. 이 때문에, 영문 기술 용어는, "단락 실패 모드(short circuit failure mode)", 줄여서 SCFM이라는 용어를 포함한다. EP 989611 A2로 공개된 유럽 특허 출원서는, 이러한 단락 강도가, 각 반도체 칩의 제 1 주 전극과 접한 적절한 접촉 요소의 도움으로 이루어지는 방법을 기술하고 있다. 접촉 요소는 전기 전도층, 예를 들어 슬라이스(slice) 또는 호일(foil)인 라미나(lamina)에 의해 형성되고, 반도체 칩의 반도체 물질과 공융 혼합물(eutectic), 즉 녹는점이 순수한 반도체 물질의 녹는점보다 낮고, 이와 동시에 순수한 합금 파트너의 녹는점보다 낮은 화합물 또는 합금을 형성할 수 있는 합금 파트너(alloying partner)를 함유해야만 한다. 제 1 반도체 칩의 결함의 경우, 제 1 반도체 칩은 녹아서 합금 파트너와 공융 혼합물을 형성하고, 제 1 주 전극과 제 2 주 전극 사이에 금속성의 전도성 채널(metallically conductive channel)이 형성된다.
Si, 특히 Al, Ag, Au, Cu 또는 Mg 또는 이와 다른 것으로 만들어진 반도체 칩에 대해, 이러한 원소의 화합물이 합금 파트너로 적합하다. 압력에 의해 접촉 연결된 전력용 반도체 모듈의 경우, 호일 또는 라미나는 각 반도체 칩의 제 1 주 전극에 접촉 요소로 위치하고, 예를 들어 접촉 플런저(contact plunger)를 통해 전달된 압력으로 고정되는 것이 유리할 수 있다.
그러나, 이러한 유형의 형태(configuration)의 경우에도, 제 1 주 전극과, 호일 또는 라미나 사이의 고정된 물질 연결부가 일정 시간의 경과 후에 형성되고, 힘을 크게 소비해서만 배출될 수 있는데, 이는 일반적으로 제 1 주 전극과, 이로 인한 반도체 칩의 파괴를 일으킨다는 사실 때문에, 문제가 일어날 수 있다. 이는, 말하자면 호일 또는 라미나가, 전력용 반도체 모듈을 작동하는 동안 가해진 압력과, 온도 변동과 사이클 때문에 제 1 주 전극에 냉간 용접되었다는 사실에 의해 일 어난다. 전력용 반도체 모듈을 작동하는 동안, 접촉 요소와 반도체 칩 사이의 서로 다른 열 팽창 계수는 제 1 주 전극에 심각한 기계적 하중을 일으키고, 이는 전극 금속화가 일정 시간의 경과 후 분리되는 결과를 가질 수 있으며, 이로 인해 반도체 칩이 파괴된다. 바람직하지 않은 경우에는, 접촉 요소와 제 1 주 전극의 표면간 마찰에 의해, 즉 고정된 물질 연결부가 형성되지 않기 때문에 이 현상이 일어날 수 있다.
실질적으로 Al을 포함하지 않는 접촉 요소와 관련해서 공기 밀폐 방식으로 실링되지 않은 전력용 반도체 모듈의 경우 추가 문제가 발생한다. Al은 실온에서 공기와 접촉하자마자 수 초 안에 수 나노미터 두께의 산화물 층을 형성하는 것으로 일반적으로 알려져 있다. 상기 층은 절연성이 있고, 또한 제 1 주 전극의 전극 금속화보다 일반적으로 더 단단하기 때문에, 최악의 경우, 전력용 반도체 모듈이 작동하는 동안, 이 접촉 저항에 의해 발생한 열이 전력용 반도체 모듈을 파괴시킬 정도로 크게 접촉 요소와 제 1 주 전극간의 접촉 저항을 증가시킨다.
따라서, 본 발명의 목적은, 접촉 요소를 갖는 적어도 하나의 반도체 칩을 구비한 단락 방지 전력용 반도체 모듈(short-circuit-proof power semiconductor module)을 명시하는 것으로, 이 경우 앞 절에서 언급한 문제가 발생하지 않는다.
이 목적과 추가 목적들은 독립항의 특징을 갖는 도입부에 명시된 유형의 전력용 반도체 모듈을 통해 이루어진다. 본 발명의 더 유리한 개선된 형태는 종속항에서 명시된다.
본 발명에 따른 전력용 반도체 모듈은, 접촉 요소로서, 전기 전도성 접촉 라미나를 구비하는데, 이 전기 전도성 접촉 라미나는, 반도체 칩의 제 1 주 전극과 전력용 반도체 모듈의 제 1 주 연결부에 전기적으로 전도성이 있게 연결되고 전기 전도성 보호층으로 코팅된다. 이러한 경우, 보호층은, 외부 접촉 영역에,
- 가능한 한 산화되지 않고, 화학 반응성을 거의 나타내지 않는 것이 바람직하거나,
- 제 1 주 전극의 제 1 전극 금속화와 화학적으로 반응하지 않고, 가능한 한 접촉 부식과 물질의 확산을 모두 나타내지 않거나,
- 가능한 최저 마찰 계수를 갖거나,
- 접촉층이 손상되거나 변형되지 않는 온도에서 증착될 수 있거나,
명시한 특성 중 두 가지 이상의 임의 조합을 갖는,
물질을 갖도록 구성되는 것이 바람직하다.
본 발명에 따른 전력용 반도체 모듈의 바람직한 개발시, 보호층은 층상 구조(layered structure)를 갖고, 외부 접촉 영역을 형성하는 적어도 하나의 표면층과, 기저층(base layer)을 포함한다. 이러한 경우, 표면층은 앞 절에서 언급한 특성 중 한 가지 특성을 갖거나 상기 특성 중 두 가지 이상의 임의 조합을 갖는 물질로부터 형성된다.
본 발명의 이러한 목적과 이와 다른 목적, 이점 및 특징은, 도면과 함께 본 발명의 바람직한 예시적인 실시예의 다음 상세한 설명으로부터 분명해질 것이다.
도 1은, 본 발명에 따른 전력용 반도체 모듈의 단면을 개략적으로 나타낸 도면.
도면에 사용된 참조 부호와 그 의미는 참조 부호 목록에 요약되어 있다. 원칙적으로, 동일한 참조 부호는 동일한 부분을 나타낸다.
도 1은, 본 발명에 따른 전력용 반도체 모듈의 단면을 개략적으로 도시한다.
제 1 및 제 2 주 전극을 구비한 반도체 칩(11)은, 전력용 반도체 모듈의 제 2 주 연결부를 형성하는 전기 전도성 베이스플레이트(baseplate)(91)와, 전력용 반도체 모듈의 제 1 주 연결부를 형성하는 전기 전도성 피복 플레이트(covering plate)(92) 사이에 위치한다. 제 1 주 전극과 제 2 주 전극은 제 1 전극 금속화(12)와 제 2 전극 금속화(13)를 각각 갖는다. 접촉 라미나(2)는 제 1 주 전극과 피복 플레이트(92) 사이에 위치하고, 상기 접촉 라미나는 기저층(31)과 표면층(32)을 포함하는 보호층으로 코팅된다. 모듈은 측벽(93)이 막혀있고, 이 경우 이러한 폐쇄는 반드시 공기 밀폐형일 필요는 없다. 이 경우, 접촉 라미나(2)의 제 1 두께는 반도체 칩(11)의 제 2 두께의 적어도 절반에 이르는 것이 바람직하다. 이 경우, 접촉 라미나(2)는 호일로부터의 절단 또는 스탬핑(stamping)을 통해 얻어지는 것이 유리할 수 있다. 그러나, 제 1 두께 범위가 10분의 수 밀리미터 내지 수 밀리미터, 바람직하게는 제 1 두께가 약 1 밀리미터인, 심지어 더 두꺼운 접촉 라미나(2)를 사용하는 것이 바람직하다. 이 경우, 접촉 라미나(2)는 금속판을 절단 또는 스탬핑함으로써 제조되는 것이 유리할 수 있다.
접촉 라미나(2)는 실질적으로 Al 또는 Ag를 포함하는 것이 바람직하다. 이러한 물질은, 한편, 비교적 비용 효율이 높다. 또한, 공융 혼합물의 형성은, Si의 경우, Ag와 Al으로 만들어진 접촉 라미나(2)를 구비한 반도체 물질로서 특히 확실하게 영향을 받고, 전체 반도체 칩(11)에 뻗어있는 것으로 알려졌다. 이는 그 중에서도 특히, Ag과 Al이 Si와 중간 상(intermediate phase)을 형성하지 않는다는 사실에 의해 발생하는 것으로 간주될 수 있다. 중간 상은, 특정한 대역 너비(bandwidth) 내의 정량비를 갖거나, 또는 이와 달리 엄격하게 화학량론적인 정량비를 갖는, 특정한 물리적 특성을 특징으로 하는 혼합물인 것으로 이해된다. 이러한 중간상은 비교적 안정하고 확산 과정을 지연시켜서, 반도체 칩(11)을 통한 합금화는 더 이상 보장되지 않는다. 그러나, 접촉 라미나(2)는 또한 Cu, Au 또는 Mg, 금속 Al, Ag, Au, Cu 또는 Mg 중 두 개 이상의 금속으로 만들어진 합금을 실질적으로 포함하는 것이 유리할 수 있다.
표면층(32)은 귀금속, 유리하게는 Ag, Au, Pd, Rh 또는 Ru를 실질적으로 포함하는 것이 바람직하다. 표면층은 0.1㎛ 내지 5㎛, 바람직하게는 약 0.2㎛의 제 3 두께를 갖는 것이 바람직하다.
표면층은 또한 전기 전도성 질화물, 유리하게는 TiN, CrN 또는 ZrN 또는 흑연을 실질적으로 포함할 수 있는 것이 바람직하다. 이 경우, 제 3 두께는 바람직하게는 0.1㎛ 내지 5㎛, 바람직하게는 약 1㎛이다. 본 명세서의 이 부분과 이후 부분에서, "A가 실질적으로 X를 포함한다"는 것은, X가 물품(A)에 함유되어 있는 모든 물질 X, Y, Z,... 중 가장 많은 중량비를 갖는 물질이라는 것을 의미하는 것으로 이해된다. 이 경우, X는 적어도 90%의 중량비를 갖는 것이 바람직하다. 그러나, A는 또한 순수한 X를 포함하는 것이 유리할 수 있다.
본 발명의 바람직한 개선된 형태에서, 접촉 라미나(2)는 실질적으로 Al 또는 Mg를 포함하고, 보호층은 우수한 피복 물질, 바람직하게는 화학 증착되거나 전기 증착된 Ni로 만들어진 기저층(31)을 갖는다. 이 경우, 기저층(31)의 제 4 두께는, 바람직하게는 수 마이크로미터, 바람직하게는 약 1 내지 15 마이크로미터, 바람직하게는 약 2 내지 3 마이크로미터이다. 이 경우, 기저층(31)은 접촉 라미나(2)와 표면층(32)간의 접촉 부식을 방지한다.
본 발명의 바람직한 개선 형태에서, 표면층(32)은, Rh, Ru 또는 전기 전도성 질화물, 바람직하게는 TiN, CrN 또는 ZrN을 실질적으로 포함한다. 일반적인 작동 온도에서, Ag로 만들어진 제 1 전극 금속화(12)를 구비한 접점에서, Rh는 매우 약한 확산만을 갖고, Ru와 질화물은 심지어 전혀 확산을 갖지 않는다. 제 1 전극 금속화(12)와 접촉 라미나(2) 사이에 고정된 물질 연결부가 형성되는 것은 특히 효율적으로 방지된다. 접촉 라미나(2)가 실질적으로 Al 또는 Mg를 포함하고, 표면층(32)이 실질적으로 Ru를 포함하면, 기저층(31)은 다소 두꺼운 것, 바람직하게는 약 6㎛ 내지 15㎛인 것이 유리하다. 이는, Ru가 Ru 배쓰(Ru bath)에서 증착될 때 특히 중요한데, 이 Ru 배쓰에서는 약 1의 pH 값이 일반적으로 우세하고, 이러한 이유 때문에 Ru 배쓰는 화학적으로 매우 공격성이 크다. 또한, 얇은 금층은, Ni과 Ru 사이의 접착성을 향상시키기 위해, Ni로 만들어진 기저층(31)과 표면층(32) 사이에 제공되는 것이 유리하다. 이 경우, 금층의 제 5 두께는 10분의 수 마이크로미터의 범위에 있는 것이 바람직하고, 이는 약 0.2 마이크로미터인 것이 바람직하다.
본 발명의 바람직한 개선 형태에서, 보호층은, 바람직하게는 귀금속을 포함하고, 유리하게는 실질적으로 Ag, Au, Pd, Rh 또는 Ru를 포함하는 개별층만을 포함한다. 이 경우, 보호층의 제 6 두께는 바람직하게는 0.1㎛ 내지 5㎛, 바람직하게는 약 0.2㎛이다. 표면층(32)은 또한 전기 전도성 질화물, 유리하게는 TiN, CrN 또는 ZrN, 또는 흑연을 실질적으로 포함하는 것이 바람직할 수 있다. 이 경우, 보호층의 제 6 두께는 바람직하게는 0.1㎛ 내지 5㎛, 바람직하게는 약 1㎛이다.
(참조 부호 목록)
(11) 반도체 칩
(12) 제 1 주 전극의 제 1 전극 금속화
(13) 제 2 주 전극의 제 2 전극 금속화
(2) 접촉 라미나
(31) 기저층
(32) 표면층
(91) 베이스플레이트
(92) 피복 플레이트
(93) 측벽(sidewall)
상술한 바와 같이, 본 발명은, 전력용 반도체 모듈이 작동하는 동안, 접촉 저항에 의해 발생한 열이 전력용 반도체 모듈을 파괴시킬 정도로 크게 접촉 요소와 제 1 주 전극간의 접촉 저항을 증가시키는 문제가 발생하지 않도록 개선된, 접촉 요소를 갖는 적어도 하나의 반도체 칩을 구비한 단락 방지 전력용 반도체 모듈 (short-circuit-proof power semiconductor module) 제조에 사용된다.

Claims (10)

  1. 전력용 반도체 모듈(power semiconductor module)로서,
    - 반도체 물질로 만들어지고, 제 1 및 제 2 주 전극 (main electrode)을 구비한 하나 또는 복수의 반도체 칩(11)과,
    - 제 1 및 제 2 주 연결부 (main connection)(92,91)와,
    - 상기 제 1 주 전극 및 상기 제 1 주 연결부(92)와 전기적으로 접촉하는 접촉 라미나(2)로서,
    - 상기 접촉 라미나(2)는 합금 파트너(alloying partner)를 포함하고, 상기 합금 파트너와 상기 반도체 물질 사이에 공융 혼합물(eutectic)이 형성될 수 있으며,
    - 상기 접촉 라미나는 전기 전도성 보호층(31,32)으로 코팅되어 있는, 상기 접촉 라미나를
    포함하는, 전력용 반도체 모듈에 있어서,
    - 상기 보호층(31,32)은 상기 접촉 라미나(2)에 도포된 하나 또는 복수의 전기 전도성 기저층(31)과,
    - 외부 접촉 영역을 형성하는 전기 전도성 표면층(32)을 구비하고,
    - 상기 기저층과 상기 표면층은 서로 다른 물질을 포함하고,
    상기 표면층(32)은 상기 접촉 라미나(2)와 상기 제 1 주 연결부(92) 사이와, 상기 접촉 라미나(2)와 상기 반도체 칩(11) 사이에 존재하는 것을 특징으로 하는, 전력용 반도체 모듈.
  2. 제 1항에 있어서, 상기 기저층(31)은 Ni을 포함하는 것을 특징으로 하는, 전력용 반도체 모듈.
  3. 제 1항 또는 제 2항에 있어서,
    - 상기 표면층(32)은 0.1㎛ 내지 5㎛의 두께를 갖는 것을 특징으로 하는, 전력용 반도체 모듈.
  4. 제 1항 또는 제 2항에 있어서,
    - 상기 표면층(32)은 Ru를 포함하고,
    - 얇은 금층을 포함하는 전기 전도성 층은 상기 표면층(32)과 상기 기저층(31) 사이에 제공되고, 상기 전기 전도성 층은 Au를 포함하는
    것을 특징으로 하는, 전력용 반도체 모듈.
  5. 제 1항 또는 제 2항에 있어서,
    - 상기 반도체 칩(11)은 내부에 IGBT 구조 또는 다이오드 구조를 갖는
    것을 특징으로 하는, 전력용 반도체 모듈.
  6. 제 1항에 있어서,
    - 상기 기저층(31)은 피복 물질을 포함하고,
    - 상기 표면층(32)은,
    a. 산화되지 않고, 화학 반응성을 나타내지 않으며,
    b. 상기 제 1 주 전극의 제 1 전극 금속화와 화학적으로 반응하지 않고, 접촉 부식성과 물질의 확산을 모두 나타내지 않으며,
    c. 상기 접촉 라미나가 손상되거나 변형되지 않는 온도에서 증착될 수 있는
    특성 중 한 가지 이상의 특성을 갖는 물질을 포함하는
    것을 특징으로 하는, 전력용 반도체 모듈.
  7. 제 2항에 있어서, 기저층의 두께는 1㎛ 내지 15㎛인 것을 특징으로 하는, 전력용 반도체 모듈.
  8. 제 2항에 있어서, 기저층의 두께는 2㎛ 내지 3㎛인 것을 특징으로 하는, 전력용 반도체 모듈.
  9. 제 4항에 있어서, 상기 전기 전도성 층의 두께는 0.2㎛인 것을 특징으로 하는, 전력용 반도체 모듈.
  10. 제 4항에 있어서, 기저층의 두께는 6㎛ 내지 15㎛인 것을 특징으로 하는, 전력용 반도체 모듈.
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