KR101016952B1 - Method of manufacturing semiconductor device - Google Patents

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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Abstract

본 발명은 AHO 유전막을 적용한 MIM 구조 캐패시터 제조에서 유전막의 열처리 공정 시 하부전극 및 배리어금속막의 산화를 효과적으로 방지하여 캐패시터의 전기적 특성을 향상시킬 수 있는 방법을 제공한다.The present invention provides a method of improving the electrical characteristics of the capacitor by effectively preventing the oxidation of the lower electrode and the barrier metal film during the heat treatment process of the dielectric film in the MIM structure capacitor applying the AHO dielectric film.

본 발명은 절연막에 의해 분리되고, 상부에 배리어금속막이 구비된 하부전극콘택 플러그가 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 캐패시터 절연막을 형성하는 단계; 플러그 상의 배리어금속막이 노출되도록 캐패시터 절연막을 식각하여 캐패시터 형성을 위한 홀을 형성하는 단계; 홀 표면에 금속막의 하부전극을 형성하는 단계; 하부전극 및 캐패시터 절연막 상에 탄탈륨막을 형성하는 단계; 탄탈륨막 상부에 유전막을 형성하는 단계; 유전막 내의 불순물 및 결함을 제거함과 동시에 탄탈륨막을 산화시켜 탄탈륨산화막을 형성하는 단계; 및 유전막을 열처리하는 단계; 및 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
The present invention provides a semiconductor substrate comprising: a semiconductor substrate separated by an insulating film and having a lower electrode contact plug having a barrier metal film formed thereon; Forming a capacitor insulating film on the front surface of the substrate; Etching the capacitor insulating film to expose the barrier metal film on the plug to form a hole for forming the capacitor; Forming a lower electrode of the metal film on the hole surface; Forming a tantalum film on the lower electrode and the capacitor insulating film; Forming a dielectric film on the tantalum film; Removing the impurities and defects in the dielectric film and simultaneously oxidizing the tantalum film to form a tantalum oxide film; And heat treating the dielectric film; And forming a top electrode on the dielectric layer.

캐패시터, 유전막, MIM, 탄탈륨, 탄탈륨산화막, 하부전극Capacitor, Dielectric Film, MIM, Tantalum, Tantalum Oxide, Bottom Electrode

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE} METHODS OF MANUFACTURING SEMICONDUCTOR DEVICE             

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing

10 : 반도체 기판 11 : 층간절연막10 semiconductor substrate 11 interlayer insulating film

12 : 하부전극콘택 플러그 13a : Ti막12: lower electrode contact plug 13a: Ti film

13b : TiN막 13 : 배리어금속막13b: TiN film 13: barrier metal film

14a : 질화막 14b : 산화막14a: nitride film 14b: oxide film

14 : 캐패시터 절연막 15 : 홀14 capacitor insulating film 15 hole

16 : 하부전극 17 : Ta막16: lower electrode 17: Ta film

17a : Ta2O5막 18 : 유전막17a: Ta 2 O 5 film 18: dielectric film

19 : 상부전극
19: upper electrode

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 금속-절연체-금속(Metal-Insulator-Metal) 구조의 캐패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor having a metal-insulator-metal structure.

반도체 소자의 고집적화에 따른 셀면적 감소에도 불구하고 셀당 요구되는 약 25fF 이상의 캐패시터 용량은 지속적으로 유지되어야 하므로, 캐패시터 용량 확보를 위해 캐패시터의 등가 산화막 두께(Tox) 감소가 요구될 뿐만 아니라 신뢰성 있는 소자 제조를 위해 전기적 특성을 개선시키는 것이 필요하다. Despite the reduction in cell area due to the high integration of semiconductor devices, the capacitor capacity of more than about 25 fF per cell must be maintained continuously, so that the equivalent oxide film thickness (Tox) of the capacitor is required to secure the capacitor capacity, and also a reliable device manufacturing is possible. It is necessary to improve the electrical properties.

따라서, 탄탈륨산화(Ta2O5, ε= 25)막, 알루미나(Al2O3; ε= 9)막 및 하프늄산화(HfO2; ε= 30∼50)막과 같은 고유전율의 유전막 개발과 함께 캐패시터의 상부 및 하부 전극 물질로서 폴리실리콘막과 달리 표면 산화막이 생성되지 않아 Tox 감소에 유리한 금속막을 적용한 MIM 구조의 캐패시터에 대한 연구가 이루어지고 있다. 또한, 최근에는 고유전율의 유전막으로서 Al2O3막과 HfO2막이 적층되어 상호 보완을 이루는 이른바 AHO막을 주로 적용하고 있으며, 캐패시터의 전기적 특성 개선을 위해 유전막 증착 후 열처리 공정을 수행하고 있다.Therefore, high dielectric constant dielectric films such as tantalum oxide (Ta 2 O 5 , ε = 25), alumina (Al 2 O 3 ; ε = 9) and hafnium oxide (HfO 2 ; In addition, unlike the polysilicon film as the upper and lower electrode materials of the capacitor, a surface oxide film is not produced, and thus, a research on a capacitor having a MIM structure in which a metal film is advantageous for reducing Tox has been made. In addition, recently, a so-called AHO film, which is complemented by stacking Al 2 O 3 film and HfO 2 film as a high dielectric constant film, is mainly applied. In order to improve electrical characteristics of the capacitor, a heat treatment process is performed after the deposition of the dielectric film.

그러나, 상술한 MIM 구조의 캐패시터와 같이 하부전극으로서 금속막을 적용하는 경우에는 AHO 유전막 증착 후 수행되는 열처리 공정 시 산소 확산에 의해 하부전극과 하부전극 하부에 형성된 배리어금속막의 산화가 발생하므로, 폴리실리콘막을 적용하는 경우에 비해 분위기 개스 및 온도 등의 열처리 공정 조건이 더 제한 됨으로써, 캐패시터의 전기적 특성 확보에 어려움이 있다.However, in the case where the metal film is applied as the lower electrode like the capacitor of the MIM structure described above, polysilicon is oxidized since the barrier metal film formed on the lower electrode and the lower electrode is caused by oxygen diffusion during the heat treatment process performed after the AHO dielectric film deposition. Compared with the case where the film is applied, the heat treatment process conditions such as the atmosphere gas and the temperature are further limited, thereby making it difficult to secure the electrical characteristics of the capacitor.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, AHO 유전막을 적용한 MIM 구조 캐패시터 제조에서 유전막의 열처리 공정 시 하부전극 및 배리어금속막의 산화를 효과적으로 방지하여 캐패시터의 전기적 특성을 향상시킬 수 있는 방법을 제공하는데 그 목적이 있다.
The present invention is proposed to solve the problems of the prior art as described above, in the manufacture of the MIM structure capacitor to which the AHO dielectric film is applied to improve the electrical characteristics of the capacitor by effectively preventing the oxidation of the lower electrode and the barrier metal film during the heat treatment process of the dielectric film. The purpose is to provide a way to do this.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 절연막에 의해 분리되고, 상부에 배리어금속막이 구비된 하부전극콘택 플러그가 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 캐패시터 절연막을 형성하는 단계; 플러그 상의 배리어금속막이 노출되도록 캐패시터 절연막을 식각하여 캐패시터 형성을 위한 홀을 형성하는 단계; 홀 표면에 금속막의 하부전극을 형성하는 단계; 하부전극 및 캐패시터 절연막 상에 탄탈륨막을 형성하는 단계; 탄탈륨막 상부에 유전막을 형성하는 단계; 유전막 내의 불순물 및 결함을 제거함과 동시에 탄탈륨막을 산화시켜 탄탈륨산화막을 형성하는 단계; 및 유전막을 열처리하는 단계; 및 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.According to an aspect of the present invention for achieving the above technical problem, an object of the present invention is to prepare a semiconductor substrate having a lower electrode contact plug is separated by an insulating film, the barrier metal film is provided on the upper; Forming a capacitor insulating film on the front surface of the substrate; Etching the capacitor insulating film to expose the barrier metal film on the plug to form a hole for forming the capacitor; Forming a lower electrode of the metal film on the hole surface; Forming a tantalum film on the lower electrode and the capacitor insulating film; Forming a dielectric film on the tantalum film; Removing the impurities and defects in the dielectric film and simultaneously oxidizing the tantalum film to form a tantalum oxide film; And heat treating the dielectric film; And forming a top electrode on the dielectric layer.

바람직하게, 탄탈륨막은 원자층증착에 의해 소오스 개스로서 TaCl5를 사용하 고 반응 소오스의 운반개스로서 N2 또는 Ar을 사용하고 퍼지(purge) 개스로서 H2 또는 NH3를 사용하여, 200 내지 350℃의 온도 및 0.1 내지 10torr의 압력 하에서 형성하고, 이때 소오스 물질의 양은 0.006 내지 0.1cc/min으로 유지하고, 퍼지개스 및 운반개스의 유량은 각각 100 내지 200sccm으로 유지한다.Preferably, the tantalum film is 200-350 using TaCl 5 as the source gas by atomic layer deposition, N 2 or Ar as the carrier gas of the reaction source, and H 2 or NH 3 as the purge gas. It is formed under a temperature of 0.degree. C. and a pressure of 0.1 to 10 torr, wherein the amount of source material is maintained at 0.006 to 0.1 cc / min, and the flow rates of the purge gas and the carrier gas are maintained at 100 to 200 sccm, respectively.

또한, 유전막은 원자층증착에 의해 HfO2/Al2O3/HfO2막 또는 Al2O3/HfO2/Al2O3/ HfO2막으로 형성하고, 유전막 내부의 결함 및 불순물 제거는 플라즈마 처리 또는 UV/O3 처리로 수행하는데, 플라즈마 처리는 300 내지 400℃의 온도, 0. 1 내지 1 torr의 압력 및 50 내지 200W의 전력 하에서 O2, N2O 또는 N2＋O 2 분위기로 30 내지 120초 동안 실시하고, UV/O3 처리는 300 내지 450℃의 온도에서 2 내지 10분 동안 15 내지 30mW/㎠의 강도로 실시한다.In addition, the dielectric film is formed of an HfO 2 / Al 2 O 3 / HfO 2 film or an Al 2 O 3 / HfO 2 / Al 2 O 3 / HfO 2 film by atomic layer deposition. Treatment or UV / O 3 treatment, wherein the plasma treatment is carried out in an O 2 , N 2 O or N 2 + O 2 atmosphere at a temperature of 300 to 400 ° C., a pressure of 0.1 to 1 torr and a power of 50 to 200 W. To 120 seconds, and UV / O 3 treatment is performed at an intensity of 15 to 30 mW / cm 2 for 2 to 10 minutes at a temperature of 300 to 450 ° C.

또한, 유전막의 열처리는 Ar, N2 분위기에서 급속열처리 또는 노어닐링으로 수행하는데, 급속열처리는 500 내지 750℃에서 30 내지 120초 동안 실시하고, 노어닐링은 500 내지 700℃의 온도에서 10 내지 30분 동안 실시한다.In addition, heat treatment of the dielectric film is carried out by rapid heat treatment or nonealing in Ar, N 2 atmosphere, rapid heat treatment is carried out for 30 to 120 seconds at 500 to 750 ℃, nonealing is 10 to 30 at a temperature of 500 to 700 ℃ Run for minutes.

또한, 하부전극의 금속막은 TiN막은 Ru막, Ir막, Pt막, Ru/RuO2막, Ir/IrO2막, SrRuO3막 및 Pt막 중 선택되는 하나, 바람직하게 TiN막으로 이루어지고, 상부전극은 TiN막으로 이루어진다.Further, the metal film of the lower electrode is made of one selected from a Ru film, an Ir film, a Pt film, a Ru / RuO 2 film, an Ir / IrO 2 film, an SrRuO 3 film, and a Pt film, preferably a TiN film. The electrode is made of a TiN film.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보 다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily implement the present invention.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 MIM 구조의 캐패시터 제조방법을 설명하기 위한 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a capacitor of a MIM structure according to an embodiment of the present invention.

도 1a를 참조하면, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 층간절연막(11)을 식각하여 하부전극 콘택홀을 형성한다. 그 다음, 콘택홀을 매립하도록 플러그 물질로서 폴리실리콘막을 증착하고, 화학기계연마(Chemical Mechanical Polishing; CMP) 또는 에치백 (etch-back) 공정에 의해 폴리실리콘막을 분리시켜, 콘택홀을 매립하면서 콘택홀 상부측에서 리세스(recess)를 가지는 하부전극콘택 플러그(12)를 형성한다. 그 다음, 리세스를 매립하도록 기판 전면 상에 Ti막(13a)과 TiN막(13b)을 순차적으로 증착하고, CMP 또는 에치백 공정을 수행하여 기판 표면을 평탄화함과 동시에 플러그(12) 상부에만 배리어금속막(13)을 형성한다.Referring to FIG. 1A, an interlayer insulating layer 11 is formed on a semiconductor substrate 10 where predetermined processes such as transistors and bit lines are completed, and the interlayer insulating layer 11 is etched to form lower electrode contact holes. Then, a polysilicon film is deposited as a plug material to fill the contact hole, the polysilicon film is separated by chemical mechanical polishing (CMP) or etch-back process, and the contact is filled while filling the contact hole. A lower electrode contact plug 12 having a recess in the upper portion of the hole is formed. Then, the Ti film 13a and the TiN film 13b are sequentially deposited on the entire surface of the substrate so as to fill the recess, and the surface of the substrate is planarized by performing a CMP or etch back process. The barrier metal film 13 is formed.

도 1b를 참조하면, 평탄화된 기판 전면 상에 캐패시터 절연막(14)으로서 질화막(SiN; 14a)과 산화막(14b)을 순차적으로 증착한다. 여기서, 질화막(14a)은 이후 습식식각에 의한 산화막(14b) 제거시 식각배리어로서 작용한다. 그 후, 플러그(12) 상의 배리어금속막(13)이 노출되도록 캐패시터 절연막(14)을 식각하여, 캐패시터 형성을 위한 홀(15)을 형성한다.Referring to FIG. 1B, a nitride film (SiN) 14a and an oxide film 14b are sequentially deposited as the capacitor insulating film 14 on the entire surface of the flattened substrate. Here, the nitride film 14a acts as an etching barrier when the oxide film 14b is subsequently removed by wet etching. Thereafter, the capacitor insulating film 14 is etched so that the barrier metal film 13 on the plug 12 is exposed to form a hole 15 for forming the capacitor.

도 1c를 참조하면, 홀(15)을 포함하는 캐패시터 절연막(14) 표면에 화학기상증착(Chemcial Vapor Deposition; CVD)에 의해 하부전극 물질로서 TiN막을 증착하 고, CMP 또는 에치백 공정에 의해 TiN막을 분리시켜 하부전극(16)을 형성한다. 바람직하게, TiN막은 소오스 물질로서 TiCl4를 사용하고 반응 개스로서 NH3를 사용하여, 500 내지 650℃의 온도 및 0.1 내지 10torr의 압력 하에서 200 내지 400Å의 두께로 증착하고, 이때 소오스 물질 및 반응개스의 유량은 각각 10 내지 1000 sccm 으로 유지한다. 또한, TiN막은 Ru막, Ir막, Pt막, Ru/RuO2막, Ir/IrO2막, SrRuO 3막 및 Pt막과 같은 금속막으로 대체될 수 있다. Referring to FIG. 1C, a TiN film is deposited as a lower electrode material by chemical vapor deposition (CVD) on a surface of a capacitor insulating film 14 including a hole 15, and the TiN film is formed by a CMP or etch back process. The film is separated to form the lower electrode 16. Preferably, the TiN film is deposited to a thickness of 200 to 400 kPa under a temperature of 500 to 650 ° C. and a pressure of 0.1 to 10 torr, using TiCl 4 as the source material and NH 3 as the reaction gas, wherein the source material and the reaction gas are used. Are maintained at 10 to 1000 sccm, respectively. In addition, the TiN film may be replaced with a metal film such as a Ru film, an Ir film, a Pt film, a Ru / RuO 2 film, an Ir / IrO 2 film, a SrRuO 3 film, and a Pt film.

도 1d를 참조하면, 하부전극(16) 및 캐패시터 절연막(14) 상에 소오스 물질로서 TaCl5를 사용하고 반응 소오스의 운반개스로서 N2 또는 Ar을 사용하고 퍼지(purge) 개스로서 H2 또는 NH3를 사용하여, 200 내지 350℃의 온도 및 0.1 내지 10torr의 압력 하에서 원자층증착(Atomic Layer Deposition; ALD)에 의해 탄탈륨(Ta)막(17)을 증착한다. 이때, 소오스 물질의 양은 0.006 내지 0.1cc/min으로 유지하고, 퍼지개스 및 운반개스의 유량은 각각 100 내지 200sccm으로 유지한다. 바람직하게, ALD에 의한 Ta막의 증착은, 150 내지 200℃로 온도에서 TaCl5를 기화시키는 제 1 단계, 기화된 TaCl5를 0.1 내지 수초 동안 챔버 내부로 플로우(flow)시키는 제 2 단계, H2 또는 NH3에 의해 0.1 내지 수초 동안 챔버를 퍼지하는 제 3 단계; 챔버 내부로 H2 또는 NH3를 플로우시키면서 30 내지 500W의 플라즈마 전력과 0.1 내지 10torr의 압력에서 0.1 내지 수초 동안 플라즈마 처리를 실시하는 제 4 단계; 및 제 1 내지 제 4 단계를 소정 회수만큼 반복 수행하는 제 5 단계로 이루어진다. 이때, 제 3 단계에서 퍼지 시에 동시에 플라즈마를 여기시켜 제 4 단계를 생략할 수도 있다. Referring to FIG. 1D, TaCl 5 is used as the source material on the lower electrode 16 and the capacitor insulating film 14, and N 2 or Ar is used as the carrier gas of the reaction source, and H 2 or NH is used as the purge gas. Using 3 , a tantalum (Ta) film 17 is deposited by atomic layer deposition (ALD) at a temperature of 200 to 350 ° C. and a pressure of 0.1 to 10 torr. At this time, the amount of the source material is maintained at 0.006 to 0.1 cc / min, the flow rate of the purge gas and the carrier gas is maintained at 100 to 200 sccm, respectively. Preferably, the deposition of the Ta film by ALD is a first step of vaporizing TaCl 5 at a temperature from 150 to 200 ° C., a second step of flowing vaporized TaCl 5 into the chamber for 0.1 to several seconds, H 2 Or a third step of purging the chamber for 0.1 to several seconds with NH 3 ; A fourth step of performing a plasma treatment for 0.1 to several seconds at a plasma power of 30 to 500 W and a pressure of 0.1 to 10 torr while flowing H 2 or NH 3 into the chamber; And a fifth step of repeatedly performing the first to fourth steps by a predetermined number of times. At this time, the fourth step may be omitted by simultaneously exciting the plasma during the purge in the third step.

도 1e를 참조하면, Ta막(17) 상부에 Hf 소오스 물질로서 Hf(NEtMe)4를 사용하고 반응 소오스의 운반개스, 산화제 및 퍼지개스로서 Ar, O3 및 N2를 각각 사용하여, 250 내지 500℃의 온도 및 0.1 내지 1torr의 압력 하에서 ALD에 의해 30 내지 40Å의 두께로 제 1 HfO2 박막을 증착한다. 바람직하게, ALD에 의한 HfO2 박막의 증착은, 150 내지 250sccm 유량의 Ar에 의해 Hf(NEtMe)4를 0.1 내지 10초 동안 챔버 내부로 플로우시키는 제 1 단계; 200 내지 400sccm 유량의 N2에 의해 3 내지 10초 동안 챔버를 퍼지하는 제 2 단계; 챔버 내부로 3 내지 10초 동안 200 내지 500sccm 유량의 O3를 플로우시키는 제 3 단계; 50 내지 200sccm 유량의 N2에 의해 챔버를 퍼지하는 제 4 단계; 및 제 1 내지 제 4 단계를 상기 두께까지 반복 수행하는 제 5 단계로 이루어진다. 그 다음, 제 1 HfO2 박막 상부에 Al 소오스 물질로서 TMA[Al(CH3)3]를 사용하고, 제 1 HfO2 박막의 증착시와 마찬가지로 반응 소오스의 운반개스, 산화제 및 퍼지개스로서 Ar, O3 및 N2를 각각 사용하여, 250 내지 500℃의 온도 및 0.1 내지 1torr의 압력 하에서 ALD에 의해 5 내지 20Å의 두께로 Al2O3 박막을 증착한다. 바람직하게, ALD에 의한 Al2O3 박막의 증착은, 20 내지 100sccm 유 량의 Ar에 의해 TMA[Al(CH3)3]를 0.1 내지 5 초 동안 챔버 내부로 플로우시키는 제 1 단계; 50 내지 300sccm 유량의 N2에 의해 0.1 내지 5초 동안 챔버를 퍼지하는 제 2 단계; 챔버 내부로 3 내지 10초 동안 200 내지 500sccm 유량의 O3를 플로우시키는 제 3 단계; 300 내지 1000sccm 유량의 N2에 의해 챔버를 퍼지하는 제 4 단계; 및 제 1 내지 제 4 단계를 상기 두께까지 반복 수행하는 제 5 단계로 이루어진다. 그 후, Al2O3 박막 상부에 제 1 HfO2 박막과 동일한 방법 및 두께로 제 2 HfO 2 박막을 증착하여, HfO2/Al2O3/HfO2막의 적층구조로 이루어진 AHO 유전막(18)을 형성한다. 여기서, HfO2/Al2O3/HfO2막은 Al2O3/HfO 2/Al2O3/HfO2막으로 대체될 수 있다.Referring to FIG. 1E, using Hf (NEtMe) 4 as the Hf source material on the Ta film 17 and using Ar, O 3 and N 2 as a carrier gas, an oxidant and a purge gas of the reaction source, respectively, 250 to The first HfO 2 thin film is deposited to a thickness of 30 to 40 kPa by ALD under a temperature of 500 ° C. and a pressure of 0.1 to 1 torr. Preferably, the deposition of the HfO 2 thin film by ALD comprises: a first step of flowing Hf (NEtMe) 4 into the chamber for 0.1 to 10 seconds by Ar at a flow rate of 150 to 250 sccm; A second step of purging the chamber for 3 to 10 seconds by N 2 at a flow rate of 200 to 400 sccm; A third step of flowing O 3 at a flow rate of 200 to 500 sccm for 3 to 10 seconds into the chamber; A fourth step of purging the chamber by N 2 at a flow rate of 50 to 200 sccm; And a fifth step of repeatedly performing the first to fourth steps up to the thickness. Then, the first as Al source material to the HfO 2 thin film upper TMA [Al (CH 3) 3 ] to a use, a first of the reaction source similarly to the depositing transporting gas, the oxidant and a purge gas of HfO 2 thin film Ar, The Al 2 O 3 thin films are deposited with a thickness of 5 to 20 kPa by ALD using a temperature of 250 to 500 ° C. and a pressure of 0.1 to 1 tor using O 3 and N 2 , respectively. Preferably, the deposition of the Al 2 O 3 thin film by ALD, the first step of flowing the TMA [Al (CH 3 ) 3 ] into the chamber for 0.1 to 5 seconds by a flow rate of 20 to 100 sccm; A second step of purging the chamber for 0.1-5 seconds by N 2 at a flow rate of 50-300 sccm; A third step of flowing O 3 at a flow rate of 200 to 500 sccm for 3 to 10 seconds into the chamber; A fourth step of purging the chamber by N 2 at a flow rate of 300 to 1000 sccm; And a fifth step of repeatedly performing the first to fourth steps up to the thickness. Then, Al 2 O 3 thin films above the first and HfO by the same method and the thickness of the second thin film deposition of claim 2, HfO 2 film, AHO dielectric layer 18 made of HfO 2 / Al 2 O 3 / HfO 2 film layered structure to To form. Here, the HfO 2 / Al 2 O 3 / HfO 2 film may be replaced with an Al 2 O 3 / HfO 2 / Al 2 O 3 / HfO 2 film.

그 다음, 저온에서 플라즈마 처리 또는 UV/O3 처리를 실시하여 AHO 유전막(18) 내에 함유되어 있는 탄소, 수소 등의 불순물 및 산소 공공과 같은 결함을 제거한다. 바람직하게, 플라즈마 처리는 300 내지 400℃의 온도, 0. 1 내지 1 torr의 압력 및 50 내지 200W의 전력 하에서 O2, N2O 또는 N2＋O 2 분위기로 30 내지 120초 동안 실시하고, UV/O3 처리는 300 내지 450℃의 온도에서 2 내지 10분 동안 15 내지 30mW/㎠의 강도(intensity)로 실시한다. 이때, 하부전극(16)과 AHO 유전막(18) 사이에 개재된 Ta막(17)이 산화되어 Ta2O5막(17a)이 형성된다. 그 후, Ar, N2 분위기에서 열처리를 수행하여 AHO 유전막(18)의 유전 특성을 향상시킨다. 바람 직하게, 열처리는 급속열처리(Rapid Thermal Anneal; RTA)에 의해 500 내지 750℃에서 30 내지 120초 동안 실시하거나, 노어닐링(furnace annealing)에 의해 500 내지 700℃의 온도에서 10 내지 30분 동안 실시한다. 이때, 하부전극(16)과 AHO 유전막(18) 사이에 형성된 Ta2O5막(17a)에 의해 하부전극(16) 쪽으로 산소가 확산되는 것이 방지되어, 하부전극(16) 및 배리어금속막(14)의 산화가 발생되지 않는다. Then, plasma treatment or UV / O 3 treatment is performed at low temperature to remove impurities such as carbon, hydrogen and the like contained in the AHO dielectric film 18 and defects such as oxygen vacancies. Preferably, the plasma treatment is carried out for 30 to 120 seconds in an O 2 , N 2 O or N 2 + O 2 atmosphere at a temperature of 300 to 400 ° C., a pressure of 0.1 to 1 torr and a power of 50 to 200 W, and UV The / O 3 treatment is carried out at an intensity of 15 to 30 mW / cm 2 for 2 to 10 minutes at a temperature of 300 to 450 ° C. At this time, the Ta film 17 interposed between the lower electrode 16 and the AHO dielectric film 18 is oxidized to form a Ta 2 O 5 film 17a. Thereafter, heat treatment is performed in an Ar, N 2 atmosphere to improve the dielectric properties of the AHO dielectric film 18. Preferably, the heat treatment is carried out for 30 to 120 seconds at 500 to 750 ° C. by Rapid Thermal Anneal (RTA), or for 10 to 30 minutes at a temperature of 500 to 700 ° C. by furnace annealing. Conduct. At this time, oxygen is prevented from being diffused toward the lower electrode 16 by the Ta 2 O 5 film 17a formed between the lower electrode 16 and the AHO dielectric film 18, so that the lower electrode 16 and the barrier metal film ( No oxidation of 14) occurs.

그 다음, AHO 유전막(18) 상부에 금속막의 상부전극(19)을 형성한다. 바람직하게, 상부전극은 200 내지 400Å 두께의 CVD-TiN막과 600 내지 1000Å 두께의 물리기상증착(Physical Vapor Deposition; PVD)-TiN막의 이중막으로 형성한다. 더욱 바람직하게, CVD-TiN막은 소오스 물질로서 TiCl4를 사용하고 반응개스로서 NH3를 사용하여, 500 내지 600℃의 온도 및 0.1 내지 10torr의 압력에서 형성하고, 이때 소오스 물질과 반응개스의 유량은 각각 10 내지 1000sccm으로 유지한다.Next, the upper electrode 19 of the metal film is formed on the AHO dielectric film 18. Preferably, the upper electrode is formed of a double layer of 200 to 400 Å thick CVD-TiN film and 600 to 1000 Å thick Physical Vapor Deposition (PVD) -TiN film. More preferably, the CVD-TiN film is formed at a temperature of 500 to 600 ° C. and a pressure of 0.1 to 10 torr using TiCl 4 as the source material and NH 3 as the reaction gas, wherein the flow rate of the source material and the reaction gas is Maintain 10 to 1000 sccm, respectively.

상기 실시예에 의하면, 금속막의 하부전극과 AHO 유전막 사이에 Ta막을 개재하고, AHO 유전막 내부의 불순물 및 결함 제거 처리시 Ta막을 산화시켜 Ta2O5막을 형성하여 유전막의 열처리 공정 시 하부전극 및 배리어금속막의 산화를 방지함으로써, 캐패시터의 전기적 특성을 향상시킬 수 있게 된다.According to the above embodiment, a Ta film is interposed between the lower electrode of the metal film and the AHO dielectric film, and the Ta film is oxidized to form a Ta 2 O 5 film during the heat treatment of the dielectric film by oxidizing the Ta film during the removal of impurities and defects in the AHO dielectric film. By preventing the oxidation of the metal film, the electrical characteristics of the capacitor can be improved.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 AHO 유전막을 적용한 MIM 구조의 캐패시터 제조에서 유전막의 열처리 공정시 하부전극 및 배리어금속막의 산화를 방지할 수 있으므로 캐패시터의 전기적 특성을 향상시킬 수 있다.The present invention described above can prevent the oxidation of the lower electrode and the barrier metal film during the heat treatment process of the dielectric film in the manufacture of the capacitor of the MIM structure to which the AHO dielectric film is applied, thereby improving the electrical characteristics of the capacitor.

Claims (13)

절연막에 의해 분리되고, 상부에 배리어금속막이 구비된 하부전극콘택 플러그가 형성된 반도체 기판을 준비하는 단계;Preparing a semiconductor substrate having a lower electrode contact plug separated by an insulating layer and having a barrier metal layer formed thereon; 상기 기판 전면 상에 캐패시터 절연막을 형성하는 단계;Forming a capacitor insulating film on the entire surface of the substrate; 상기 플러그 상의 배리어금속막이 노출되도록 상기 캐패시터 절연막을 식각하여 캐패시터 형성을 위한 홀을 형성하는 단계;Etching the capacitor insulating layer to expose the barrier metal layer on the plug to form a hole for forming a capacitor; 상기 홀 표면에 금속막의 하부전극을 형성하는 단계;Forming a lower electrode of a metal film on the hole surface; 상기 하부전극 및 캐패시터 절연막 상에 탄탈륨막을 형성하는 단계;Forming a tantalum film on the lower electrode and the capacitor insulating film; 상기 탄탈륨막 상부에 유전막을 형성하는 단계; Forming a dielectric film on the tantalum film; 상기 유전막 내의 불순물 및 결함을 제거함과 동시에 상기 탄탈륨막을 산화시켜 탄탈륨산화막을 형성하는 단계; Removing the impurities and defects in the dielectric film and simultaneously oxidizing the tantalum film to form a tantalum oxide film; 상기 유전막을 열처리하는 단계; 및 Heat treating the dielectric film; And 상기 유전막 상부에 상부전극을 형성하는 단계Forming an upper electrode on the dielectric layer 를 포함하는 반도체 소자의 캐패시터 제조방법.Capacitor manufacturing method of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 탄탈륨막은 원자층증착에 의해 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The tantalum film is a capacitor manufacturing method of a semiconductor device, characterized in that formed by atomic layer deposition. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 탄탈륨막은 소오스 개스로서 TaCl5를 사용하고 반응 소오스의 운반개스로서 N2 또는 Ar을 사용하고 퍼지(purge) 개스로서 H2 또는 NH3를 사용하여, 200 내지 350℃의 온도 및 0.1 내지 10torr의 압력 하에서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The tantalum film uses TaCl 5 as the source gas, N 2 or Ar as the carrier gas of the reaction source, and H 2 or NH 3 as the purge gas, at a temperature of 200 to 350 ° C. and 0.1 to 10 torr. A capacitor manufacturing method of a semiconductor device, characterized in that formed under pressure. 제 3 항에 있어서, The method of claim 3, wherein 상기 소오스 물질의 양은 0.006 내지 0.1cc/min으로 유지하고, 퍼지개스 및 운반개스의 유량은 각각 100 내지 200sccm으로 유지하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The amount of the source material is maintained at 0.006 to 0.1cc / min, and the flow rate of the purge gas and the carrier gas is maintained at 100 to 200sccm, respectively. 제 1 항에 있어서, The method of claim 1, 상기 유전막은 원자층착에 의해 HfO2/Al2O3/HfO2막 또는 Al 2O3/HfO2/Al2O3/HfO2막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The dielectric film is formed of a HfO 2 / Al 2 O 3 / HfO 2 film or an Al 2 O 3 / HfO 2 / Al 2 O 3 / HfO 2 film by atomic layer deposition. 제 1 항 또는 제 5 항에 있어서, The method according to claim 1 or 5, 상기 유전막 내부의 결함 및 불순물 제거는 플라즈마 처리 또는 UV/O3 처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device, characterized in that the removal of defects and impurities in the dielectric film is performed by plasma treatment or UV / O 3 treatment. 제 6 항에 있어서, The method of claim 6, 상기 플라즈마 처리는 300 내지 400℃의 온도, 0. 1 내지 1 torr의 압력 및 50 내지 200W의 전력 하에서 O2, N2O 또는 N2＋O2 분위기로 30 내지 120초 동안 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The plasma treatment is performed for 30 to 120 seconds in an O 2 , N 2 O or N 2 + O 2 atmosphere at a temperature of 300 to 400 ℃, pressure of 0.1 to 1 torr and power of 50 to 200W Method for manufacturing a capacitor of a semiconductor device. 제 6 항에 있어서, The method of claim 6, 상기 UV/O3 처리는 300 내지 450℃의 온도에서 2 내지 10분 동안 15 내지 30mW/㎠의 강도로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The UV / O 3 treatment is a capacitor manufacturing method of a semiconductor device, characterized in that performed at an intensity of 15 to 30mW / ㎠ for 2 to 10 minutes at a temperature of 300 to 450 ℃. 제 1 항 또는 제 5 항에 있어서, The method according to claim 1 or 5, 상기 유전막의 열처리는 Ar, N2 분위기에서 급속열처리 또는 노어닐링으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.Heat treatment of the dielectric film is a capacitor manufacturing method of a semiconductor device, characterized in that performed by rapid heat treatment or nonealing in an Ar, N 2 atmosphere. 제 9 항에 있어서, The method of claim 9, 상기 급속열처리는 500 내지 750℃에서 30 내지 120초 동안 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The rapid heat treatment is a capacitor manufacturing method of a semiconductor device, characterized in that carried out for 30 to 120 seconds at 500 to 750 ℃. 제 9 항에 있어서, The method of claim 9, 상기 노어닐링은 500 내지 700℃의 온도에서 10 내지 30분 동안 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The nonealing is a capacitor manufacturing method of a semiconductor device, characterized in that performed for 10 to 30 minutes at a temperature of 500 to 700 ℃. 제 1 항에 있어서, The method of claim 1, 상기 하부전극의 금속막은 TiN막, Ru막, Ir막, Pt막, Ru/RuO2막, Ir/IrO2막, SrRuO3막 및 Pt막 중 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The metal film of the lower electrode is any one selected from TiN film, Ru film, Ir film, Pt film, Ru / RuO 2 film, Ir / IrO 2 film, SrRuO 3 film and Pt film. Manufacturing method. 제 1 항 또는 제 12 항에 있어서, The method of claim 1 or 12, 상기 상부전극은 TiN막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐 패시터 제조방법.And the upper electrode is made of a TiN film.
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