JP4357146B2 - Method for forming oxide dielectric film and method for manufacturing semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a method of forming an oxide dielectric film having superior adhesion and few interface defects on a metal film. SOLUTION: The method of forming an oxide dielectric film on a metal film of an element of platinum group by a chemical deposition method comprises a step S15 of depositing a first oxide dielectric film on a first condition having first oxidating power on the metal film and a step S16 of depositing a second oxide dielectric film on a second condition having second oxidating power higher than the first oxidating power on the first oxide dielectric film, thereby forming the oxide dielectric films. This suppresses the oxidation of a base film, raises the adhesion of the oxide dielectric film to the base film and checks the interface defect.

Description

【００３３】
第２の方法は、第１の成膜工程において成膜室の圧力が低い状態で成膜を行い、第２の成膜工程において成膜室の圧力が高い状態で成膜を行う方法である。例えば、表２に示すように、第１の成膜工程における成膜室圧力を０．５Ｔｏｒｒとして成膜を行い、第２の成膜工程における成膜室圧力を１．０Ｔｏｒｒとして成膜を行うことにより、第２の成膜工程における酸化力を第１の成膜工程における酸化力よりも大きくする。
【００３４】
【表２】

【００３５】
原料にＰＥＴ（ペントエトキシタンタル：Ｔａ（ＯＣ₂Ｈ₅）₅）を用いてタンタル酸化膜を成膜する場合、酸素だけでなく反応副生成物であるＨ₂Ｏも酸化種として作用する。したがって、成膜室の全圧を下げることによっても酸化力を抑えることができる。
【００３６】
第３の方法は、第１の成膜工程において成膜温度が低い状態で成膜を行い、第２の成膜工程において成膜温度が高い状態で成膜を行う方法である。例えば、表２に示すように、第１の成膜工程における成膜温度を４６０℃として成膜を行い、第２の成膜工程における成膜温度を４８０℃として成膜を行うことにより、第２の成膜工程における酸化力を第１の成膜工程における酸化力よりも大きくする。
【００３７】
【表３】

【００３８】
成膜中の設定温度が一定のままでも、圧力或いはガス流量を変化することにより温度を制御することも可能である。すなわち、圧力を低くすることによってウェーハ表面の温度を下げたり、ガス流量を多くして熱交換することができる。後者の場合、熱容量の大きなヘリウムガスを導入することにより、より大きな効果を得ることができる。
【００３９】
第１の成膜工程と第２の成膜工程において酸化力を変化してタンタル酸化膜を形成した場合、下地膜上には、酸素含有量の少ないタンタル酸化膜と、酸素含有量の多いタンタル酸化膜とが形成される。このような膜構造は、例えば透過型電子顕微鏡を用いたＥＤＡＸ測定により確認することができる。
【００４０】
なお、第１の成膜工程において酸化力を抑制する方法として、上記第１乃至第３の方法を任意に組み合わせるようにしてもよい。また、第１の成膜工程と第２の成膜工程とは、常圧又は減圧の反応チャンバ内で連続して行うことが望ましい。第１の成膜工程の後にウェーハを装置外に取り出すと、ウェーハ表面に不純物が付着する虞があり、良質のタンタル酸化膜が形成できないからである。
【００４１】
また、プレデポジション工程では、プレデポジション工程から第１の成膜工程に移行する際の圧力変化を抑えるため、第１の成膜工程に必要な量の酸素ガスや同等量のパージガスを導入することが望ましい。下地膜の酸化を抑える意味からはプレデポジション工程においても酸素ガスを導入しない方が望ましいが、酸素ガスを導入することは下地膜表面のカーボン系汚染物質を取り除く効果がある。表１〜３に記載の条件では、プレデポジション工程と第１の成膜工程において同量の酸素ガスを導入している。
【００４２】
次に、下地膜が酸化されることによる影響について、下地膜がルテニウム膜の場合を例にして具体的に説明する。
【００４３】
下地膜がルテニウム膜の場合、タンタル酸化膜の成膜過程で下地膜が酸化されると、ルテニウム膜とタンタル酸化膜との間には酸化ルテニウム膜が形成される。酸化ルテニウム膜は導電性の膜であり、酸化ルテニウムが形成されることによりタンタル酸化膜の誘電率を下げる方向には作用しない。また、酸化ルテニウムは、タンタル酸化膜との間に、ルテニウムとタンタル酸化膜との間におけるバンド不連続量よりも大きなバンド不連続量を形成する。したがって、ルテニウム膜とタンタル酸化膜との界面に酸化ルテニウムが形成された方が電気特性上好ましいとも考えられる。
【００４４】
しかしながら、ＤＲＡＭなどのデバイスへの適用を考えた場合、ルテニウム膜とタンタル酸化膜との間に形成される酸化ルテニウム膜が重大な問題をもたらすことがある。すなわち、キャパシタの形成後に水素を含む雰囲気で熱処理（例えばトランジスタの特性向上のために行われているフォーミングガスアニール）を行うと、ルテニウム膜とタンタル酸化膜との界面に形成されている酸化ルテニウムが還元されて膜剥がれを生じることがある。したがって、デバイスのトータルプロセスを考慮した場合、タンタル酸化膜の成膜過程におけるルテニウム膜の酸化を抑制することが望ましい。
【００４５】
このような膜剥がれは、ルテニウムの酸化量を３ｎｍ以下に抑えることにより防止することができる。すなわち、酸化ルテニウム膜は強い結晶配向性を有するため、ＣＶＤやスパッタで成膜した多結晶ルテニウム上に形成される酸化ルテニウム膜の均一性は乏しい。したがって、酸化ルテニウム膜の膜厚を３ｎｍ以下に抑えることにより、たとえ酸化ルテニウム膜が還元されてもルテニウム膜とタンタル酸化膜との間の密着性を十分に維持することができる。
【００４６】
ルテニウムの表面に形成される酸化ルテニウム膜は、成膜チャンバ内の圧力を例えば２．５Ｔｏｒｒ、成膜温度を例えば４８０℃とすると、その膜厚が３ｎｍ程度となる。したがって、このような条件を用いて第１の成膜工程における成膜を行えばよい。
【００４７】
また、成膜前のパージ昇温過程では、成膜炉内を低酸素濃度に設定してタンタル酸化膜／ルテニウム膜界面にラフネスの大きな酸化ルテニウム膜が形成されるのを抑制することが望ましい。これにより、タンタル酸化膜とルテニウム膜との界面は、Ｔａ−Ｏ−Ｒｕ−Ｏ−Ｒｕネットワークの代わりにＴａ−Ｏ−ＲｕやＴａ−Ｒｕ結合が多くなるため、密着性を向上することができる。
【００４８】
図２は、本発明の方法及び従来の方法を用いて成膜したタンタル酸化膜を有する容量素子の電気特性を示すグラフである。図２（ａ）は負の印加電圧を加えたときのリーク電流特性を示し、図２（ｂ）は正の印加電圧を加えたときのリーク電流特性を示している。
【００４９】
図中、点線は、一定条件でタンタル酸化膜を成膜する従来法を適用した場合であり、成膜温度を５００℃、圧力を１．３Ｔｏｒｒ、ＰＥＴ流量を４４ｍｇ／ｍｉｎ、酸素流量を１０００ｓｃｃｍ、として４８秒間の成膜を行い、膜厚約１３ｎｍのタンタル酸化膜の形成を行った場合である。実線は、酸化力の異なる２段階の成膜工程でタンタル酸化膜を成膜する本実施形態の方法を適用した場合であり、成膜温度を５００℃、圧力を１．３Ｔｏｒｒ、ＰＥＴ流量を４４ｍｇ／ｍｉｎ、酸素流量を１００ｓｃｃｍ、として１０秒間の成膜を行った後、酸素流量のみを１０００ｓｃｃｍに増加して３５秒間の成膜を行い、膜厚約１３ｎｍのタンタル酸化膜の形成を行った場合である。
【００５０】
リーク電流の測定は、２５６ｋ規模のキャパシタセルアレイで評価を行い、１セルあたりのリーク電流に換算することにより行った。また、容量素子の電極構造はシリンダ型とし、電極材料には上部電極及び下部電極ともにＣＶＤ法により成膜したルテニウム膜を用いた。
【００５１】
容量素子の容量値を測定したところ、従来法を用いて形成した容量素子の容量は２１．７ｆＦ／セル、本実施形態による方法を用いて形成した容量素子の容量は２２ｆＦ／セルであり、従来法を用いて形成した容量素子の方がわずかに厚い膜となっていた。しかしながら、リーク電流特性は本実施形態による方法を用いた場合の方が１桁近く低くなっており、従来法と比較してリーク電流を低減することができた。
【００５２】
このように、本実施形態によれば、酸化力が小さい第１の成膜工程と酸化力が大きい第２の成膜工程によりタンタル酸化膜を成膜するので、下地膜の酸化を抑制することができ、下地膜とタンタル酸化膜との密着性を高めることができとともに、界面欠陥を抑制することができる。また、このように成膜したタンタル酸化膜を用いて容量素子を形成する場合にあっては、リーク電流を低減することができる。
【００５３】
なお、上記実施形態では、酸化物誘電体膜の実質的な成膜工程を、酸化力が小さい成膜条件で成膜を行う第１の成膜工程と、酸化力が大きい成膜条件で成膜を行う第２の成膜工程とに分けているが、３つ以上の工程に分けるようにしてもよい。すなわち、本発明は、主として、酸化物誘電体膜の成膜初期過程において下地膜の酸化を抑えることにある。したがって、成膜の初期過程において酸化力が小さい成膜条件で成膜を行う工程を含むものであれば、その後の工程によらず本発明の効果を得ることができる。
【００５４】
［第２実施形態］
本発明の第２実施形態による酸化物誘電体膜の成膜方法について図１及び図３を用いて説明する。なお、図１に示す第１実施形態による酸化物誘電体膜の成膜方法と同一の構成要素には同様の符号を付し、説明を省略し或いは簡略にする。
【００５５】
図３は本実施形態による酸化物誘電体膜の成膜方法を示すタイムチャートである。
【００５６】
本実施形態による酸化物誘電体膜の成膜方法は、基本的な概念は第１実施形態による酸化物誘電体膜の成膜方法と同様である。本実施形態による酸化物誘電体膜の成膜方法は、第１の成膜工程と第２の成膜工程との間の過程において、酸化力を連続的に変化することに主たる特徴がある。
【００５７】
すなわち、本実施形態による成膜方法では、図３（ａ）に示すように、第１の酸素流量で一定時間の成膜を行った後、酸素流量を第２の酸素流量まで徐々に増加し、第２の酸素流量で一定時間の成膜を行うことにより、タンタル酸化膜を成膜する。また、第１の酸素流量で一定時間行う成膜は必ずしも必要はなく、図３（ｂ）に示すように、第１の酸素流量から第２の酸素流量まで酸素流量を徐々に増加しながら成膜を行った後、第２の酸素流量で一定時間の成膜を行うことにより、タンタル酸化膜を成膜するようにしてもよい。
【００５８】
このように、酸素流量を連続的に変化すると、成膜室内における急激な圧力変化が抑制され、安定した成膜を行うことができる。このため、パーティクルの発生も抑制することができる。
【００５９】
次に、本実施形態による酸化物誘電体膜の成膜方法の一例を図１を参照して説明する。
【００６０】
まず、タンタル酸化膜を堆積するウェーハを反応チャンバ内に導入する（ステップＳ１１）。この際、パージガスとしての窒素ガスを例えば流量５００ｓｃｃｍで、アルゴンガスを例えば流量１００ｓｃｃｍで、反応チャンバ内に導入する。なお、窒素ガスとともに反応チャンバ内に導入するアルゴンガスは、ウェーハ裏面の保護を目的としたものである。反応チャンバ内の設定温度は、例えば５００℃に設定しておく。
【００６１】
次いで、窒素ガスの流量を例えば１８００ｓｃｃｍまで、アルゴンガスの流量を例えば３００ｓｃｃｍまで、それぞれ増加し、例えば３０秒間のパージを行う（ステップＳ１２）。なお、タンタル原料であるＰＥＴは、第１の成膜工程に先だって流量を安定させるために、パージ工程では反応チャンバ外にベントフローしておく。ＰＥＴは、キャリアガスであるＨｅによって運ばれる。
【００６２】
次いで、ヒートリカバリ工程において、温度安定のために例えば７０秒間そのまま保持する（ステップＳ１３）。なお、下地膜がルテニウムの場合、この工程は、表面に付着している水分や表面に形成されている酸化ルテニウム膜を除去する効果もある。
【００６３】
次いで、プレデポジション工程において、流量を例えば３０ｓｃｃｍとして、酸素ガスを反応チャンバ内に導入する（ステップＳ１４）。
【００６４】
次いで、第１の成膜工程において、反応チャンバ内への窒素ガスの導入を停止するとともに、ＰＥＴの導入を開始する（ステップＳ１５）。これにより、ウェーハ上へのタンタル酸化膜の成膜が開始する。ＰＥＴは、例えば流量３００ｓｃｃｍのヘリウムガスをキャリアガスとして、例えば４４ｍｇ／ｍｉｎの流量で反応チャンバ内に導入される。
【００６５】
次いで、この状態で例えば１０秒間の成膜を行った後、酸素流量を３０ｓｃｃｍから例えば１０００ｓｃｃｍまで連続的にランプアップする。なお、この間も、タンタル酸化膜は堆積される。
【００６６】
次いで、第２の成膜工程において、酸素ガス流量を１０００ｓｃｃｍ一定としたまま、所定時間（例えば４５秒間）の成膜を行い、所望の膜厚を有するタンタル酸化膜を成膜する（ステップＳ１６）。
【００６７】
次いで、アフタデポジション工程において、反応チャンバ内へのＰＥＴの導入を停止し、反応チャンバ内を減圧することで、タンタル酸化膜の成膜をストップさせる（ステップＳ１７）。この際、例えば流量２００ｓｃｃｍで酸素ガスを反応チャンバ内に導入しておき、未反応のＰＥＴの残留物を除去する。
【００６８】
次いで、反応チャンバ内への酸素ガス及びヘリウムガスの導入を停止し、その後、例えば流量９００ｓｃｃｍで窒素ガスを導入し、例えば４０秒間のパージを行う（ステップＳ１８）。
【００６９】
次いで、窒素ガスの流量を例えば５００ｓｃｃｍ、アルゴンガスの流量を例えば１００ｓｃｃｍとやや絞り、反応チャンバ内からウェーハを搬出する（ステップＳ１９）。
【００７０】
こうして、ウェーハ上に、所望の膜厚のタンタル酸化膜を形成する。
【００７１】
このように、本実施形態によれば、第１の成膜工程と第２の成膜工程との間において酸化力を連続的に変化するので、反応チャンバ内の急激な圧力変化を抑制することができる。これにより、タンタル酸化膜を再現性よく安定して成膜することができる。このような特徴は、量産性を持たせた装置によりタンタル酸化膜を成膜するうえで極めて有効である。
【００７２】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図４乃至図１５を用いて説明する。
【００７３】
図４は本実施形態による半導体装置の構造を示す平面図、図５は本実施形態による半導体装置の構造を示す概略断面図、図６乃至図１５は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００７４】
はじめに、本実施形態による半導体装置の構造を図４及び図５を用いて説明する。
【００７５】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。素子領域上には、ゲート電極２０とソース／ドレイン拡散層２４、２６とを有するメモリセルトランジスタが形成されている。ゲート電極２０は、図４に示すように、ワード線を兼ねる導電膜としても機能する。メモリセルトランジスタが形成されたシリコン基板１０上には、ソース／ドレイン拡散層２４に接続されたプラグ３６及びソース／ドレイン拡散層２６に接続されたプラグ３８とが埋め込まれた層間絶縁膜３０が形成されている。
【００７６】
層間絶縁膜３０上には、層間絶縁膜４０が形成されている。層間絶縁膜４０上には、プラグ３６を介してソース／ドレイン拡散層２４に接続されたビット線４８が形成されている。ビット線４８は、図４に示すように、ワード線（ゲート電極２０）と交わる方向に延在して複数形成されている。ビット線４８が形成された層間絶縁膜４０上には、層間絶縁膜５８が形成されている。層間絶縁膜５８には、プラグ３８に接続されたプラグ６２が埋め込まれている。
【００７７】
層間絶縁膜５８上には、エッチングストッパ膜６４、層間絶縁膜６６及びエッチングストッパ膜６８が形成されている。エッチングストッパ膜６８上には、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４を貫きプラグ６２に接続され、エッチングストッパ膜６８上に突出して形成されたシリンダ状の蓄積電極７６が形成されている。蓄積電極７６上には、タンタル酸化膜（Ｔａ₂Ｏ₅）よりなるキャパシタ誘電体膜７８を介して、ルテニウム膜よりなるプレート電極８８が形成されている。
【００７８】
プレート電極８８上には、層間絶縁膜９０が形成されている。層間絶縁膜９０上には、プラグ９６を介してプレート電極８８に接続され、或いは、プラグ９８を介してビット線４８に接続された配線層１００が形成されている。配線層１００が形成された層間絶縁膜９０上には、層間絶縁膜１０２が形成されている。
【００７９】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭが構成されている。
【００８０】
次に、本実施形態による半導体装置の製造方法について図６乃至図１５を用いて説明する。なお、図６及び図７は図４のＡ−Ａ′線断面における工程断面図を表し、図８乃至図１５は、図４のＢ−Ｂ′線断面における工程断面図を表している。
【００８１】
まず、シリコン基板１０の主表面上に、例えば、ＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する（図６（ａ））。例えば、まず、シリコン基板１０上に膜厚１００ｎｍのシリコン窒化膜（図示せず）を形成する。次いで、このシリコン窒化膜を、素子領域となる領域に残存するようにパターニングする。次いで、パターニングしたシリコン窒化膜をハードマスクとしてシリコン基板１０をエッチングし、シリコン基板１０に例えば深さ２００ｎｍの素子分離溝を形成する。次いで、例えばＣＶＤ法によりシリコン酸化膜を全面に堆積した後、シリコン窒化膜が露出するまでこのシリコン酸化膜をＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法により研磨し、素子分離溝内に選択的にシリコン酸化膜を残存させる。この後、シリコン窒化膜を除去し、シリコン基板１０の素子分離溝に埋め込まれたシリコン酸化膜よりなる素子分離膜１２を形成する。
【００８２】
次いで、メモリセル領域のシリコン基板１０中にＰウェル（図示せず）を形成し、しきい値電圧制御のためのイオン注入を行う。
【００８３】
次いで、素子分離膜１２により画定された複数の素子領域上に、例えば熱酸化法により、例えば膜厚５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１４を形成する。なお、ゲート絶縁膜１４としては、シリコン窒化酸化膜などの他の絶縁膜を適用してもよい。
【００８４】
次いで、ゲート絶縁膜１４上に、例えばポリシリコン膜１６とタングステン膜１８との積層膜よりなるポリメタル構造のゲート電極２０を形成する（図６（ｂ））。例えば、膜厚７０ｎｍのポリシリコン膜１６と、膜厚５ｎｍのタングステンナイトライド（ＷＮ）膜（図示せず）と、膜厚４０ｎｍのタングステン膜１８と、膜厚２００ｎｍのシリコン窒化膜２２とを順次堆積した後、リソグラフィー技術及びエッチング技術によりこれら膜を同一の形状にパターニングし、上面がシリコン窒化膜２２で覆われ、タングステンナイトライド膜を介してポリシリコン膜１６及びタングステン膜１８が積層されてなるポリメタル構造のゲート電極２０を形成する。なお、ゲート電極２０は、ポリメタル構造に限られるものではなく、ポリゲート構造、ポリサイド構造、或いは、金属ゲート等を適用してもよい。
【００８５】
次いで、ゲート電極２０をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１０中にソース／ドレイン拡散層２４、２６を形成する。
【００８６】
こうして、シリコン基板１０上に、ゲート電極２０、ソース／ドレイン拡散層２４、２６を有するメモリセルトランジスタを形成する。
【００８７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３５ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ゲート電極２０及びシリコン窒化膜２２の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜２８を形成する（図６（ｃ）、図８（ａ））。
【００８８】
次いで、全面に、例えばＣＶＤ法により例えばＢＰＳＧ膜を堆積した後、リフロー法及びＣＭＰ法等により、シリコン窒化膜１８が露出するまでその表面を研磨し、表面が平坦化されたＢＰＳＧ膜よりなる層間絶縁膜３０を形成する。
【００８９】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜３０に、ソース／ドレイン拡散層２４に達するスルーホール３２と、ソース／ドレイン拡散層２６に達するコンタクトホール３４とを、ゲート電極２０及びサイドウォール絶縁膜２８に対して自己整合的に形成する（図６（ｄ）、図８（ｂ））。
【００９０】
次いで、層間絶縁膜３０に開口されたコンタクトホール３２、３４内に、プラグ３６、３８をそれぞれ埋め込む（図７（ａ）、図８（ｃ））。例えば、ＣＶＤ法により、砒素ドープした多結晶シリコン膜を堆積した後、ＣＭＰ法によりシリコン窒化膜２２が露出するまで研磨し、コンタクトホール３２、３４内のみに多結晶シリコン膜よりなるプラグ３６、３８を選択的に残存させる。
【００９１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４０を形成する。
【００９２】
次いで、リソグラフィー技術及びエッチング技術により、プラグ３６に達するコンタクトホール４２を層間絶縁膜４０に形成する（図７（ｂ）、図８（ｄ））。
【００９３】
次いで、層間絶縁膜４０上に、コンタクトホール４２を介してプラグ３６に接続されたビット線４８を形成する（図７（ｃ）、図９（ａ））。例えば、まず、スパッタ法により、膜厚４５ｎｍの窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造よりなる密着層５０と、膜厚２５０ｎｍのタングステン（Ｗ）膜５１とを順次堆積する。次いで、ＣＭＰ法によりタングステン膜５１を研磨し、コンタクトホール４２内にタングステン膜５１よりなるプラグを埋め込む。次いで、スパッタ法により、膜厚３０ｎｍのタングステン膜５２を堆積する。次いで、ＣＶＤ法により、タングステン膜５２上に、膜厚２００ｎｍのシリコン窒化膜５４を堆積する。次いで、リソグラフィー技術及びエッチング技術により、シリコン窒化膜５４、タングステン膜５２及び密着層５０をパターニングし、上面がシリコン窒化膜５４に覆われ、密着層５０及びタングステン膜５２よりなり、プラグ３６を介してソース／ドレイン拡散層２４に接続されたビット線４８を形成する。
【００９４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ビット線４８及びシリコン窒化膜５４の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜５６を形成する（図９（ｂ））。
【００９５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５８を形成する。
【００９６】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜５８、４０に、プラグ３８に達するコンタクトホール６０を形成する（図９（ｃ））。このとき、シリコン窒化膜に対して高い選択比をもつエッチング条件でシリコン酸化膜をエッチングすることにより、ビット線４８上を覆うシリコン窒化膜５４及びビット線４８の側壁に形成されたサイドウォール絶縁膜５６に自己整合でコンタクトホール６０を開口することができる。
【００９７】
次いで、全面に、例えばスパッタ法により、膜厚２５ｎｍの窒化チタン／チタンの積層構造よりなる密着層と、膜厚２５０ｎｍのタングステン膜とを堆積した後、層間絶縁膜５８の表面が露出するまでＣＭＰ法により研磨し、コンタクトホール６０内に埋め込まれたプラグ６２を形成する（図１０（ａ））。
【００９８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６４を形成する。
【００９９】
次いで、エッチングストッパ膜６４上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。
【０１００】
次いで、層間絶縁膜６６上に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６８を形成する。
【０１０１】
次いで、エッチングストッパ膜６８上に、例えばＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜７０を形成する（図１０（ｂ））。
【０１０２】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜７０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４をパターニングし、蓄積電極の形成予定領域に、これら膜を貫いてプラグ６２に達する開口部７２を形成する（図１１（ａ））。
【０１０３】
次いで、全面に、例えばＣＶＤ法により、膜厚１０ｎｍの窒化チタン膜と、膜厚４０ｎｍのルテニウム（Ｒｕ）膜とを堆積する。
【０１０４】
次いで、フォトレジスト膜（図示せず）を塗布し、窒化チタン膜及びルテニウム膜が形成された開口部７２内を埋め込む。
【０１０５】
次いで、例えばＣＭＰ法及び反応性イオンエッチング法により、層間絶縁膜７０の表面が露出するまでフォトレジスト膜、ルテニウム膜及び窒化チタン膜を研磨するとともに、開口部７２内のフォトレジスト膜を除去し、開口部７２の内壁に沿って形成され、窒化チタン膜よりなる密着層７４と、ルテニウム膜よりなる蓄積電極７６とを形成する（図１１（ｂ））。
【０１０６】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、エッチングストッパ膜６８をストッパとして、層間絶縁膜７０を選択的にエッチングする。
【０１０７】
次いで、密着層７４を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極７６、エッチングストッパ膜６８、層間絶縁膜６６に対して選択的にエッチングする（図１２（ａ））。このエッチングは、密着層７４と後に形成するキャパシタ誘電体膜７８との相性が悪い場合を考慮したものであり、密着層７４と蓄積電極７６との相性がよい場合には、必ずしも密着層７４を除去する必要はない。密着層７４のエッチングは、少なくともエッチングストッパ膜６８と蓄積電極７６との間に間隙が形成されるまで行うことが望ましい。なお、キャパシタ誘電体膜との相性に基づいて密着層を除去する技術については、例えば、同一出願人による特開２０００−１２４４２３号公報に詳述されている。
【０１０８】
次いで、全面に、例えば第２実施形態による酸化物誘電体膜の成膜方法により、例えば膜厚１０〜３０ｎｍのタンタル酸化膜を堆積し、タンタル酸化膜よりなるキャパシタ誘電体膜７８を形成する。これにより、ルテニウムよりなる蓄積電極７６の酸化は３ｎｍ以下に抑えられる。なお、このように成膜されたタンタル酸化膜はアモルファス状態である。
【０１０９】
次いで、ＵＶ−Ｏ₃、Ｏ₃或いはＨ₂Ｏ雰囲気などにおける熱処理を行い、タンタル酸化膜中の酸素空孔を充填するとともに、ＰＥＴの加水分解反応を促進する。例えば、ＵＶ−Ｏ₃中で、温度を４８０℃として２時間の熱処理を行う。
【０１１０】
このようにして、第２実施形態による酸化物誘電体膜の成膜方法を用いたタンタル酸化膜の成膜とＵＶ−Ｏ₃中における熱処理を行うことにより、タンタル酸化膜を結晶化して高い誘電率を有しリーク電流の少ない良質なキャパシタ誘電体膜７８を形成することができる（図１２（ｂ））。
【０１１１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０〜５０ｎｍのルテニウム膜を堆積する。例えば、スパッタ法により膜厚約１０ｎｍのシード層を形成した後、ＣＶＤ法によりルテニウム膜を堆積することにより、所定膜厚のルテニウム膜を形成する。ＣＶＤによる成膜では、例えば、成膜温度を３００℃、圧力を０．０５Ｔｏｒｒ、ルテニウム源としてのＲｕ（ＥｔＣｐ）₂の流量を０．０６ｃｃ、Ｏ₂ガス流量を１６０ｓｃｃｍとしてルテニウム膜を成膜する。
【０１１２】
次いで、リソグラフィー技術及びエッチング技術により、ルテニウム膜をパターニングし、ルテニウム膜よりなるプレート電極８８を形成する（図１３）。例えば、ルテニウム膜は、圧力を０．１Ｔｏｒｒ、パワーを５００Ｗ、ガス流量をＣｌ₂／Ｏ₂＝５０／５００ｓｃｃｍとしてエッチングすることができる。
【０１１３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜９０を形成する。
【０１１４】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜９０を貫きプレート電極８８に達するコンタクトホール９２と、層間絶縁膜９０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４及びシリコン窒化膜５４を貫きビット線４８に達するコンタクトホール９４とを形成する（図１４）。例えば、層間絶縁膜９０及び層間絶縁膜６６は、圧力を０．０５Ｔｏｒｒ、パワーを１５００Ｗ、ガス流量をＣ₄Ｆ₈／ＣＯ／Ａｒ／Ｏ₂＝１５／３００／３５０／５ｓｃｃｍとして、シリコン窒化膜に対してエッチング選択性を確保しうる条件でエッチングし、エッチングストッパ膜６８、６４及びシリコン窒化膜５４は、圧力を０．０５Ｔｏｒｒ、パワーを１５００Ｗ、ガス流量をＣＨＦ₃／ＣＯ／Ｏ₂＝５０／１５０／５ｓｃｃｍとして、シリコン酸化膜に対してエッチング選択性を確保しうる条件でエッチングする。
【０１１５】
次いで、全面に、例えばスパッタ法により、膜厚２５ｎｍの窒化チタン／チタンの積層構造よりなる密着層と、膜厚２５０ｎｍのタングステン膜とを堆積した後、層間絶縁膜９０の表面が露出するまでＣＭＰ法により研磨し、コンタクトホール９２内に埋め込まれたプラグ９６と、コンタクトホール９４内に埋め込まれたプラグ９８とを形成する。
【０１１６】
次いで、フォーミングガス（３％Ｈ₂＋９７％Ｎ₂）中で、例えば４００℃、１時間のアニールを行う。この際、フォーミングガス中に含まれる水素が内部に浸入し、酸化ルテニウムの還元ガスとして作用することがある。しかしながら、キャパシタ誘電体膜７８と蓄積電極７６との間には厚くても３ｎｍ程度以下の酸化ルテニウム膜しか形成されていないので、この酸化ルテニウムが還元されても膜剥がれが生じることはない。
【０１１７】
次いで、全面に、例えばスパッタ法により、膜厚１０ｎｍのバリアメタルとなる窒化チタン膜と、膜厚３００ｎｍのアルミ膜或いは銅膜とを堆積してパターニングし、プラグ９６、９８を介して下層配線に接続された配線層１００を形成する。
【０１１８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜１０２を形成する（図１５）。
【０１１９】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭを製造することができる。
【０１２０】
このように、本実施形態によれば、キャパシタ誘電体膜７８としてのタンタル酸化膜を第２実施形態によるタンタル酸化膜の成膜方法を用いて形成するので、キャパシタ誘電体膜７８の成膜過程における蓄積電極７６の酸化を抑制することができる。これにより、キャパシタのリーク電流を低減することができるとともに、フォーミングガス雰囲気中での熱処理における膜剥がれを防止することができる。
【０１２１】
なお、上記実施形態では、タンタル酸化膜よりなるキャパシタ誘電体膜を形成するにあたり、第２実施形態によるタンタル酸化膜の成膜方法を用いたが、第１実施形態によるタンタル酸化膜の成膜方法を用いてもよい。
【０１２２】
また、上記実施形態では、シリンダ形状のキャパシタを有するＤＲＡＭ型の半導体装置に本発明を適用する場合を示したが、装置構造は本実施形態の構造に限られるものではない。
【０１２３】
本発明は、タンタル酸化膜をキャパシタ誘電体膜とするキャパシタを有する半導体装置に広く適用することができる。
【０１２４】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１２５】
例えば、上記第１乃至第３実施形態では、ルテニウム膜上にタンタル酸化膜を形成する場合を代表的な例として示しているが、本発明はルテニウム膜上にタンタル酸化膜を形成する場合に限定されるものではない。
【０１２６】
下地膜としては、成膜過程で酸化されると界面特性を劣化する虞のある電極材料、例えば上記ルテニウムと共通の性質を有する白金族元素である、ロジウム（Ｒｈ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）を用いた場合に効果が期待できる。特に、タンタル酸化膜の成膜温度である３００〜６００℃程度の温度において酸化反応が生じるルテニウムやイリジウムを下地膜として用いる場合には、極めて有効である。
【０１２７】
また、下地膜が酸化されることによる素子特性の劣化を防止する場合のほか、下地膜よりも下層に酸素が入り込むことによる素子特性の劣化を防止する場合にも、本発明は効果を発揮する。例えば、成膜雰囲気中の酸素が下地膜を透過して更に下層の電極材を酸化し、コンタクト特性を劣化することがあるが、本発明を適用することにより、下地膜を透過する酸素量が大幅に低減され、下層膜の酸化を抑制することができる。
【０１２８】
また、タンタル酸化膜を形成する場合のほか、上記導電性材料を電極材として用いる酸化物誘電体材料、例えば酸化ジルコニウム（ＺｒＯｘ）膜、酸化ハフニウム（ＨｆＯｘ）膜、ＢＳＴ膜、ＳＴＯ膜、ＰＺＴ膜を形成する場合においても、本発明を適用することができる。
【０１２９】
また、上記実施形態では、組成比がＴａ₂Ｏ₅であるタンタル酸化膜を記載しているが、化学量論的組成を有するタンタル酸化膜を代表的に記述しただけであり、他の組成比を有するタンタル酸化膜を排除するものではない。例えば、上記組成比近傍の組成比を有するタンタル酸化膜であっても、本発明を同様に適用することができる。
【０１３０】
また、上記実施形態では、熱ＣＶＤ法によりタンタル酸化膜を成膜する場合を示したが、原料ガスを励起する手段は温度に限定されない。例えば、プラズマや光によって原料ガスを励起するようにしてもよいし、熱、プラズマ、光等の励起手段を任意に組み合わせるようにしてもよい。
【０１３１】
【発明の効果】
以上の通り、本発明によれば、酸化力が小さい第１の成膜工程と酸化力が大きい第２の成膜工程により酸化物誘電体膜を堆積するので、下地膜の酸化を抑制することがでる。これにより、下地膜と酸化物誘電体膜との密着性を高めることができとともに、界面欠陥を抑制することができる。また、このように成膜した酸化物誘電体膜を用いて容量素子を形成する場合にあっては、リーク電流を低減することができる。また、酸化物誘電体膜を堆積する過程における下層膜への酸素の透過量が大幅に低減され、下地膜よりも下層の電極材の酸化を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による酸化物誘電体膜の成膜方法を示すフローチャートである。
【図２】本発明の方法及び従来の方法を用いて成膜したタンタル酸化膜を有する容量素子の電気特性を示すグラフである。
【図３】本発明の第２実施形態による酸化物誘電体膜の成膜方法を示すタイムチャートである。
【図４】本発明の第３実施形態による半導体装置の構造を示す平面図である。
【図５】本発明の第３実施形態による半導体装置の構造を示す概略断面図である。
【図６】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図７】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図８】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図９】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１１】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１２】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１３】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１４】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１５】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…ゲート絶縁膜
１６…多結晶シリコン膜
１８，５２…タングステン膜
２０…ゲート電極
２２、５４…シリコン窒化膜
２４、２６…ソース／ドレイン拡散層
２８、５６…サイドウォール絶縁膜
３０、４０、５８、６６、７０、９０、１０２…層間絶縁膜
３２、３４、６０、９２、９４…コンタクトホール
３６、３８、６２、９６、９８…プラグ
４８…ビット線
５０、７４…密着層
６４、６８…エッチングストッパ膜
７２…開口部
７６…蓄積電極
７８…キャパシタ誘電体膜
８８…プレート電極
１００…配線層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for forming an oxide dielectric film, and more particularly to a method for forming an oxide dielectric film in which a high-quality oxide dielectric film having excellent adhesion is deposited on a metal film.
[0002]
[Prior art]
A DRAM is a semiconductor memory device that can be composed of one transistor and one capacitor. Conventionally, various structures and manufacturing methods for manufacturing a semiconductor memory device with high density and high integration have been studied. In recent years, DRAMs having a gigabit-class storage capacity have been developed. In such gigabit-class DRAMs, a capacitor dielectric film is used in order to increase the storage capacity per unit area and reduce the area owned by the capacitor. As a tantalum oxide film (Ta) having a dielectric constant larger than that of silicon oxide films and silicon nitride films that have been widely used ₂ O _Five ) And BST have been studied to employ high dielectric constant films. In particular, a tantalum oxide film has been developed as a deposition method and an apparatus, and has attracted attention as an indispensable material for next-generation memory.
[0003]
When a tantalum oxide film is used as a capacitor dielectric film of a DRAM, a CVD method is used, and Ta (OC ₂ H _Five ) _Five And Ta (OCH _Three ) _Five Organic raw materials such as TaCl _Five And TaF _Five Inorganic raw materials such as O ₂ , H ₂ O, O ₂ + H ₂ The film was formed in an oxidizing atmosphere by mixing gases such as the above. The reason why the film is formed by the CVD method is that the tantalum oxide film formed by CVD has a high dielectric constant, a small leak current, and a film having excellent step coverage.
[0004]
On the other hand, in order to realize a low leakage current film that can withstand practical use, it is indispensable to use in combination with a technique for reducing impurities and defects in the film, such as annealing in an oxidizing atmosphere after film formation. In the case of a silicon oxide film, it can be formed by direct thermal oxidation of silicon as an electrode material, whereas in the case of a tantalum oxide film, it is formed on the electrode material by CVD. Compatibility is very important. The compatibility between the tantalum oxide film and the electrode material is determined by the fact that the process stability such as adhesion is good, the band discontinuity is large and the leakage current suppressing ability is high, the amount of interface defects, and the like. However, oxidation of the electrode material significantly impairs process stability and increases interface defects.
[0005]
In JP-A-63-62262, tantalum (Ta), titanium (not shown) is formed on a refractory metal electrode made of tungsten (W), titanium (Ti), molybdenum (Mo), platinum (Pt) or the like by a CVD method. A method of forming a high dielectric constant film made of a metal oxide film such as Ti), zirconium (Zr), or hafnium (Hf) is disclosed. The film formation method described in this document is a method in which oxygen is not introduced in the initial stage of film formation, and then a metal oxide film is formed in an atmosphere in which oxygen gas is introduced and mixed with a source gas. According to this method, the oxidation of the electrode in the initial stage of film formation can be prevented.
[0006]
[Problems to be solved by the invention]
As described above, when a tantalum oxide film is formed by the CVD method, in order to reduce defects due to oxygen vacancies, the leakage current is reduced by using a technique for performing annealing in an oxidizing atmosphere after the film formation. . However, when the film thickness of the tantalum oxide film is less than 20 nm, 10 ^-16 It has been difficult to realize a low leakage current of A / cell order.
[0007]
In a thin dielectric film, since the ratio of the interface region to the film thickness is particularly large, interface control becomes even more important for reducing the leakage current. However, in the film forming method in which the temperature, pressure, and raw material gas flow rate are simply controlled as in the conventional film forming conditions, it is difficult to form a film that controls the interface. In addition, it is conceivable to apply a technique for forming a film for each atomic layer as typified by ALD (Atomic Layer Deposition), but the apparatus configuration is complicated and not suitable for mass production.
[0008]
Further, oxygen in the film forming process also has a role of removing undecomposed raw materials and reaction by-products containing carbon from the film, so that the method described in JP-A-63-62262 is used. If oxygen is not introduced in the initial stage of film formation, impurities near the interface between the electrode and the tantalum oxide film cannot be removed sufficiently, and a tantalum oxide film with excellent adhesion to the electrode cannot be formed. It was.
[0009]
An object of the present invention is to provide a method for forming an oxide dielectric film that can form an oxide dielectric film having excellent adhesion and few interface defects.
[0010]
[Means for Solving the Problems]
The above object is a method for forming an oxide dielectric film, which is formed by chemical vapor deposition on a metal film made of a platinum group element. Depositing a first oxide dielectric film under a first condition containing oxygen gas having an oxidizing power; and a second larger than the first oxidizing power on the first oxide dielectric film. Depositing a second oxide dielectric film under a second condition containing oxygen gas having oxidizing power. , Anti In response chamber Oxygen partial pressure at This is achieved by a method of forming an oxide dielectric film, wherein the first oxidizing power is changed to the second oxidizing power by controlling the above. By forming the oxide dielectric film in this manner, oxidation of the base film can be suppressed, adhesion between the base film and the oxide dielectric film can be improved, and interface defects can be suppressed. In addition, in the case of forming a capacitive element using the oxide dielectric film formed in this way, process stability can be improved and leakage current can be reduced.
[0011]
Further, in the above oxide dielectric film forming method, the oxidizing power during the formation of the oxide dielectric film is continuously changed from the first oxidizing power to the second oxidizing power. It may be. By forming the oxide dielectric film in this manner, the oxide dielectric film can be stably formed with good reproducibility. Such a feature is extremely effective in forming an oxide dielectric film by an apparatus having mass productivity.
[0012]
Another object of the present invention is to provide a semiconductor device manufacturing method in which an oxide dielectric film is formed by chemical vapor deposition on a metal film made of a platinum group element formed on a semiconductor substrate. Depositing a first oxide dielectric film on the first condition containing oxygen gas having a first oxidizing power on the first oxide dielectric film, and depositing the first oxide dielectric film on the first oxide dielectric film; Depositing a second oxide dielectric film under a second condition comprising oxygen gas having a second oxidizing power greater than the force , Anti In response chamber Oxygen partial pressure at This is also achieved by a method of manufacturing a semiconductor device, wherein the first oxidizing power is changed to the second oxidizing power by controlling the above.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
A method of forming an oxide dielectric film according to the first embodiment of the present invention will be described with reference to FIGS.
[0014]
FIG. 1 is a flowchart showing a method of forming an oxide dielectric film according to the present embodiment, and FIG. 2 is a graph showing electric characteristics of a capacitive element having a tantalum oxide film formed by using the method of the present invention and the conventional method. It is.
[0015]
The method for forming the oxide dielectric film according to the present embodiment will be described with reference to FIG.
[0016]
First, in the load-in process, a tantalum oxide film (Ta ₂ O _Five ) Is introduced into the reaction chamber (step S11).
[0017]
Next, in the purge process, a purge gas such as nitrogen gas or argon gas is introduced into the reaction chamber, and purge is performed for a predetermined time (step S12).
[0018]
Next, in the heat recovery process, the temperature is maintained for a predetermined time (step S13).
[0019]
Next, in the predeposition process, oxygen gas is introduced into the reaction chamber to prepare for film formation (step S14).
[0020]
Next, in the first film forming process, a tantalum oxide film having a predetermined thickness is formed under film forming conditions with a low oxidizing power (step S15).
[0021]
Next, in the second film forming step, a tantalum oxide film having a predetermined thickness is formed under film forming conditions having a higher oxidizing power than that in the first film forming step (step S16).
[0022]
Next, post-processing after film formation is performed in the after deposition process (step S17).
[0023]
Next, in the purge process, a purge gas is introduced into the reaction chamber and purge is performed for a predetermined time (step S12).
[0024]
Next, in the load-out process, the wafer is taken out from the reaction chamber (step S19).
[0025]
Thus, a tantalum oxide film having a predetermined thickness is formed on the wafer.
[0026]
As described above, the oxide dielectric film forming method according to the present embodiment includes the first film forming step of forming the tantalum oxide film under the film forming conditions with a low oxidizing power and the film forming conditions with a high oxidizing power. And at least a second film forming step for forming a tantalum oxide film.
[0027]
The reason why the oxidizing power is lowered in the first film forming process is to suppress the amount of oxidation of the base film in the initial film forming process. By forming the tantalum oxide film while suppressing the oxidation of the base film, the process stability at the interface between the base film and the tantalum oxide film can be improved, and the adhesion with the base film can be improved and the interface defects can be suppressed. it can. Thereby, when the tantalum oxide film is used for the capacitor dielectric film, the leakage current can be reduced. In particular, when heat treatment (for example, forming gas annealing performed for improving transistor characteristics) is performed in an atmosphere containing hydrogen after the capacitor is formed, film peeling due to oxidation of the base film is prevented. be able to.
[0028]
Here, in order to improve the adhesion between the base film and the tantalum oxide film and the controllability of the interface, it is desirable to suppress the average oxidation amount in the predeposition process and the first film formation process to 3 nm or less. . The film formation conditions in the first film formation step are appropriately controlled so that the average oxidation amount of the base film is 3 nm or less.
[0029]
Note that if the film formation is performed without introducing oxygen gas in the initial stage of film formation, oxidation of the base film can be prevented. However, introduction of oxygen gas in the initial stage of film formation is extremely important for forming a high-quality tantalum oxide film. That is, the oxygen gas introduced during film formation serves as oxygen that forms part of the tantalum oxide film that is the film formation target, and also serves to exclude undecomposed raw materials and reaction byproducts containing carbon from the film. Is also responsible. Therefore, unless oxygen gas is introduced in the initial stage of film formation, impurities in the film are not sufficiently removed, and a high-quality tantalum oxide film cannot be formed. In particular, when an extremely thin tantalum oxide film having a film thickness of less than 20 nm is formed, the ratio of the film containing a large amount of impurities in the vicinity of the interface with respect to the entire film is increased, and a high-quality film formation cannot be expected.
[0030]
As a method for changing the oxidizing power between the first film forming step and the second film forming step, for example, there is a method shown below.
[0031]
In the first method, film formation is performed in a state where the oxygen partial pressure is low in the first film formation step, and film formation is performed in a state where the oxygen partial pressure is high in the second film formation step. For example, as shown in Table 1, film formation is performed with the oxygen gas flow rate in the first film formation step being 100 sccm, and film formation is performed with the oxygen gas flow rate in the second film formation step being 1000 sccm. The oxidizing power in the film forming process is made larger than the oxidizing power in the first film forming process.
[0032]
[Table 1]

[0033]
The second method is a method in which film formation is performed in a state where the pressure in the film formation chamber is low in the first film formation step, and film formation is performed in a state where the pressure in the film formation chamber is high in the second film formation step. . For example, as shown in Table 2, film formation is performed at a film formation chamber pressure of 0.5 Torr in the first film formation step, and film formation is performed at a film formation chamber pressure of 1.0 Torr in the second film formation step. Thus, the oxidizing power in the second film forming step is made larger than the oxidizing power in the first film forming step.
[0034]
[Table 2]

[0035]
PET (pentoethoxytantalum: Ta (OC ₂ H _Five ) _Five ) To form a tantalum oxide film, not only oxygen but also reaction by-product H ₂ O also acts as an oxidizing species. Therefore, the oxidizing power can also be suppressed by lowering the total pressure in the film formation chamber.
[0036]
The third method is a method in which film formation is performed at a low film formation temperature in the first film formation step, and film formation is performed at a high film formation temperature in the second film formation step. For example, as shown in Table 2, film formation is performed at a film formation temperature of 460 ° C. in the first film formation step, and film formation is performed at a film formation temperature of 480 ° C. in the second film formation step. The oxidizing power in the second film forming step is made larger than the oxidizing power in the first film forming step.
[0037]
[Table 3]

[0038]
Even if the set temperature during film formation remains constant, the temperature can be controlled by changing the pressure or the gas flow rate. That is, the temperature can be lowered by lowering the pressure, or heat exchange can be performed by increasing the gas flow rate. In the latter case, a larger effect can be obtained by introducing helium gas having a large heat capacity.
[0039]
When the tantalum oxide film is formed by changing the oxidizing power in the first film formation process and the second film formation process, a tantalum oxide film having a low oxygen content and a tantalum having a high oxygen content are formed on the base film. An oxide film is formed. Such a film structure can be confirmed by, for example, EDAX measurement using a transmission electron microscope.
[0040]
Note that the first to third methods may be arbitrarily combined as a method of suppressing the oxidizing power in the first film formation step. In addition, it is desirable that the first film formation step and the second film formation step are continuously performed in a reaction chamber at normal pressure or reduced pressure. This is because if the wafer is taken out of the apparatus after the first film forming step, impurities may adhere to the wafer surface, and a high-quality tantalum oxide film cannot be formed.
[0041]
Further, in the predeposition process, in order to suppress a change in pressure when the predeposition process shifts to the first film formation process, an oxygen gas necessary for the first film formation process or an equivalent amount of purge gas is introduced. Is desirable. In order to suppress the oxidation of the underlying film, it is desirable not to introduce oxygen gas even in the predeposition process, but introducing oxygen gas has an effect of removing carbon-based contaminants on the surface of the underlying film. Under the conditions described in Tables 1 to 3, the same amount of oxygen gas is introduced in the predeposition step and the first film formation step.
[0042]
Next, the influence of the base film being oxidized will be specifically described taking the case where the base film is a ruthenium film as an example.
[0043]
When the base film is a ruthenium film, if the base film is oxidized in the process of forming the tantalum oxide film, a ruthenium oxide film is formed between the ruthenium film and the tantalum oxide film. The ruthenium oxide film is a conductive film and does not act in the direction of lowering the dielectric constant of the tantalum oxide film by forming ruthenium oxide. Further, ruthenium oxide forms a band discontinuity between the ruthenium oxide film and the ruthenium oxide film that is larger than the band discontinuity between the ruthenium and the tantalum oxide film. Therefore, it is considered that it is preferable in terms of electrical characteristics that ruthenium oxide is formed at the interface between the ruthenium film and the tantalum oxide film.
[0044]
However, when considering application to a device such as a DRAM, a ruthenium oxide film formed between a ruthenium film and a tantalum oxide film may cause a serious problem. That is, when heat treatment (for example, forming gas annealing performed for improving transistor characteristics) is performed in an atmosphere containing hydrogen after the capacitor is formed, ruthenium oxide formed at the interface between the ruthenium film and the tantalum oxide film is formed. Reduction may cause film peeling. Therefore, when considering the total process of the device, it is desirable to suppress the oxidation of the ruthenium film during the tantalum oxide film formation process.
[0045]
Such film peeling can be prevented by suppressing the ruthenium oxidation amount to 3 nm or less. That is, since the ruthenium oxide film has a strong crystal orientation, the uniformity of the ruthenium oxide film formed on the polycrystalline ruthenium film formed by CVD or sputtering is poor. Therefore, by suppressing the thickness of the ruthenium oxide film to 3 nm or less, the adhesion between the ruthenium film and the tantalum oxide film can be sufficiently maintained even if the ruthenium oxide film is reduced.
[0046]
The ruthenium oxide film formed on the surface of ruthenium has a film thickness of about 3 nm when the pressure in the film formation chamber is 2.5 Torr and the film formation temperature is 480 ° C., for example. Therefore, film formation in the first film formation process may be performed using such conditions.
[0047]
Further, in the purge temperature raising process before film formation, it is desirable to set the inside of the film formation furnace to a low oxygen concentration to suppress the formation of a ruthenium oxide film having a large roughness at the tantalum oxide film / ruthenium film interface. As a result, the interface between the tantalum oxide film and the ruthenium film can improve the adhesion because Ta—O—Ru and Ta—Ru bonds increase instead of the Ta—O—Ru—O—Ru network. .
[0048]
FIG. 2 is a graph showing the electrical characteristics of a capacitive element having a tantalum oxide film formed by using the method of the present invention and the conventional method. 2A shows the leakage current characteristic when a negative applied voltage is applied, and FIG. 2B shows the leakage current characteristic when a positive applied voltage is applied.
[0049]
In the figure, the dotted line shows the case where a conventional method for forming a tantalum oxide film under a certain condition is applied, the film forming temperature is 500 ° C., the pressure is 1.3 Torr, the PET flow rate is 44 mg / min, the oxygen flow rate is 1000 sccm, In this case, film formation was performed for 48 seconds, and a tantalum oxide film having a film thickness of about 13 nm was formed. The solid line shows the case where the method of the present embodiment in which the tantalum oxide film is formed in two stages of film formation processes with different oxidizing powers is applied. The film formation temperature is 500 ° C., the pressure is 1.3 Torr, and the PET flow rate is 44 mg. / Min, oxygen flow rate is 100 sccm, and after 10 seconds of film formation, only oxygen flow rate is increased to 1000 sccm and film formation is performed for 35 seconds to form a tantalum oxide film having a thickness of about 13 nm It is.
[0050]
Leakage current was measured by evaluating a 256 k scale capacitor cell array and converting it to leak current per cell. The electrode structure of the capacitive element was a cylinder type, and the ruthenium film formed by the CVD method was used for the upper electrode and the lower electrode as the electrode material.
[0051]
When the capacitance value of the capacitive element was measured, the capacitance of the capacitive element formed using the conventional method was 21.7 fF / cell, and the capacitance of the capacitive element formed using the method according to the present embodiment was 22 fF / cell. The capacitive element formed by the method was a slightly thicker film. However, the leakage current characteristic is lower by almost one digit when the method according to the present embodiment is used, and the leakage current can be reduced as compared with the conventional method.
[0052]
As described above, according to the present embodiment, the tantalum oxide film is formed by the first film forming process having a low oxidizing power and the second film forming process having a high oxidizing power, so that the oxidation of the base film is suppressed. In addition, the adhesion between the base film and the tantalum oxide film can be improved and interface defects can be suppressed. In addition, in the case where the capacitive element is formed using the tantalum oxide film thus formed, the leakage current can be reduced.
[0053]
In the above embodiment, the substantial oxide dielectric film forming process is performed under the first film forming process for forming a film under a film forming condition with a low oxidizing power and the film forming condition with a high oxidizing power. Although it is divided into the second film forming step for forming a film, it may be divided into three or more steps. That is, the present invention is mainly to suppress oxidation of the base film in the initial stage of forming the oxide dielectric film. Therefore, the effect of the present invention can be obtained regardless of the subsequent steps as long as it includes a step of forming a film under a film forming condition with a low oxidizing power in the initial stage of film formation.
[0054]
[Second Embodiment]
A method of forming an oxide dielectric film according to the second embodiment of the present invention will be described with reference to FIGS. The same components as those of the oxide dielectric film forming method according to the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted or simplified.
[0055]
FIG. 3 is a time chart showing the method for forming the oxide dielectric film according to the present embodiment.
[0056]
The basic concept of the method for forming an oxide dielectric film according to this embodiment is the same as that for the oxide dielectric film according to the first embodiment. The oxide dielectric film forming method according to the present embodiment is mainly characterized in that the oxidizing power is continuously changed in the process between the first film forming process and the second film forming process.
[0057]
That is, in the film forming method according to the present embodiment, as shown in FIG. 3A, after the film formation is performed for a certain time at the first oxygen flow rate, the oxygen flow rate is gradually increased to the second oxygen flow rate. A tantalum oxide film is formed by performing film formation for a certain period of time at the second oxygen flow rate. Further, film formation performed at a first oxygen flow rate for a certain period of time is not necessarily required. As shown in FIG. 3B, the film formation is performed while gradually increasing the oxygen flow rate from the first oxygen flow rate to the second oxygen flow rate. After the film is formed, the tantalum oxide film may be formed by performing film formation for a certain time at the second oxygen flow rate.
[0058]
As described above, when the oxygen flow rate is continuously changed, a rapid pressure change in the film formation chamber is suppressed, and stable film formation can be performed. For this reason, generation | occurrence | production of a particle can also be suppressed.
[0059]
Next, an example of a method for forming the oxide dielectric film according to the present embodiment will be described with reference to FIG.
[0060]
First, a wafer on which a tantalum oxide film is deposited is introduced into the reaction chamber (step S11). At this time, nitrogen gas as a purge gas is introduced into the reaction chamber at a flow rate of, for example, 500 sccm and argon gas at a flow rate of, for example, 100 sccm. The argon gas introduced into the reaction chamber together with the nitrogen gas is intended to protect the back surface of the wafer. The set temperature in the reaction chamber is set to 500 ° C., for example.
[0061]
Next, the nitrogen gas flow rate is increased to 1800 sccm, for example, and the argon gas flow rate is increased to 300 sccm, for example, and a purge is performed, for example, for 30 seconds (step S12). Note that PET, which is a tantalum raw material, is vented out of the reaction chamber in the purge process in order to stabilize the flow rate prior to the first film formation process. PET is carried by He which is a carrier gas.
[0062]
Next, in the heat recovery process, for example, the temperature is held as it is for 70 seconds (step S13). Note that when the base film is ruthenium, this step also has an effect of removing moisture adhering to the surface and the ruthenium oxide film formed on the surface.
[0063]
Next, in the predeposition process, the flow rate is set to 30 sccm, for example, and oxygen gas is introduced into the reaction chamber (step S14).
[0064]
Next, in the first film forming step, the introduction of nitrogen gas into the reaction chamber is stopped and the introduction of PET is started (step S15). Thereby, the film formation of the tantalum oxide film on the wafer is started. PET is introduced into the reaction chamber at a flow rate of 44 mg / min, for example, using helium gas at a flow rate of 300 sccm as a carrier gas.
[0065]
Next, after forming a film for 10 seconds in this state, for example, the oxygen flow rate is continuously ramped up from 30 sccm to 1000 sccm, for example. During this time, the tantalum oxide film is deposited.
[0066]
Next, in the second film formation step, film formation is performed for a predetermined time (for example, 45 seconds) while keeping the oxygen gas flow rate constant at 1000 sccm, and a tantalum oxide film having a desired film thickness is formed (step S16). .
[0067]
Next, in the after deposition process, the introduction of PET into the reaction chamber is stopped, and the reaction chamber is decompressed to stop the formation of the tantalum oxide film (step S17). At this time, for example, oxygen gas is introduced into the reaction chamber at a flow rate of 200 sccm to remove unreacted PET residues.
[0068]
Next, the introduction of oxygen gas and helium gas into the reaction chamber is stopped, and then nitrogen gas is introduced at a flow rate of, for example, 900 sccm, and purge is performed, for example, for 40 seconds (step S18).
[0069]
Next, the flow rate of nitrogen gas is set to 500 sccm, for example, and the flow rate of argon gas is set to 100 sccm, for example, and the wafer is unloaded from the reaction chamber (step S19).
[0070]
Thus, a tantalum oxide film having a desired film thickness is formed on the wafer.
[0071]
As described above, according to the present embodiment, since the oxidizing power is continuously changed between the first film forming process and the second film forming process, a rapid pressure change in the reaction chamber can be suppressed. Can do. Thereby, the tantalum oxide film can be stably formed with good reproducibility. Such a feature is extremely effective in forming a tantalum oxide film by an apparatus having mass productivity.
[0072]
[Third Embodiment]
A semiconductor device and a manufacturing method thereof according to the third embodiment of the present invention will be described with reference to FIGS.
[0073]
4 is a plan view showing the structure of the semiconductor device according to the present embodiment, FIG. 5 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment, and FIGS. 6 to 15 show the method for manufacturing the semiconductor device according to the present embodiment. It is process sectional drawing.
[0074]
First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIGS.
[0075]
An element isolation film 12 that defines an element region is formed on the silicon substrate 10. A memory cell transistor having a gate electrode 20 and source / drain diffusion layers 24 and 26 is formed on the element region. As shown in FIG. 4, the gate electrode 20 also functions as a conductive film that also serves as a word line. On the silicon substrate 10 on which the memory cell transistor is formed, an interlayer insulating film 30 in which a plug 36 connected to the source / drain diffusion layer 24 and a plug 38 connected to the source / drain diffusion layer 26 are embedded is formed. Has been.
[0076]
An interlayer insulating film 40 is formed on the interlayer insulating film 30. On the interlayer insulating film 40, a bit line 48 connected to the source / drain diffusion layer 24 through the plug 36 is formed. As shown in FIG. 4, a plurality of bit lines 48 are formed extending in a direction intersecting with the word lines (gate electrodes 20). An interlayer insulating film 58 is formed on the interlayer insulating film 40 on which the bit line 48 is formed. A plug 62 connected to the plug 38 is embedded in the interlayer insulating film 58.
[0077]
On the interlayer insulating film 58, an etching stopper film 64, an interlayer insulating film 66, and an etching stopper film 68 are formed. On the etching stopper film 68, a cylindrical storage electrode 76 is formed which is connected to the plug 62 through the etching stopper film 68, the interlayer insulating film 66, and the etching stopper film 64, and protrudes from the etching stopper film 68. ing. On the storage electrode 76, a tantalum oxide film (Ta ₂ O _Five A plate electrode 88 made of a ruthenium film is formed via a capacitor dielectric film 78 made of).
[0078]
An interlayer insulating film 90 is formed on the plate electrode 88. A wiring layer 100 connected to the plate electrode 88 via the plug 96 or connected to the bit line 48 via the plug 98 is formed on the interlayer insulating film 90. An interlayer insulating film 102 is formed on the interlayer insulating film 90 on which the wiring layer 100 is formed.
[0079]
Thus, a DRAM having a memory cell composed of one transistor and one capacitor is formed.
[0080]
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS. 6 and 7 represent process cross-sectional views taken along the line AA 'in FIG. 4, and FIGS. 8 to 15 represent process cross-sectional views taken along the line BB' in FIG.
[0081]
First, the element isolation film 12 is formed on the main surface of the silicon substrate 10 by, for example, an STI (Shallow Trench Isolation) method (FIG. 6A). For example, first, a 100 nm-thickness silicon nitride film (not shown) is formed on the silicon substrate 10. Next, this silicon nitride film is patterned so as to remain in a region to be an element region. Next, the silicon substrate 10 is etched using the patterned silicon nitride film as a hard mask, and an element isolation trench having a depth of, for example, 200 nm is formed in the silicon substrate 10. Next, for example, a silicon oxide film is deposited on the entire surface by, for example, a CVD method, and then this silicon oxide film is polished by a CMP (Chemical Mechanical Polishing) method until the silicon nitride film is exposed, and is then placed in the element isolation trench. The silicon oxide film is selectively left. Thereafter, the silicon nitride film is removed, and an element isolation film 12 made of a silicon oxide film embedded in the element isolation trench of the silicon substrate 10 is formed.
[0082]
Next, a P-well (not shown) is formed in the silicon substrate 10 in the memory cell region, and ion implantation for threshold voltage control is performed.
[0083]
Next, a gate insulating film 14 made of, for example, a silicon oxide film having a thickness of 5 nm is formed on the plurality of element regions defined by the element isolation film 12 by, for example, thermal oxidation. Note that another insulating film such as a silicon oxynitride film may be applied as the gate insulating film 14.
[0084]
Next, a gate electrode 20 having a polymetal structure made of, for example, a laminated film of a polysilicon film 16 and a tungsten film 18 is formed on the gate insulating film 14 (FIG. 6B). For example, a polysilicon film 16 having a thickness of 70 nm, a tungsten nitride (WN) film (not shown) having a thickness of 5 nm, a tungsten film 18 having a thickness of 40 nm, and a silicon nitride film 22 having a thickness of 200 nm are sequentially formed. After the deposition, these films are patterned into the same shape by lithography and etching techniques, the upper surface is covered with the silicon nitride film 22, and the polysilicon film 16 and the tungsten film 18 are laminated via the tungsten nitride film. A gate electrode 20 having a polymetal structure is formed. The gate electrode 20 is not limited to the polymetal structure, and a polygate structure, a polycide structure, a metal gate, or the like may be applied.
[0085]
Next, ion implantation is performed using the gate electrode 20 as a mask to form source / drain diffusion layers 24 and 26 in the silicon substrate 10 on both sides of the gate electrode 20.
[0086]
Thus, a memory cell transistor having the gate electrode 20 and the source / drain diffusion layers 24 and 26 is formed on the silicon substrate 10.
[0087]
Next, a silicon nitride film of, eg, a 35 nm-thickness is deposited on the entire surface by, eg, CVD, and then etched back to form a sidewall insulating film 28 made of a silicon nitride film on the side walls of the gate electrode 20 and the silicon nitride film 22. (FIG. 6 (c), FIG. 8 (a)).
[0088]
Next, after a BPSG film, for example, is deposited on the entire surface by, for example, a CVD method, the surface is polished by a reflow method, a CMP method, or the like until the silicon nitride film 18 is exposed, and an interlayer made of a BPSG film having a planarized surface. An insulating film 30 is formed.
[0089]
Next, the through hole 32 reaching the source / drain diffusion layer 24 and the contact hole 34 reaching the source / drain diffusion layer 26 are formed in the interlayer insulating film 30 by the lithography technique and the etching technique, and the gate electrode 20 and the sidewall insulating film. 28 in a self-aligned manner (FIGS. 6D and 8B).
[0090]
Next, plugs 36 and 38 are embedded in the contact holes 32 and 34 opened in the interlayer insulating film 30 (FIGS. 7A and 8C). For example, after depositing an arsenic-doped polycrystalline silicon film by the CVD method, polishing is performed until the silicon nitride film 22 is exposed by the CMP method, and plugs 36 and 38 made of the polycrystalline silicon film are formed only in the contact holes 32 and 34. Selectively remain.
[0091]
Next, a 200 nm-thickness silicon oxide film, for example, is deposited on the entire surface by, eg, CVD, to form an interlayer insulating film 40 made of a silicon oxide film.
[0092]
Next, a contact hole 42 reaching the plug 36 is formed in the interlayer insulating film 40 by lithography and etching techniques (FIGS. 7B and 8D).
[0093]
Next, a bit line 48 connected to the plug 36 through the contact hole 42 is formed on the interlayer insulating film 40 (FIGS. 7C and 9A). For example, first, an adhesion layer 50 having a 45 nm thick titanium nitride (TiN) / titanium (Ti) laminated structure and a 250 nm thick tungsten (W) film 51 are sequentially deposited by sputtering. Next, the tungsten film 51 is polished by CMP, and a plug made of the tungsten film 51 is embedded in the contact hole 42. Next, a 30 nm-thickness tungsten film 52 is deposited by sputtering. Next, a 200 nm-thickness silicon nitride film 54 is deposited on the tungsten film 52 by CVD. Next, the silicon nitride film 54, the tungsten film 52, and the adhesion layer 50 are patterned by lithography and etching techniques, the upper surface is covered with the silicon nitride film 54, and the adhesion layer 50 and the tungsten film 52 are formed via the plug 36. A bit line 48 connected to the source / drain diffusion layer 24 is formed.
[0094]
Next, a silicon nitride film of, eg, a 20 nm-thickness is deposited on the entire surface by, eg, CVD, and then etched back to form a sidewall insulating film 56 made of a silicon nitride film on the side walls of the bit line 48 and the silicon nitride film 54. (FIG. 9B).
[0095]
Next, a silicon oxide film having a thickness of, for example, 400 nm is deposited on the entire surface by, eg, CVD, and the surface is polished by CMP to form an interlayer insulating film 58 made of a silicon oxide film having a planarized surface.
[0096]
Next, contact holes 60 reaching the plugs 38 are formed in the interlayer insulating films 58 and 40 by lithography and etching techniques (FIG. 9C). At this time, the silicon oxide film is etched under an etching condition having a high selection ratio with respect to the silicon nitride film, so that the silicon nitride film 54 covering the bit line 48 and the sidewall insulating film formed on the side wall of the bit line 48 are formed. The contact hole 60 can be opened in a self-aligned manner.
[0097]
Next, after depositing an adhesion layer having a titanium nitride / titanium laminated structure with a thickness of 25 nm and a tungsten film with a thickness of 250 nm on the entire surface by, for example, sputtering, CMP is performed until the surface of the interlayer insulating film 58 is exposed. Polishing is performed to form a plug 62 embedded in the contact hole 60 (FIG. 10A).
[0098]
Next, a silicon nitride film having a thickness of, eg, about 40 nm is deposited on the entire surface by, eg, CVD, and an etching stopper film 64 made of the silicon nitride film is formed.
[0099]
Next, a silicon oxide film of, eg, a 100 nm-thickness is deposited on the etching stopper film 64 by, eg, CVD, to form an interlayer insulating film 66 made of a silicon oxide film.
[0100]
Next, a silicon nitride film having a film thickness of, for example, about 40 nm is deposited on the interlayer insulating film 66 by, eg, CVD, and an etching stopper film 68 made of the silicon nitride film is formed.
[0101]
Next, a 600 nm-thickness silicon oxide film, for example, is deposited on the etching stopper film 68 by, eg, CVD, to form an interlayer insulating film 70 made of a silicon oxide film (FIG. 10B).
[0102]
Next, the interlayer insulating film 70, the etching stopper film 68, the interlayer insulating film 66, and the etching stopper film 64 are patterned by the lithography technique and the etching technique, and openings reaching the plugs 62 through these films are formed in the region where the storage electrode is to be formed. A portion 72 is formed (FIG. 11A).
[0103]
Next, a titanium nitride film with a thickness of 10 nm and a ruthenium (Ru) film with a thickness of 40 nm are deposited on the entire surface by, eg, CVD.
[0104]
Next, a photoresist film (not shown) is applied to fill the opening 72 in which the titanium nitride film and the ruthenium film are formed.
[0105]
Next, the photoresist film, the ruthenium film, and the titanium nitride film are polished by, for example, CMP method and reactive ion etching method until the surface of the interlayer insulating film 70 is exposed, and the photoresist film in the opening 72 is removed, An adhesion layer 74 made of a titanium nitride film and a storage electrode 76 made of a ruthenium film are formed along the inner wall of the opening 72 (FIG. 11B).
[0106]
Next, the interlayer insulating film 70 is selectively etched using the etching stopper film 68 as a stopper by isotropic etching such as wet etching using a hydrofluoric acid aqueous solution.
[0107]
Next, the adhesion layer 74 is selectively etched with respect to the storage electrode 76, the etching stopper film 68, and the interlayer insulating film 66 with an aqueous solution containing, for example, sulfuric acid and hydrogen peroxide (FIG. 12A). This etching takes into consideration the case where the adhesion between the adhesion layer 74 and the capacitor dielectric film 78 to be formed later is poor. If the adhesion between the adhesion layer 74 and the storage electrode 76 is good, the adhesion layer 74 is not necessarily formed. There is no need to remove it. The adhesion layer 74 is preferably etched until at least a gap is formed between the etching stopper film 68 and the storage electrode 76. A technique for removing the adhesion layer based on compatibility with the capacitor dielectric film is described in detail in, for example, Japanese Patent Application Laid-Open No. 2000-124423 by the same applicant.
[0108]
Next, a tantalum oxide film having a film thickness of, for example, 10 to 30 nm is deposited on the entire surface by, for example, the oxide dielectric film formation method according to the second embodiment, thereby forming a capacitor dielectric film 78 made of a tantalum oxide film. Thereby, the oxidation of the storage electrode 76 made of ruthenium is suppressed to 3 nm or less. Note that the tantalum oxide film thus formed is in an amorphous state.
[0109]
Then UV-O _Three , O _Three Or H ₂ Heat treatment in an O atmosphere or the like is performed to fill oxygen vacancies in the tantalum oxide film and promote the hydrolysis reaction of PET. For example, UV-O _Three Among them, heat treatment is performed at a temperature of 480 ° C. for 2 hours.
[0110]
In this manner, the formation of the tantalum oxide film and the UV-O using the oxide dielectric film formation method according to the second embodiment. _Three By performing the heat treatment in the inside, it is possible to crystallize the tantalum oxide film and form a high-quality capacitor dielectric film 78 having a high dielectric constant and a small leakage current (FIG. 12B).
[0111]
Next, a ruthenium film having a thickness of, for example, 30 to 50 nm is deposited on the entire surface by, eg, CVD. For example, after a seed layer having a thickness of about 10 nm is formed by sputtering, a ruthenium film having a predetermined thickness is formed by depositing a ruthenium film by CVD. In the film formation by CVD, for example, the film formation temperature is 300 ° C., the pressure is 0.05 Torr, and Ru (EtCp) as a ruthenium source. ₂ The flow rate of 0.06cc, O ₂ A ruthenium film is formed with a gas flow rate of 160 sccm.
[0112]
Next, the ruthenium film is patterned by a lithography technique and an etching technique to form a plate electrode 88 made of the ruthenium film (FIG. 13). For example, a ruthenium film has a pressure of 0.1 Torr, a power of 500 W, and a gas flow rate of Cl. ₂ / O ₂ = 50/500 sccm can be etched.
[0113]
Next, a silicon oxide film of, eg, a 1000 nm-thickness is deposited on the entire surface by, eg, CVD, and the surface is polished by CMP to form an interlayer insulating film 90 made of a silicon oxide film having a planarized surface.
[0114]
Next, the contact hole 92 that reaches the plate electrode 88 through the interlayer insulating film 90, the interlayer insulating film 90, the etching stopper film 68, the interlayer insulating film 66, the etching stopper film 64, and the silicon nitride film 54 are formed by lithography and etching techniques. A contact hole 94 reaching the penetrating bit line 48 is formed (FIG. 14). For example, the interlayer insulating film 90 and the interlayer insulating film 66 have a pressure of 0.05 Torr, a power of 1500 W, and a gas flow rate of C. _Four F ₈ / CO / Ar / O ₂ The etching stopper films 68 and 64 and the silicon nitride film 54 have a pressure of 0.05 Torr and a power of 1500 W, with 15 = 300/350/5 sccm. , CHF gas flow _Three / CO / O ₂ = 50/150/5 sccm, and etching is performed under conditions that can ensure etching selectivity with respect to the silicon oxide film.
[0115]
Next, after depositing an adhesion layer having a titanium nitride / titanium laminated structure with a thickness of 25 nm and a tungsten film with a thickness of 250 nm on the entire surface by, for example, sputtering, CMP is performed until the surface of the interlayer insulating film 90 is exposed. Polishing is performed to form a plug 96 embedded in the contact hole 92 and a plug 98 embedded in the contact hole 94.
[0116]
Next, forming gas (3% H ₂ + 97% N ₂ ), For example, annealing is performed at 400 ° C. for 1 hour. At this time, hydrogen contained in the forming gas may enter the inside and act as a reducing gas for ruthenium oxide. However, since only a ruthenium oxide film having a thickness of about 3 nm or less is formed between the capacitor dielectric film 78 and the storage electrode 76, even if this ruthenium oxide is reduced, no film peeling occurs.
[0117]
Next, a titanium nitride film serving as a barrier metal having a thickness of 10 nm and an aluminum film or copper film having a thickness of 300 nm are deposited and patterned on the entire surface by, for example, sputtering, and are formed into lower layer wirings through plugs 96 and 98. A connected wiring layer 100 is formed.
[0118]
Next, a silicon oxide film of, eg, a 1000 nm-thickness is deposited on the entire surface by, eg, CVD, and the surface is polished by CMP to form an interlayer insulating film 102 made of a silicon oxide film having a planarized surface ( FIG. 15).
[0119]
Thus, a DRAM having a memory cell composed of one transistor and one capacitor can be manufactured.
[0120]
As described above, according to the present embodiment, the tantalum oxide film as the capacitor dielectric film 78 is formed by using the tantalum oxide film formation method according to the second embodiment. Oxidation of the storage electrode 76 can be suppressed. As a result, the leakage current of the capacitor can be reduced, and film peeling during heat treatment in the forming gas atmosphere can be prevented.
[0121]
In the above embodiment, the tantalum oxide film forming method according to the second embodiment is used to form the capacitor dielectric film made of the tantalum oxide film. However, the tantalum oxide film forming method according to the first embodiment is used. May be used.
[0122]
Moreover, although the case where the present invention is applied to a DRAM type semiconductor device having a cylinder-shaped capacitor has been described in the above embodiment, the device structure is not limited to the structure of this embodiment.
[0123]
The present invention can be widely applied to a semiconductor device having a capacitor using a tantalum oxide film as a capacitor dielectric film.
[0124]
[Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.
[0125]
For example, in the first to third embodiments, the case where the tantalum oxide film is formed on the ruthenium film is shown as a representative example, but the present invention is limited to the case where the tantalum oxide film is formed on the ruthenium film. It is not done.
[0126]
As the base film, an electrode material that may deteriorate interface characteristics when oxidized during the film formation process, for example, rhodium (Rh), platinum (Pt), palladium, which are platinum group elements having the same properties as ruthenium. The effect can be expected when (Pd), osmium (Os), or iridium (Ir) is used. In particular, it is extremely effective when ruthenium or iridium that undergoes an oxidation reaction at a temperature of about 300 to 600 ° C., which is the film formation temperature of the tantalum oxide film, is used as the base film.
[0127]
In addition to preventing deterioration of device characteristics due to oxidation of the base film, the present invention is also effective in preventing deterioration of device characteristics due to oxygen entering the lower layer than the base film. . For example, oxygen in the deposition atmosphere may permeate the base film and further oxidize the underlying electrode material, thereby deteriorating contact characteristics. By applying the present invention, the amount of oxygen permeating the base film is reduced. It is greatly reduced and oxidation of the lower layer film can be suppressed.
[0128]
In addition to forming a tantalum oxide film, an oxide dielectric material using the conductive material as an electrode material, such as a zirconium oxide (ZrOx) film, a hafnium oxide (HfOx) film, a BST film, an STO film, or a PZT film. The present invention can also be applied in the case of forming.
[0129]
In the above embodiment, the composition ratio is Ta. ₂ O _Five However, the tantalum oxide film having a stoichiometric composition is representatively described, and tantalum oxide films having other composition ratios are not excluded. For example, the present invention can be similarly applied to a tantalum oxide film having a composition ratio in the vicinity of the composition ratio.
[0130]
Moreover, although the case where the tantalum oxide film is formed by the thermal CVD method is shown in the above embodiment, the means for exciting the source gas is not limited to the temperature. For example, the source gas may be excited by plasma or light, or excitation means such as heat, plasma, or light may be arbitrarily combined.
[0131]
【The invention's effect】
As described above, according to the present invention, since the oxide dielectric film is deposited by the first film forming process having a low oxidizing power and the second film forming process having a high oxidizing power, oxidation of the base film can be suppressed. I get out. As a result, the adhesion between the base film and the oxide dielectric film can be enhanced and interface defects can be suppressed. In addition, in the case where the capacitor element is formed using the oxide dielectric film thus formed, the leakage current can be reduced. In addition, the amount of oxygen permeated to the lower layer film during the process of depositing the oxide dielectric film is greatly reduced, and the oxidation of the electrode material below the base film can be suppressed.
[Brief description of the drawings]
FIG. 1 is a flowchart illustrating a method for forming an oxide dielectric film according to a first embodiment of the present invention.
FIG. 2 is a graph showing electric characteristics of a capacitive element having a tantalum oxide film formed by using the method of the present invention and the conventional method.
FIG. 3 is a time chart showing a method of forming an oxide dielectric film according to a second embodiment of the present invention.
FIG. 4 is a plan view showing a structure of a semiconductor device according to a third embodiment of the present invention.
FIG. 5 is a schematic cross-sectional view showing the structure of a semiconductor device according to a third embodiment of the present invention.
FIG. 6 is a process cross-sectional view (No. 1) illustrating the method for manufacturing the semiconductor device according to the third embodiment of the invention;
FIG. 7 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the third embodiment of the present invention;
FIG. 8 is a process cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the third embodiment of the present invention;
FIG. 9 is a process cross-sectional view (No. 4) illustrating the method for manufacturing the semiconductor device according to the third embodiment of the invention;
FIG. 10 is a process sectional view (No. 5) showing the method for producing the semiconductor device according to the third embodiment of the invention;
FIG. 11 is a process cross-sectional view (No. 6) illustrating the method for manufacturing the semiconductor device according to the third embodiment of the invention;
FIG. 12 is a process cross-sectional view (No. 7) illustrating the method for manufacturing the semiconductor device according to the third embodiment of the invention;
FIG. 13 is a process cross-sectional view (No. 8) illustrating the method for manufacturing the semiconductor device according to the third embodiment of the invention;
FIG. 14 is a process cross-sectional view (No. 9) showing the method for manufacturing the semiconductor device according to the third embodiment of the invention;
FIG. 15 is a process cross-sectional view (No. 10) illustrating the method for manufacturing the semiconductor device according to the third embodiment of the invention;
[Explanation of symbols]
10 ... Silicon substrate
12 ... element isolation film
14 ... Gate insulating film
16 ... polycrystalline silicon film
18, 52 ... tungsten film
20 ... Gate electrode
22, 54 ... Silicon nitride film
24, 26 ... Source / drain diffusion layers
28, 56 ... sidewall insulating film
30, 40, 58, 66, 70, 90, 102 ... interlayer insulating film
32, 34, 60, 92, 94 ... contact holes
36, 38, 62, 96, 98 ... plug
48 ... bit line
50, 74 ... adhesion layer
64, 68 ... Etching stopper film
72 ... opening
76 ... Storage electrode
78. Capacitor dielectric film
88 ... Plate electrode
100: Wiring layer

Claims (3)

An oxide dielectric film forming method for forming an oxide dielectric film on a metal film made of a platinum group element by chemical vapor deposition,
Depositing a first oxide dielectric film on the metal film under a first condition containing oxygen gas having a first oxidizing power;
Depositing a second oxide dielectric film on the first oxide dielectric film under a second condition containing an oxygen gas having a second oxidizing power greater than the first oxidizing power; have,
By controlling the oxygen partial pressure in the reaction chamber, the film formation method of the oxide dielectric film, wherein the change to the second oxidizing power from the first oxidizing power. In the film-forming method of the oxide dielectric film of Claim 1,
The method for forming an oxide dielectric film, wherein the oxidizing power during the formation of the oxide dielectric film is continuously changed from the first oxidizing power to the second oxidizing power. A method of manufacturing a semiconductor device, wherein an oxide dielectric film is formed by chemical vapor deposition on a metal film made of a platinum group element formed on a semiconductor substrate,
Depositing a first oxide dielectric film on the metal film under a first condition containing oxygen gas having a first oxidizing power;
Depositing a second oxide dielectric film on the first oxide dielectric film under a second condition containing an oxygen gas having a second oxidizing power greater than the first oxidizing power; have,
By controlling the oxygen partial pressure in the reaction chamber, a method of manufacturing a semiconductor device characterized by changing the second oxidizing power from the first oxidizing power.

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