JP3929743B2

JP3929743B2 - Capacitor element manufacturing method

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Publication number: JP3929743B2
Application number: JP2001321106A
Authority: JP
Inventors: 軍林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-10-18
Filing date: 2001-10-18
Publication date: 2007-06-13
Anticipated expiration: 2021-10-18
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Description

【０００１】
【発明の属する技術分野】
本発明は、容量素子の製造方法に係り、特に、キャパシタ誘電体膜として金属の酸化物よりなる酸化物誘電体膜を用いた容量素子の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成しうる半導体記憶装置であり、従来より、高密度・高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。特に、キャパシタの占有面積はデバイスの集積化に多大な影響を与えるため、単位面積あたりの蓄積容量を如何にして増加するかが極めて重要である。このため、近年開発が行われているギガビット級の記憶容量を有するＤＲＡＭでは、キャパシタによる所有面積を狭めるべく、従来より広く用いられていたシリコン酸化膜やシリコン窒化膜よりも誘電率の大きな金属酸化物をキャパシタ誘電体膜として採用することが検討されている。このような酸化物誘電体膜としては、タンタル酸化膜（Ｔａ₂Ｏ₅）、ＢＳＴＯ膜、ＳＴＯ膜、ＰＺＴ膜などの酸化物誘電体膜が検討されている。
【０００３】
キャパシタ誘電体膜としてこれら酸化物誘電体膜を用いる場合、通常、その成膜にはＣＶＤ法が用いられていた。これは、ＣＶＤにより形成した膜が高い誘電率を有すること、リーク電流が小さいこと及びステップカバレッジに優れた膜を形成できることによる。また、電極材料としては、ルテニウム（Ｒｕ）などの貴金属材料が用いられていた。これは、貴金属膜が酸化物誘電体膜との密着性に優れているとともに、仕事関数差が大きくリーク電流の小さいキャパシタを構成できるからである。
【０００４】
【発明が解決しようとする課題】
しかしながら、アモルファスの酸化物誘電体膜を用いてキャパシタを形成する場合、トランジスタの特性向上のために行われるフォーミングガスアニールによって、下部電極とキャパシタ誘電体膜との間で膜剥がれが生じることが、本願発明者により初めて明らかとなった。
【０００５】
本発明の目的は、下部電極と酸化物誘電体膜との間における膜剥がれを防止しうる容量素子の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的は、基板上に、白金族の金属よりなる下部電極を形成する工程と、前記下部電極上に、化学量論的組成よりも少ない組成の酸素を含む第１の酸化物誘電体膜を形成する工程と、前記下部電極と前記第１の酸化物誘電体膜との界面に形成された前記下部電極の酸化膜と前記第１の酸化物誘電体膜とを反応させることにより、前記酸化膜を還元する熱処理を行う工程と、前記第１の酸化物誘電体膜上に、上部電極を形成する工程とを有することを特徴とする容量素子の製造方法によって達成される。このようにして容量素子を製造することにより、下部電極と酸化物誘電体膜との間に形成される下部電極の酸化膜を効果的に除去することができる。したがって、水素を含む雰囲気中での熱処理による下部電極と酸化物誘電体膜との界面における膜剥がれを防止することができる。
また、上記目的は、基板上に、白金族の金属よりなる下部電極を形成する工程と、前記下部電極上に、第１の酸化物誘電体膜を構成する金属よりなる金属膜と、前記第１の酸化物誘電体膜との積層膜を形成する工程と、熱処理を行い、前記金属膜と前記下部電極との界面に形成された酸化膜と前記金属膜とを反応させることにより、前記第１の酸化物誘電体膜と同じ構成元素からなる第２の酸化物誘電体膜を形成し、前記酸化膜を還元する工程とを有することを特徴とする容量素子の製造方法によっても達成される。
【０００７】
【発明の実施の形態】
［本発明の原理］
前述の通り、アモルファスの酸化物誘電体膜を用いてキャパシタを形成した場合、トランジスタの特性向上のために行われるフォーミングガスアニールによって、下部電極とキャパシタ誘電体膜との間で膜剥がれが生じる。
【０００８】
本願発明者が鋭意検討を行った結果、フォーミングガスアニールを行うことにより下部電極とキャパシタ誘電体膜との間で膜剥がれが生じる原因は、下部電極の表面に形成されている自然酸化膜や、酸化物誘電体膜の成膜過程における下部電極の酸化によって形成される薄い金属酸化膜が、フォーミングガスに含まれる水素によって還元されるためであることがはじめて明らかとなった。
【０００９】
以下、キャパシタ誘電体膜としてタンタル酸化膜を用い、上部電極及び下部電極としてルテニウムを用いた場合を例にして、膜剥がれが生じるメカニズム及び本発明の原理について詳細に説明する。
【００１０】
フォーミングガスアニールとは、トランジスタの特性向上のために行われるものであり、水素を例えば３％含む窒素雰囲気中で行う熱処理である。フォーミングガスに含まれる水素は、フォーミングガスアニールの際にトランジスタが形成されている素子内部まで入り込む。この際、上部電極に達した水素分子は、上部電極を構成するルテニウムの触媒作用によって活性な原子状水素となる。この原子状水素がキャパシタ誘電体膜と下部電極との界面に達すると、この界面に形成されている酸化ルテニウム膜を還元するとともに水分を発生する。これにより、キャパシタ誘電体膜と下部電極との間において膜剥がれが生じる。
【００１１】
このように、膜剥がれの原因はキャパシタ誘電体膜と下部電極との間に形成されている酸化ルテニウム膜である。したがって、キャパシタ誘電体膜と下部電極との間にこの酸化ルテニウム膜が形成されなければ、膜剥がれが生じることはない。ところが、キャパシタ誘電体膜は酸化物であり、その成膜は酸素を含む雰囲気中で行うため、キャパシタ誘電体膜の成膜過程における下部電極の酸化を完全に防止するのは困難である。
【００１２】
そこで、本発明では、キャパシタ誘電体膜を形成した後、キャパシタ誘電体膜と下部電極との間に形成されている酸化ルテニウム膜を除去するための処理を行うことにより、フォーミングガスアニールによる膜剥がれを防止する。
【００１３】
具体的には、タンタルリッチなタンタル酸化膜をルテニウムよりなる下部電極上に形成後、フォーミングガスアニールの前に、例えば窒素ガス雰囲気中において４００〜５５０℃の温度で熱処理を行う。この熱処理を行うことにより、タンタル酸化膜中に含まれている過剰なタンタルが酸化ルテニウム膜中の酸素と反応し、酸化ルテニウムを還元する。したがって、この熱処理によってキャパシタ誘電体膜と下部電極との間の酸化ルテニウム膜が除去され、フォーミングガスアニールによる膜剥がれを防止することができる。
【００１４】
タンタル又はルテニウムを酸化してタンタル酸化膜又は酸化ルテニウム膜を形成する際に必要なエネルギ（ギプスエネルギ（ΔＧ））は、温度Ｔを関数として以下のように表されることが知られている（例えば、D.S.Wuu et al., J. Vac.Sci.Technol., A17, 3327 (1999)を参照）。
【００１５】
Ｒｕ＋Ｏ₂ → ＲｕＯ₂
ΔＧ＝ - 307943 + 261.08Ｔ - 28.87ＴlogＴ［Ｊ／ｍｏｌ］
２Ｔａ＋２．５Ｏ₂ → Ｔａ₂Ｏ₅
ΔＧ＝ - 1015664 + 312.96Ｔ + 25.36ＴlogＴ［Ｊ／ｍｏｌ］
上記の式より、酸化ルテニウム膜を形成する際に必要なエネルギは、タンタル酸化膜を形成する際に必要なエネルギよりも大きいことが判る。したがって、下部電極上にタンタルリッチなキャパシタ誘電体膜を形成しておくと、その後の熱処理によって酸化ルテニウム膜中の酸素がタンタル酸化膜の形成に用いられ、界面の酸化ルテニウム膜厚を減少することが可能と考えられる。
【００１６】
タンタルリッチなタンタル酸化膜は、キャパシタ誘電体膜として用いるすべての膜のタンタル組成を増加することにより形成してもよいし、タンタルリッチなタンタル酸化膜を下部電極側のみに形成するようにしてもよい。後者の場合、タンタルリッチなタンタル酸化膜の代わりに、タンタル膜を用いることもできる。
【００１７】
熱処理の温度は、４００〜５５０℃程度の範囲、より好ましくは５００℃前後の温度で行うことが望ましい。４００℃以上よりも高い温度が必要なのは、それよりも低い温度では酸化ルテニウムの十分な還元作用が望めないからである。また、５５０℃以下の温度とするのは、それよりも高い温度で熱処理を行うと、例えば下部電極の下層に形成されるバリアメタル層が破壊されてコンタクト抵抗が増大し、最悪の場合には下部電極が剥がれこととなるからである。
【００１８】
熱処理を行う雰囲気は、窒素やアルゴンなどの不活性ガスに限られず、Ｏ₂ガスなど酸素ガスを含む雰囲気であっても差し支えない。タンタル酸化膜中における酸素の拡散は小さいため、上述のような比較的低温の熱処理では、雰囲気中の酸素がタンタル酸化膜を通過して下地ルテニウム膜を酸化することはなく、酸化ルテニウムの還元反応を阻害することはない。但し、ＵＶ−Ｏ₃を用いた熱処理など、活性な酸素を含む雰囲気での熱処理は下地ルテニウムを酸化するため、酸化ルテニウムを還元するための熱処理の雰囲気としては好ましくない。
【００１９】
なお、酸化ルテニウム膜を除去するための熱処理を行う工程では、必ずしもすべての酸化ルテニウム膜を除去する必要はない。酸化ルテニウム膜は強い結晶配向性を有するため、スパッタやＣＶＤで成膜した多結晶ルテニウム上に形成される酸化ルテニウム膜の均一性は乏しい。したがって、酸化ルテニウム膜の膜厚を３ｎｍ以下に抑えることにより、たとえ酸化ルテニウム膜が還元されてもルテニウム膜とタンタル酸化膜との間の密着性を十分に維持することができる。
【００２０】
また、タンタル酸化膜の成膜前の下部電極上には、通常、膜厚２ｎｍ程度の自然酸化膜が形成されている。したがって、タンタル酸化膜の成膜前に、この自然酸化膜を除去する処理、例えば水素などの還元性ガス雰囲気中で例えば４００〜５３０℃の熱処理を行うことにより、上記熱処理の効果を更に高めることができる。
【００２１】
表１〜４は、種々の条件でタンタル酸化膜を形成した場合におけるフォーミングガスアニールによる膜剥がれの有無をまとめたものである。
【００２２】
表１は、窒素雰囲気中での熱処理を行わなかった場合である。
【００２３】
【表１】

表２は、４００℃１時間の窒素雰囲気中での熱処理を行った場合である。
【００２４】
【表２】

表３は、４５０℃１時間の窒素雰囲気中での熱処理を行った場合である。
【００２５】
【表３】

表４は、５００℃１時間の窒素雰囲気中での熱処理を行った場合である。
【００２６】
【表４】

表１〜４に示すように、タンタル酸化膜の成膜温度或いは成膜室の圧力が低いほど、すなわち酸化力が弱い条件ほど、膜剥がれが生じにくい傾向にある。このことは、下部電極の酸化が膜剥がれに影響していることを示唆している。
【００２７】
窒素雰囲気中での熱処理を行っていない試料（表１）においても、膜剥がれが生じない条件は存在する。しかしながら、この場合はプロセスウィンドウが狭く、実際の製造プロセスに適用することは困難であると考えられる。
【００２８】
窒素雰囲気中での熱処理を行った試料（表２〜表４）では、より高い温度で熱処理を行うほどに膜剥がれが生じる条件が少なくなっていることが判る。５００℃で熱処理を行った試料（表４）にあっては、５２０℃でタンタル酸化膜を成膜した場合や、成膜室の圧力を２．５Ｔｏｒｒと高めに設定した場合においても、膜剥がれを防止することができた。
【００２９】
［第１実施形態］
本発明の第１実施形態による容量素子の製造方法について図１乃至図４を用いて説明する。
【００３０】
図１は本実施形態による容量素子の製造方法を示す工程断面図、図２は容量素子の断面構造を走査型電子顕微鏡により観察した結果を示す図、図３は容量素子の断面構造を透過型電子顕微鏡により観察した結果を示す図、図４は容量素子のリーク電流を測定した結果を示すグラフである。
【００３１】
まず、基板１上に、例えばスパッタ法によりルテニウム膜を堆積し、ルテニウム膜よりなる下部電極２を形成する。
【００３２】
次いで、下部電極２上に、例えばＣＶＤ法により、例えば膜厚１〜２ｎｍであり、Ｔａ₂Ｏ_5-aとしてａが５以下であるであるタンタルリッチなタンタル酸化膜４を形成する（図１（ａ））。
【００３３】
次いで、タンタル酸化膜４上に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍの化学量論的組成近傍の組成を有するタンタル酸化膜５を堆積する（図１（ｂ））。
【００３４】
タンタル酸化膜４，５は、例えば基板温度を４８０℃、成膜チャンバの圧力を１．３Ｔｏｒｒとして、成膜を行う。
【００３５】
なお、下部電極２とタンタル酸化膜４との界面には、自然酸化膜或いはタンタル酸化膜４，５の成膜過程で形成された酸化膜である酸化ルテニウム膜３が形成されている。
【００３６】
次いで、ＵＶ−Ｏ₃、Ｏ₃或いはＨ₂Ｏ雰囲気などにおける熱処理を行い、タンタル酸化膜４，５中の酸素空孔を充填する。
【００３７】
次いで、例えば窒素雰囲気中で４００〜５００℃１時間の熱処理を行う。この熱処理により、タンタル酸化膜４中のタンタルが酸化ルテニウム膜３中の酸素と反応してタンタル酸化物となる一方、還元されたルテニウムが下部電極２上に形成される。また、タンタル酸化膜４，５の組成は化学量論的組成であるＴａ₂Ｏ₅に近づき、膜質が向上する。こうして、下部電極２上に、タンタル酸化膜よりなるキャパシタ誘電体膜６を形成する。
【００３８】
次いで、キャパシタ誘電体膜６上に、例えばスパッタ法によりルテニウム膜を堆積し、ルテニウム膜よりなる上部電極７を形成する。
【００３９】
図２は、容量素子の断面構造を走査型電子顕微鏡により観察した結果を示す図である。図２（ａ）は上部電極を形成した直後の状態を示す図、図２（ｂ）は窒素雰囲気中での熱処理を行わず、上部電極の形成後にフォーミングガスアニール（ＦＧＡ）を行った場合の状態を示す図、図２（ｃ）は窒素雰囲気中での熱処理（Ｎ₂アニール）を行い、上部電極の形成後にフォーミングガスアニール（ＦＧＡ）を行った場合の状態を示す図である。
【００４０】
図示するように、窒素雰囲気中での熱処理を行わなかった図２（ｂ）の試料では下部電極とキャパシタ誘電体膜との間で膜剥がれが生じたが、窒素雰囲気中での熱処理を行った図２（ｃ）の試料では膜剥がれは生じなかった。
【００４１】
図３は、容量素子の断面構造を透過型電子顕微鏡により観察した結果を示す図である。図３（ａ）は上部電極を形成した直後の状態を示す図、図３（ｂ）は窒素雰囲気中での熱処理（Ｎ₂アニール）を行い、上部電極の形成後にフォーミングガスアニールを行わなかった場合の状態を示す図、図３（ｃ）は窒素雰囲気中での熱処理（Ｎ₂アニール）を行い、上部電極の形成後にフォーミングガスアニール（ＦＧＡ）を行った場合の状態を示す図である。
【００４２】
図示するように、上部電極の形成直後（図３（ａ））にはタンタル酸化膜と下部電極との界面に酸化ルテニウムとみられる薄い層が観察されるが、窒素雰囲気中での熱処理を行った図３（ｂ）及び（ｃ）の試料ではこの層は観察されず、下部電極とキャパシタ誘電体膜との界面は極めて清浄であった。
【００４３】
図４は、容量素子のリーク電流を測定した結果を示すグラフである。図中、◆は酸化ルテニウムを除去する熱処理を行わずにフォーミングガスアニールを行った試料の場合、▲は酸化ルテニウムを除去する熱処理後にフォーミングガスアニールを行った試料の場合である。
【００４４】
図示するように、酸化ルテニウムを除去する熱処理を行うことにより、リーク電流を大幅に低減することができた。
【００４５】
このように、本実施形態によれば、タンタルリッチなタンタル酸化膜を形成した後に熱処理を行うことにより、タンタル酸化膜とルテニウム膜との界面に形成される酸化ルテニウム膜を除去するので、フォーミングガスアニールを行っても膜剥がれが生じない容量素子を形成することができる。また、この熱処理は、タンタル酸化膜の膜質向上にも貢献するため、良質のタンタル酸化膜を形成することができる。
【００４６】
なお、上記実施形態では、図１（ａ）に示す工程において、下部電極２上にタンタルリッチなタンタル酸化膜４を形成しているが、このタンタル酸化膜の代わりにタンタル膜を形成してもよい。
【００４７】
また、上記実施形態では、タンタルリッチなタンタル酸化膜と化学量論的組成近傍の組成を有するタンタル酸化膜とを形成したが、タンタルリッチなタンタル酸化膜のみを堆積するようにしてもよい。
【００４８】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図５乃至図１７を用いて説明する。
【００４９】
図５は本実施形態による半導体装置の構造を示す平面図、図６は本実施形態による半導体装置の構造を示す概略断面図、図７乃至図１６は本実施形態による半導体装置の製造方法を示す工程断面図、図１７は半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。
【００５０】
はじめに、本実施形態による半導体装置の構造を図５及び図６を用いて説明する。
【００５１】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。素子領域上には、ゲート電極２０とソース／ドレイン拡散層２４、２６とを有するメモリセルトランジスタが形成されている。ゲート電極２０は、図５に示すように、ワード線を兼ねる導電膜としても機能する。メモリセルトランジスタが形成されたシリコン基板１０上には、ソース／ドレイン拡散層２４に接続されたプラグ３６及びソース／ドレイン拡散層２６に接続されたプラグ３８とが埋め込まれた層間絶縁膜３０が形成されている。
【００５２】
層間絶縁膜３０上には、層間絶縁膜４０が形成されている。層間絶縁膜４０上には、プラグ３６を介してソース／ドレイン拡散層２４に接続されたビット線４８が形成されている。ビット線４８は、図５に示すように、ワード線（ゲート電極２０）と交わる方向に延在して複数形成されている。ビット線４８が形成された層間絶縁膜４０上には、層間絶縁膜５８が形成されている。層間絶縁膜５８には、プラグ３８に接続されたプラグ６２が埋め込まれている。
【００５３】
層間絶縁膜５８上には、エッチングストッパ膜６４、層間絶縁膜６６及びエッチングストッパ膜６８が形成されている。エッチングストッパ膜６８上には、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４を貫きプラグ６２に接続され、エッチングストッパ膜６８上に突出して形成されたシリンダ状の蓄積電極７６が形成されている。蓄積電極７６上には、タンタル酸化膜（Ｔａ₂Ｏ₅）よりなるキャパシタ誘電体膜７８を介して、ルテニウム膜よりなるプレート電極８８が形成されている。
【００５４】
プレート電極８８上には、層間絶縁膜９０が形成されている。層間絶縁膜９０上には、プラグ９６を介してプレート電極８８に接続され、或いは、プラグ９８を介してビット線４８に接続された配線層１００が形成されている。配線層１００が形成された層間絶縁膜９０上には、層間絶縁膜１０２が形成されている。
【００５５】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭが構成されている。
【００５６】
次に、本実施形態による半導体装置の製造方法について図７乃至図１６を用いて説明する。なお、図７及び図８は図５のＡ−Ａ′線断面における工程断面図を表し、図９乃至図１６は、図５のＢ−Ｂ′線断面における工程断面図を表している。
【００５７】
まず、シリコン基板１０の主表面上に、例えば、ＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する（図７（ａ））。例えば、まず、シリコン基板１０上に膜厚１００ｎｍのシリコン窒化膜（図示せず）を形成する。次いで、このシリコン窒化膜を、素子領域となる領域に残存するようにパターニングする。次いで、パターニングしたシリコン窒化膜をハードマスクとしてシリコン基板１０をエッチングし、シリコン基板１０に例えば深さ２００ｎｍの素子分離溝を形成する。次いで、例えばＣＶＤ法によりシリコン酸化膜を全面に堆積した後、シリコン窒化膜が露出するまでこのシリコン酸化膜をＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法により研磨し、素子分離溝内に選択的にシリコン酸化膜を残存させる。この後、シリコン窒化膜を除去し、シリコン基板１０の素子分離溝に埋め込まれたシリコン酸化膜よりなる素子分離膜１２を形成する。
【００５８】
次いで、メモリセル領域のシリコン基板１０中にＰウェル（図示せず）を形成し、しきい値電圧制御のためのイオン注入を行う。
【００５９】
次いで、素子分離膜１２により画定された複数の素子領域上に、例えば熱酸化法により、例えば膜厚５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１４を形成する。なお、ゲート絶縁膜１４としては、シリコン窒化酸化膜などの他の絶縁膜を適用してもよい。
【００６０】
次いで、ゲート絶縁膜１４上に、例えばポリシリコン膜１６とタングステン膜１８との積層膜よりなるポリメタル構造のゲート電極２０を形成する（図７（ｂ））。例えば、膜厚７０ｎｍのポリシリコン膜１６と、膜厚５ｎｍのタングステンナイトライド（ＷＮ）膜（図示せず）と、膜厚４０ｎｍのタングステン膜１８と、膜厚２００ｎｍのシリコン窒化膜２２とを順次堆積した後、リソグラフィー技術及びエッチング技術によりこれら膜を同一の形状にパターニングし、上面がシリコン窒化膜２２で覆われ、タングステンナイトライド膜を介してポリシリコン膜１６及びタングステン膜１８が積層されてなるポリメタル構造のゲート電極２０を形成する。なお、ゲート電極２０は、ポリメタル構造に限られるものではなく、ポリゲート構造、ポリサイド構造、或いは、金属ゲート等を適用してもよい。
【００６１】
次いで、ゲート電極２０をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１０中にソース／ドレイン拡散層２４、２６を形成する。
【００６２】
こうして、シリコン基板１０上に、ゲート電極２０、ソース／ドレイン拡散層２４、２６を有するメモリセルトランジスタを形成する。
【００６３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３５ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ゲート電極２０及びシリコン窒化膜２２の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜２８を形成する（図７（ｃ）、図９（ａ））。
【００６４】
次いで、全面に、例えばＣＶＤ法により例えばＢＰＳＧ膜を堆積した後、リフロー法及びＣＭＰ法等により、シリコン窒化膜１８が露出するまでその表面を研磨し、表面が平坦化されたＢＰＳＧ膜よりなる層間絶縁膜３０を形成する。
【００６５】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜３０に、ソース／ドレイン拡散層２４に達するスルーホール３２と、ソース／ドレイン拡散層２６に達するコンタクトホール３４とを、ゲート電極２０及びサイドウォール絶縁膜２８に対して自己整合的に形成する（図７（ｄ）、図９（ｂ））。
【００６６】
次いで、層間絶縁膜３０に開口されたコンタクトホール３２、３４内に、プラグ３６、３８をそれぞれ埋め込む（図８（ａ）、図９（ｃ））。例えば、ＣＶＤ法により、砒素ドープした多結晶シリコン膜を堆積した後、ＣＭＰ法によりシリコン窒化膜２２が露出するまで研磨し、コンタクトホール３２、３４内のみに多結晶シリコン膜よりなるプラグ３６、３８を選択的に残存させる。
【００６７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４０を形成する。
【００６８】
次いで、リソグラフィー技術及びエッチング技術により、プラグ３６に達するコンタクトホール４２を層間絶縁膜４０に形成する（図８（ｂ）、図９（ｄ））。
【００６９】
次いで、層間絶縁膜４０上に、コンタクトホール４２を介してプラグ３６に接続されたビット線４８を形成する（図８（ｃ）、図１０（ａ））。例えば、まず、スパッタ法により、膜厚４５ｎｍの窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造よりなる密着層５０と、膜厚２５０ｎｍのタングステン（Ｗ）膜５１とを順次堆積する。次いで、ＣＭＰ法によりタングステン膜５１を研磨し、コンタクトホール４２内にタングステン膜５１よりなるプラグを埋め込む。次いで、スパッタ法により、膜厚３０ｎｍのタングステン膜５２を堆積する。次いで、ＣＶＤ法により、タングステン膜５２上に、膜厚２００ｎｍのシリコン窒化膜５４を堆積する。次いで、リソグラフィー技術及びエッチング技術により、シリコン窒化膜５４、タングステン膜５２及び密着層５０をパターニングし、上面がシリコン窒化膜５４に覆われ、密着層５０及びタングステン膜５２よりなり、プラグ３６を介してソース／ドレイン拡散層２４に接続されたビット線４８を形成する。
【００７０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ビット線４８及びシリコン窒化膜５４の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜５６を形成する（図１０（ｂ））。
【００７１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５８を形成する。
【００７２】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜５８、４０に、プラグ３８に達するコンタクトホール６０を形成する（図１０（ｃ））。このとき、シリコン窒化膜に対して高い選択比をもつエッチング条件でシリコン酸化膜をエッチングすることにより、ビット線４８上を覆うシリコン窒化膜５４及びビット線４８の側壁に形成されたサイドウォール絶縁膜５６に自己整合でコンタクトホール６０を開口することができる。
【００７３】
次いで、全面に、例えばスパッタ法により、膜厚２５ｎｍの窒化チタン／チタンの積層構造よりなる密着層と、膜厚２５０ｎｍのタングステン膜とを堆積した後、層間絶縁膜５８の表面が露出するまでＣＭＰ法により研磨し、コンタクトホール６０内に埋め込まれたプラグ６２を形成する（図１１（ａ））。
【００７４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６４を形成する。
【００７５】
次いで、エッチングストッパ膜６４上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。
【００７６】
次いで、層間絶縁膜６６上に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６８を形成する。
【００７７】
次いで、エッチングストッパ膜６８上に、例えばＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜７０を形成する（図１１（ｂ））。
【００７８】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜７０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４をパターニングし、蓄積電極の形成予定領域に、これら膜を貫いてプラグ６２に達する開口部７２を形成する（図１２（ａ））。
【００７９】
次いで、全面に、例えばＣＶＤ法により、膜厚１０ｎｍの窒化チタン膜と、膜厚４０ｎｍのルテニウム（Ｒｕ）膜とを堆積する。
【００８０】
次いで、フォトレジスト膜（図示せず）を塗布し、窒化チタン膜及びルテニウム膜が形成された開口部７２内を埋め込む。
【００８１】
次いで、例えばＣＭＰ法及び反応性イオンエッチング法により、層間絶縁膜７０の表面が露出するまでフォトレジスト膜、ルテニウム膜及び窒化チタン膜を研磨するとともに、開口部７２内のフォトレジスト膜を除去し、開口部７２の内壁に沿って形成され、窒化チタン膜よりなる密着層７４と、ルテニウム膜よりなる蓄積電極７６とを形成する（図１２（ｂ））。
【００８２】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、エッチングストッパ膜６８をストッパとして、層間絶縁膜７０を選択的にエッチングする。
【００８３】
次いで、密着層７４を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極７６、エッチングストッパ膜６８、層間絶縁膜６６に対して選択的にエッチングする（図１３（ａ））。このエッチングは、密着層７４と後に形成するキャパシタ誘電体膜７８との相性が悪い場合を考慮したものであり、密着層７４と蓄積電極７６との相性がよい場合には、必ずしも密着層７４を除去する必要はない。密着層７４のエッチングは、少なくともエッチングストッパ膜６８と蓄積電極７６との間に間隙が形成されるまで行うことが望ましい。なお、キャパシタ誘電体膜との相性に基づいて密着層を除去する技術については、例えば、同一出願人による特開２０００−１２４４２３号公報に詳述されている。
【００８４】
次いで、全面に、例えばＣＶＤ法により、膜厚が例えば１０〜３０ｎｍであり、組成が例えばＴａ：Ｏ＝２：４．８であるタンタルリッチなタンタル酸化膜を堆積し、このタンタル酸化膜よりなるキャパシタ誘電体膜７８を形成する（図１３（ｂ））。例えば、酸素とペントエトキシタンタル（Ｔａ（ＯＣ₂Ｈ₅）₅）との混合ガスを用い、基板温度を４８０℃、圧力を１．３Ｔｏｒｒとして成膜を行い、タンタル酸化膜よりなるキャパシタ誘電体膜７８を形成する。このように成膜されたタンタル酸化膜はアモルファス状態である。
【００８５】
なお、蓄積電極７６の酸化や密着層７４の劣化の防止、プロセスウィンドウ等を考慮すると、タンタル酸化膜の成膜は、成膜温度が４８０℃以下、酸素分圧が０．２５Ｔｏｒｒ以下の条件で行うことが望ましい。
【００８６】
次いで、ＵＶ−Ｏ₃、Ｏ₃或いはＨ₂Ｏ雰囲気などにおける熱処理を行い、タンタル酸化膜中の酸素空孔を充填するとともに、ＰＥＴの加水分解反応を促進する。例えば、ＵＶ−Ｏ₃中で、温度を４８０℃として２時間の熱処理を行う。
【００８７】
なお、蓄積電極とタンタル酸化膜との界面には、自然酸化膜或いはタンタル酸化膜の成膜過程で形成された酸化膜である酸化ルテニウム膜（図示せず）が形成される。
【００８８】
次いで、例えば窒素雰囲気中で５００℃１時間の熱処理を行う。この熱処理により、タンタル酸化膜中のタンタルが酸化ルテニウム膜中の酸素と反応してタンタル酸化膜が形成される一方、還元されたルテニウムが蓄積電極７６上に形成される。また、タンタル酸化膜の組成は化学量論的組成であるＴａ₂Ｏ₅に近づき、膜質が向上する。
【００８９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０〜５０ｎｍのルテニウム膜を堆積する。例えば、スパッタ法により膜厚約１０ｎｍのシード層を形成した後、ＣＶＤ法によりルテニウム膜を堆積することにより、所定膜厚のルテニウム膜を形成する。ＣＶＤによる成膜では、例えば、成膜温度を３００℃、圧力を０．０５Ｔｏｒｒ、ルテニウム源としてのＲｕ（ＥｔＣｐ）₂の流量を０．０６ｃｃ、Ｏ₂ガス流量を１６０ｓｃｃｍとしてルテニウム膜を成膜する。
【００９０】
次いで、リソグラフィー技術及びエッチング技術により、ルテニウム膜をパターニングし、ルテニウム膜よりなるプレート電極８８を形成する（図１４）。例えば、ルテニウム膜は、圧力を０．１Ｔｏｒｒ、パワーを５００Ｗ、ガス流量をＣｌ₂／Ｏ₂＝５０／５００ｓｃｃｍとしてエッチングすることができる。
【００９１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜９０を形成する。
【００９２】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜９０を貫きプレート電極８８に達するコンタクトホール９２と、層間絶縁膜９０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４及びシリコン窒化膜５４を貫きビット線４８に達するコンタクトホール９４とを形成する（図１５）。例えば、層間絶縁膜９０及び層間絶縁膜６６は、圧力を０．０５Ｔｏｒｒ、パワーを１５００Ｗ、ガス流量をＣ₄Ｆ₈／ＣＯ／Ａｒ／Ｏ₂＝１５／３００／３５０／５ｓｃｃｍとして、シリコン窒化膜に対してエッチング選択性を確保しうる条件でエッチングし、エッチングストッパ膜６８、６４及びシリコン窒化膜５４は、圧力を０．０５Ｔｏｒｒ、パワーを１５００Ｗ、ガス流量をＣＨＦ₃／ＣＯ／Ｏ₂＝５０／１５０／５ｓｃｃｍとして、シリコン酸化膜に対してエッチング選択性を確保しうる条件でエッチングする。
【００９３】
次いで、全面に、例えばスパッタ法により、膜厚２５ｎｍの窒化チタン／チタンの積層構造よりなる密着層と、膜厚２５０ｎｍのタングステン膜とを堆積した後、層間絶縁膜９０の表面が露出するまでＣＭＰ法により研磨し、コンタクトホール９２内に埋め込まれたプラグ９６と、コンタクトホール９４内に埋め込まれたプラグ９８とを形成する。
【００９４】
次いで、フォーミングガス（３％Ｈ₂＋９７％Ｎ₂）中で、例えば４００℃、１時間のアニールを行う。この際、フォーミングガス中に含まれる水素が内部に浸入するが、蓄積電極７６とキャパシタ誘電体膜７８との間には酸化ルテニウム膜が形成されていないため、フォーミングガスに起因して膜剥がれが生じることはない。
【００９５】
次いで、全面に、例えばスパッタ法により、膜厚１０ｎｍのバリアメタルとなる窒化チタン膜と、膜厚３００ｎｍのアルミ膜或いは銅膜とを堆積してパターニングし、プラグ９６、９８を介して下層配線に接続された配線層１００を形成する。
【００９６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜１０２を形成する（図１６）。
【００９７】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭを製造することができる。
【００９８】
図１７は、半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。図１７（ａ）は酸化ルテニウムを除去する熱処理を行わずにフォーミングガスアニール（ＦＧＡ）を行った試料、図１７（ｂ）は酸化ルテニウムを除去する熱処理（Ｎ₂アニール）後にフォーミングガスアニール（ＦＧＡ）を行った試料である。
【００９９】
図示するように、酸化ルテニウムを除去する熱処理を行わずにフォーミングガスアニールを行った試料では蓄積電極とキャパシタ誘電体膜との界面で膜剥がれが生じているが、酸化ルテニウムを除去する熱処理後にフォーミングガスアニールを行った試料では膜剥がれは生じなかった。
【０１００】
このように、本実施形態によれば、タンタルリッチなタンタル酸化膜を形成した後に所定の熱処理を行うことによりキャパシタ誘電体膜を形成するので、この熱処理によって蓄積電極とキャパシタ誘電体膜との界面に形成される酸化ルテニウム膜を除去することができる。したがって、キャパシタの形成後にフォーミングガスアニールを行っても膜剥がれが生じない半導体装置を形成することができる。また、この熱処理は、キャパシタ誘電体膜の膜質向上にも貢献するため、良質のキャパシタを有する半導体装置を形成することができる。
【０１０１】
なお、上記実施形態では、酸化ルテニウム膜を除去するための熱処理は、キャパシタ誘電体膜の堆積後、プレート電極の形成前に行っているが、必ずしもプレート電極の形成前に行う必要はない。酸化ルテニウム膜を除去するための熱処理はフォーミングガスアニールを行う工程の前に行えばよく、フォーミングガスアニールの前であれば、例えばプレート電極の形成直後やフォーミングガスアニールの直前であってもよい。
【０１０２】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
【０１０３】
例えば、上記実施形態では、ルテニウム膜上にタンタル酸化膜を形成する場合を代表的な例として示しているが、本発明はルテニウム膜上にタンタル酸化膜を形成する場合に限定されるものではない。
【０１０４】
下部電極としては、成膜過程で酸化されるとフォーミングガスアニールによって膜剥がれを誘起する虞のある電極材料、例えば上記ルテニウムと共通の性質を有する白金族元素である、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）を用いた場合に効果が期待できる。特に、タンタル酸化膜の成膜温度である４００〜６００℃程度の温度において酸化反応が生じるルテニウムやイリジウムを下地膜として用いる場合には、極めて有効である。
【０１０５】
また、タンタル酸化膜を形成する場合のほか、上記導電性材料を電極材として用いる酸化物誘電体材料、例えば酸化ジルコニウム（ＺｒＯｘ）膜、酸化ハフニウム（ＨｆＯｘ）膜、ＢＳＴ膜、ＳＴＯ膜、ＰＺＴ膜を形成する場合においても、本発明を適用することができる。
【０１０６】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【０１０７】
（付記１）基板上に、白金族の金属よりなる下部電極を形成する工程と、前記下部電極上に、化学量論的組成よりも多い組成の金属を含む酸化物誘電体膜を形成する工程と、前記下部電極と前記酸化物誘電体膜との界面に形成された前記下部電極の酸化膜と前記酸化物誘電体膜とを反応させることにより、前記酸化膜を還元する熱処理を行う工程と、前記酸化物誘電体膜上に、上部電極を形成する工程とを有することを特徴とする容量素子の製造方法。
【０１０８】
（付記２）付記１記載の容量素子の製造方法において、前記酸化物誘電体膜を形成する工程では、前記酸化物誘電体膜を構成する金属よりなる金属膜と、化学量論的組成の近傍の組成を有する前記酸化物誘電体膜との積層膜を形成し、前記熱処理を行う工程において、前記酸化膜と前記金属膜とを反応させることにより、前記酸化膜を還元することを特徴とする容量素子の製造方法。
【０１０９】
（付記３）付記１又は２記載の容量素子の製造方法において、前記熱処理は、４００〜５５０℃の範囲で行うことを特徴とする容量素子の製造方法。
【０１１０】
（付記４）付記１乃至３のいずれか１項に記載の容量素子の製造方法において、前記熱処理を行う工程は、前記酸化膜の膜厚が３ｎｍ以下となるように行うことを特徴とする容量素子の製造方法。
【０１１１】
（付記５）付記１乃至４のいずれか１項に記載の容量素子の製造方法において、前記熱処理を行う工程は、熱処理後における前記酸化物誘電体膜が化学量論的組成近傍の組成となるように行うことを特徴とする容量素子の製造方法。
【０１１２】
（付記６）付記１乃至５のいずれか１項に記載の容量素子の製造方法において、前記酸化物誘電体膜は、タンタル酸化膜、ＢＳＴＯ膜、ＳＴＯ膜又はＰＺＴ膜であることを特徴とする容量素子の製造方法。
【０１１３】
（付記７）付記１乃至６のいずれか１項に記載の容量素子の製造方法において、前記下部電極は、ルテニウム膜又はイリジウム膜であることを特徴とする容量素子の製造方法。
【０１１４】
（付記８）付記１乃至７のいずれか１項に記載の容量素子の製造方法において、前記酸化物誘電体膜を形成する工程の前に、前記下部電極上の自然酸化膜を除去する工程を更に有することを特徴とする容量素子の製造方法。
【０１１５】
（付記９）付記１乃至７のいずれか１項に記載の容量素子の製造方法において、前記酸化膜は、前記下部電極の自然酸化膜又は前記酸化物誘電体膜を形成する際に前記下部電極が酸化されてなる酸化膜であることを特徴とする容量素子の製造方法。
【０１１６】
（付記１０）付記１乃至９のいずれか１項に記載の容量素子の製造方法において、前記熱処理を行う工程は、前記上部電極を形成する工程の後に行うことを特徴とする容量素子の製造方法。
【０１１７】
（付記１１）付記１乃至１０のいずれか１項に記載の容量素子の製造方法において、前記上部電極を形成する工程の後に、水素を含む雰囲気中で熱処理を行う工程を更に有し、前記酸化膜を還元する熱処理を行う工程は、前記水素を含む雰囲気中での熱処理よりも前に行うことを特徴とする容量素子の製造方法。
【０１１８】
（付記１２）半導体基板上に、白金族の金属よりなる下部電極を形成する工程と、前記下部電極上に、化学量論的組成よりも多い組成の金属を含む酸化物誘電体膜を形成する工程と、前記下部電極と前記酸化物誘電体膜との界面に形成された前記下部電極の酸化膜と前記酸化物誘電体膜とを反応させることにより、前記酸化膜を還元する熱処理を行う工程と、前記酸化物誘電体膜上に、上部電極を形成する工程と、前記酸化膜を還元する熱処理を行う工程よりも後に、水素を含む雰囲気中で熱処理を行う工程とを有することを特徴とする半導体装置の製造方法。
【０１１９】
【発明の効果】
以上の通り、本発明によれば、基板上に、白金族の金属よりなる下部電極を形成する工程と、下部電極上に、化学量論的組成よりも少ない組成の酸素を含む第１の酸化物誘電体膜を形成する工程と、下部電極と第１の酸化物誘電体膜との界面に形成された下部電極の酸化膜と第１の酸化物誘電体膜とを反応させることにより、酸化膜を還元する熱処理を行う工程と、第１の酸化物誘電体膜上に、上部電極を形成する工程とにより容量素子を製造するので、下部電極と酸化物誘電体膜との間に形成される下部電極の酸化膜を効果的に除去することができる。したがって、水素を含む雰囲気中での熱処理による下部電極と酸化物誘電体膜との界面における膜剥がれを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による容量素子の製造方法を示す工程断面図である。
【図２】容量素子の断面構造を走査型電子顕微鏡により観察した結果を示す図である。
【図３】容量素子の断面構造を透過型電子顕微鏡により観察した結果を示す図である。
【図４】容量素子のリーク電流を測定した結果を示すグラフである。
【図５】本発明の第２実施形態による半導体装置の構造を示す平面図である。
【図６】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１７】本発明の方法及び従来の方法により形成した半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。
【符号の説明】
１…基板
２…下部電極
３…酸化ルテニウム膜
４…タンタル膜
５…タンタル酸化膜
６…キャパシタ誘電体膜
７…上部電極
１０…シリコン基板
１２…素子分離膜
１４…ゲート絶縁膜
１６…多結晶シリコン膜
１８，５２…タングステン膜
２０…ゲート電極
２２、５４…シリコン窒化膜
２４、２６…ソース／ドレイン拡散層
２８、５６…サイドウォール絶縁膜
３０、４０、５８、６６、７０、９０、１０２…層間絶縁膜
３２、３４、６０、９２、９４…コンタクトホール
３６、３８、６２、９６、９８…プラグ
４８…ビット線
５０、７４…密着層
６４、６８…エッチングストッパ膜
７２…開口部
７６…蓄積電極
７８…キャパシタ誘電体膜
８８…プレート電極
１００…配線層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a capacitor element, and more particularly to a method for manufacturing a capacitor element using an oxide dielectric film made of a metal oxide as a capacitor dielectric film.
[0002]
[Prior art]
A DRAM is a semiconductor memory device that can be composed of one transistor and one capacitor. Conventionally, various structures and manufacturing methods for manufacturing a semiconductor memory device with high density and high integration have been studied. In particular, since the area occupied by the capacitor has a great influence on the integration of the device, how to increase the storage capacity per unit area is extremely important. For this reason, in a DRAM having a storage capacity of gigabit class that has been developed in recent years, a metal oxide having a dielectric constant larger than that of a silicon oxide film or a silicon nitride film that has been widely used so far in order to reduce the area owned by the capacitor. It has been studied to employ a material as a capacitor dielectric film. As such an oxide dielectric film, a tantalum oxide film (Ta₂O_Five), Oxide dielectric films such as BSTO films, STO films, and PZT films have been studied.
[0003]
When these oxide dielectric films are used as the capacitor dielectric film, the CVD method is usually used for the film formation. This is because a film formed by CVD has a high dielectric constant, a leakage current is small, and a film excellent in step coverage can be formed. In addition, a noble metal material such as ruthenium (Ru) has been used as the electrode material. This is because the noble metal film is excellent in adhesion with the oxide dielectric film, and a capacitor having a large work function difference and a small leakage current can be formed.
[0004]
[Problems to be solved by the invention]
However, when a capacitor is formed using an amorphous oxide dielectric film, film peeling may occur between the lower electrode and the capacitor dielectric film due to forming gas annealing performed to improve transistor characteristics. It became clear for the first time by this inventor.
[0005]
An object of the present invention is to provide a method for manufacturing a capacitive element capable of preventing film peeling between a lower electrode and an oxide dielectric film.
[0006]
[Means for Solving the Problems]
The purpose is to place platinum on the substrate.TribeA step of forming a lower electrode made of a metal, and a stoichiometric composition on the lower electrode.FewOf compositionoxygenincludingFirstForming an oxide dielectric film; the lower electrode; andFirstThe oxide film of the lower electrode formed at the interface with the oxide dielectric film; andFirstPerforming a heat treatment to reduce the oxide film by reacting with the oxide dielectric film; andFirstAnd a step of forming an upper electrode on the oxide dielectric film. By manufacturing the capacitive element in this manner, the oxide film of the lower electrode formed between the lower electrode and the oxide dielectric film can be effectively removed. Therefore, film peeling at the interface between the lower electrode and the oxide dielectric film due to heat treatment in an atmosphere containing hydrogen can be prevented.
Further, the object is to form a lower electrode made of a platinum group metal on the substrate, a metal film made of a metal constituting the first oxide dielectric film on the lower electrode, and the first A step of forming a laminated film of the first oxide dielectric film and a heat treatment to react the oxide film formed at the interface between the metal film and the lower electrode with the metal film, And forming a second oxide dielectric film made of the same constituent element as that of the first oxide dielectric film, and reducing the oxide film. .
[0007]
DETAILED DESCRIPTION OF THE INVENTION
[Principle of the present invention]
As described above, when a capacitor is formed using an amorphous oxide dielectric film, film peeling occurs between the lower electrode and the capacitor dielectric film due to forming gas annealing performed to improve the characteristics of the transistor.
[0008]
As a result of intensive studies by the inventors of the present application, the cause of film peeling between the lower electrode and the capacitor dielectric film by performing the forming gas annealing is a natural oxide film formed on the surface of the lower electrode, It became clear for the first time that the thin metal oxide film formed by the oxidation of the lower electrode in the process of forming the oxide dielectric film is reduced by hydrogen contained in the forming gas.
[0009]
Hereinafter, the mechanism of film peeling and the principle of the present invention will be described in detail by using a case where a tantalum oxide film is used as the capacitor dielectric film and ruthenium is used as the upper electrode and the lower electrode.
[0010]
Forming gas annealing is performed for improving the characteristics of the transistor, and is a heat treatment performed in a nitrogen atmosphere containing 3% of hydrogen, for example. Hydrogen contained in the forming gas enters the element in which the transistor is formed during the forming gas annealing. At this time, hydrogen molecules that have reached the upper electrode become active atomic hydrogen by the catalytic action of ruthenium constituting the upper electrode. When the atomic hydrogen reaches the interface between the capacitor dielectric film and the lower electrode, it reduces the ruthenium oxide film formed at the interface and generates moisture. As a result, film peeling occurs between the capacitor dielectric film and the lower electrode.
[0011]
As described above, the cause of the film peeling is the ruthenium oxide film formed between the capacitor dielectric film and the lower electrode. Therefore, if this ruthenium oxide film is not formed between the capacitor dielectric film and the lower electrode, film peeling does not occur. However, since the capacitor dielectric film is an oxide and is formed in an atmosphere containing oxygen, it is difficult to completely prevent oxidation of the lower electrode during the process of forming the capacitor dielectric film.
[0012]
Therefore, in the present invention, after the capacitor dielectric film is formed, the film is removed by forming gas annealing by performing a process for removing the ruthenium oxide film formed between the capacitor dielectric film and the lower electrode. To prevent.
[0013]
Specifically, after forming a tantalum-rich tantalum oxide film on the lower electrode made of ruthenium, heat treatment is performed at a temperature of 400 to 550 ° C., for example, in a nitrogen gas atmosphere before forming gas annealing. By performing this heat treatment, excess tantalum contained in the tantalum oxide film reacts with oxygen in the ruthenium oxide film to reduce ruthenium oxide. Therefore, the ruthenium oxide film between the capacitor dielectric film and the lower electrode is removed by this heat treatment, and film peeling due to forming gas annealing can be prevented.
[0014]
It is known that the energy (gypsum energy (ΔG)) required when oxidizing tantalum or ruthenium to form a tantalum oxide film or ruthenium oxide film is expressed as follows with the temperature T as a function ( For example, see DSWuu et al., J. Vac. Sci. Technol., A17, 3327 (1999)).
[0015]
Ru + O₂ → RuO₂
ΔG =-307943 + 261.08T-28.87 TlogT [J / mol]
2Ta + 2.5O₂ → Ta₂O_Five
ΔG = -1015664 + 312.96T + 25.36TlogT [J / mol]
From the above formula, it can be seen that the energy required for forming the ruthenium oxide film is larger than the energy required for forming the tantalum oxide film. Therefore, when a tantalum-rich capacitor dielectric film is formed on the lower electrode, oxygen in the ruthenium oxide film is used for the formation of the tantalum oxide film by the subsequent heat treatment, and the ruthenium oxide film thickness at the interface is reduced. Is considered possible.
[0016]
The tantalum-rich tantalum oxide film may be formed by increasing the tantalum composition of all the films used as the capacitor dielectric film, or the tantalum-rich tantalum oxide film may be formed only on the lower electrode side. Good. In the latter case, a tantalum film can be used instead of the tantalum-rich tantalum oxide film.
[0017]
The temperature of the heat treatment is desirably in the range of about 400 to 550 ° C., more preferably around 500 ° C. The reason why a temperature higher than 400 ° C. is necessary is that a sufficient reducing action of ruthenium oxide cannot be expected at a temperature lower than that. In addition, when the heat treatment is performed at a temperature higher than 550 ° C., for example, the barrier metal layer formed in the lower layer of the lower electrode is destroyed and the contact resistance increases. This is because the lower electrode is peeled off.
[0018]
The atmosphere in which the heat treatment is performed is not limited to an inert gas such as nitrogen or argon.₂Even an atmosphere containing oxygen gas such as gas may be used. Since the diffusion of oxygen in the tantalum oxide film is small, the relatively low temperature heat treatment as described above does not cause oxygen in the atmosphere to pass through the tantalum oxide film and oxidize the underlying ruthenium film. Will not be disturbed. However, UV-O_ThreeSince heat treatment in an atmosphere containing active oxygen, such as heat treatment using oxygen, oxidizes ruthenium as a base, it is not preferable as a heat treatment atmosphere for reducing ruthenium oxide.
[0019]
Note that in the step of performing the heat treatment for removing the ruthenium oxide film, it is not always necessary to remove all the ruthenium oxide film. Since the ruthenium oxide film has a strong crystal orientation, the uniformity of the ruthenium oxide film formed on the polycrystalline ruthenium film formed by sputtering or CVD is poor. Therefore, by suppressing the thickness of the ruthenium oxide film to 3 nm or less, the adhesion between the ruthenium film and the tantalum oxide film can be sufficiently maintained even if the ruthenium oxide film is reduced.
[0020]
Further, a natural oxide film having a thickness of about 2 nm is usually formed on the lower electrode before the tantalum oxide film is formed. Therefore, before the tantalum oxide film is formed, the effect of the heat treatment is further enhanced by performing a treatment for removing the natural oxide film, for example, a heat treatment at 400 to 530 ° C. in a reducing gas atmosphere such as hydrogen. Can do.
[0021]
Tables 1 to 4 summarize the presence or absence of film peeling due to forming gas annealing when a tantalum oxide film is formed under various conditions.
[0022]
Table 1 shows the case where no heat treatment was performed in a nitrogen atmosphere.
[0023]
[Table 1]

Table 2 shows the case where heat treatment was performed in a nitrogen atmosphere at 400 ° C. for 1 hour.
[0024]
[Table 2]

Table 3 shows the case where heat treatment was performed in a nitrogen atmosphere at 450 ° C. for 1 hour.
[0025]
[Table 3]

Table 4 shows a case where heat treatment is performed in a nitrogen atmosphere at 500 ° C. for 1 hour.
[0026]
[Table 4]

As shown in Tables 1 to 4, the lower the film forming temperature of the tantalum oxide film or the pressure in the film forming chamber, that is, the condition where the oxidizing power is weaker, the film is less likely to be peeled off. This suggests that the oxidation of the lower electrode affects the film peeling.
[0027]
Even in a sample (Table 1) that has not been heat-treated in a nitrogen atmosphere, there are conditions under which film peeling does not occur. However, in this case, the process window is narrow, and it is considered difficult to apply to an actual manufacturing process.
[0028]
It can be seen that in the samples (Tables 2 to 4) subjected to heat treatment in a nitrogen atmosphere, the conditions for film peeling decrease as the heat treatment is performed at a higher temperature. In the sample (Table 4) that was heat-treated at 500 ° C., even when a tantalum oxide film was formed at 520 ° C. or when the pressure in the film forming chamber was set to 2.5 Torr, the film was peeled off. Could be prevented.
[0029]
[First Embodiment]
A method for manufacturing a capacitive element according to the first embodiment of the present invention will be described with reference to FIGS.
[0030]
FIG. 1 is a process cross-sectional view showing a method for manufacturing a capacitive element according to the present embodiment, FIG. 2 is a view showing a result of observing the cross-sectional structure of the capacitive element with a scanning electron microscope, and FIG. The figure which shows the result observed with the electron microscope, FIG. 4 is a graph which shows the result of having measured the leakage current of the capacitive element.
[0031]
First, a ruthenium film is deposited on the substrate 1 by, for example, sputtering to form a lower electrode 2 made of a ruthenium film.
[0032]
Next, on the lower electrode 2, for example, by CVD, the film thickness is, for example, 1-2 nm, Ta₂O_5-aAs a result, a tantalum-rich tantalum oxide film 4 in which a is 5 or less is formed (FIG. 1A).
[0033]
Next, a tantalum oxide film 5 having a composition in the vicinity of a stoichiometric composition having a film thickness of, for example, 10 to 30 nm is deposited on the tantalum oxide film 4 by, eg, CVD (FIG. 1B).
[0034]
The tantalum oxide films 4 and 5 are formed, for example, at a substrate temperature of 480 ° C. and a film formation chamber pressure of 1.3 Torr.
[0035]
At the interface between the lower electrode 2 and the tantalum oxide film 4, a ruthenium oxide film 3, which is an oxide film formed in the process of forming the natural oxide film or the tantalum oxide films 4 and 5, is formed.
[0036]
Then UV-O_Three, O_ThreeOr H₂Heat treatment in an O atmosphere or the like is performed to fill oxygen vacancies in the tantalum oxide films 4 and 5.
[0037]
Next, for example, heat treatment is performed at 400 to 500 ° C. for 1 hour in a nitrogen atmosphere. By this heat treatment, tantalum in the tantalum oxide film 4 reacts with oxygen in the ruthenium oxide film 3 to become tantalum oxide, while reduced ruthenium is formed on the lower electrode 2. The composition of the tantalum oxide films 4 and 5 is Ta which is a stoichiometric composition.₂O_FiveThe film quality is improved. Thus, a capacitor dielectric film 6 made of a tantalum oxide film is formed on the lower electrode 2.
[0038]
Next, a ruthenium film is deposited on the capacitor dielectric film 6 by sputtering, for example, to form an upper electrode 7 made of a ruthenium film.
[0039]
FIG. 2 is a diagram showing a result of observing the cross-sectional structure of the capacitive element with a scanning electron microscope. FIG. 2A shows a state immediately after forming the upper electrode, and FIG. 2B shows a case in which forming gas annealing (FGA) is performed after forming the upper electrode without performing heat treatment in a nitrogen atmosphere. FIG. 2 (c) shows a state of heat treatment in a nitrogen atmosphere (N₂It is a figure which shows the state at the time of performing forming gas annealing (FGA) after forming an upper electrode after performing an annealing.
[0040]
As shown in the figure, in the sample of FIG. 2B in which the heat treatment was not performed in the nitrogen atmosphere, film peeling occurred between the lower electrode and the capacitor dielectric film, but the heat treatment was performed in the nitrogen atmosphere. In the sample of FIG. 2 (c), no film peeling occurred.
[0041]
FIG. 3 is a diagram showing a result of observing the cross-sectional structure of the capacitive element with a transmission electron microscope. FIG. 3A shows a state immediately after forming the upper electrode, and FIG. 3B shows a heat treatment in a nitrogen atmosphere (N₂FIG. 3C is a view showing a state where the annealing is performed and the forming gas annealing is not performed after the formation of the upper electrode. FIG.₂It is a figure which shows the state at the time of performing forming gas annealing (FGA) after forming an upper electrode after performing an annealing.
[0042]
As shown in the figure, immediately after the formation of the upper electrode (FIG. 3 (a)), a thin layer that appears to be ruthenium oxide is observed at the interface between the tantalum oxide film and the lower electrode, but heat treatment was performed in a nitrogen atmosphere. This layer was not observed in the samples of FIGS. 3B and 3C, and the interface between the lower electrode and the capacitor dielectric film was extremely clean.
[0043]
FIG. 4 is a graph showing the results of measuring the leakage current of the capacitive element. In the figure, ♦ indicates a sample subjected to forming gas annealing without performing the heat treatment for removing ruthenium oxide, and ▲ represents a sample subjected to forming gas annealing after the heat treatment for removing ruthenium oxide.
[0044]
As shown in the figure, the leakage current can be greatly reduced by performing the heat treatment for removing ruthenium oxide.
[0045]
As described above, according to the present embodiment, the ruthenium oxide film formed at the interface between the tantalum oxide film and the ruthenium film is removed by performing the heat treatment after forming the tantalum-rich tantalum oxide film. A capacitor element in which film peeling does not occur even when annealing is performed can be formed. This heat treatment also contributes to improving the film quality of the tantalum oxide film, so that a high-quality tantalum oxide film can be formed.
[0046]
In the above embodiment, the tantalum-rich tantalum oxide film 4 is formed on the lower electrode 2 in the step shown in FIG. 1A. However, a tantalum film may be formed instead of this tantalum oxide film. Good.
[0047]
In the above embodiment, the tantalum-rich tantalum oxide film and the tantalum oxide film having a composition near the stoichiometric composition are formed. However, only the tantalum-rich tantalum oxide film may be deposited.
[0048]
[Second Embodiment]
A semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention will be described with reference to FIGS.
[0049]
5 is a plan view showing the structure of the semiconductor device according to the present embodiment, FIG. 6 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment, and FIGS. 7 to 16 show a method for manufacturing the semiconductor device according to the present embodiment. FIG. 17 is a process sectional view, and FIG. 17 is a diagram showing a result of observing the sectional structure of the semiconductor device with a scanning electron microscope.
[0050]
First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIGS.
[0051]
An element isolation film 12 that defines an element region is formed on the silicon substrate 10. A memory cell transistor having a gate electrode 20 and source / drain diffusion layers 24 and 26 is formed on the element region. As shown in FIG. 5, the gate electrode 20 also functions as a conductive film that also serves as a word line. On the silicon substrate 10 on which the memory cell transistor is formed, an interlayer insulating film 30 in which a plug 36 connected to the source / drain diffusion layer 24 and a plug 38 connected to the source / drain diffusion layer 26 are embedded is formed. Has been.
[0052]
An interlayer insulating film 40 is formed on the interlayer insulating film 30. On the interlayer insulating film 40, a bit line 48 connected to the source / drain diffusion layer 24 through the plug 36 is formed. As shown in FIG. 5, a plurality of bit lines 48 are formed extending in the direction intersecting with the word lines (gate electrodes 20). An interlayer insulating film 58 is formed on the interlayer insulating film 40 on which the bit line 48 is formed. A plug 62 connected to the plug 38 is embedded in the interlayer insulating film 58.
[0053]
On the interlayer insulating film 58, an etching stopper film 64, an interlayer insulating film 66, and an etching stopper film 68 are formed. On the etching stopper film 68, a cylindrical storage electrode 76 is formed which is connected to the plug 62 through the etching stopper film 68, the interlayer insulating film 66, and the etching stopper film 64, and protrudes from the etching stopper film 68. ing. On the storage electrode 76, a tantalum oxide film (Ta₂O_FiveA plate electrode 88 made of a ruthenium film is formed via a capacitor dielectric film 78 made of).
[0054]
An interlayer insulating film 90 is formed on the plate electrode 88. A wiring layer 100 connected to the plate electrode 88 via the plug 96 or connected to the bit line 48 via the plug 98 is formed on the interlayer insulating film 90. An interlayer insulating film 102 is formed on the interlayer insulating film 90 on which the wiring layer 100 is formed.
[0055]
Thus, a DRAM having a memory cell composed of one transistor and one capacitor is formed.
[0056]
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS. 7 and 8 show process cross-sectional views taken along the line AA 'of FIG. 5, and FIGS. 9 to 16 show process cross-sectional views taken along the line BB' of FIG.
[0057]
First, the element isolation film 12 is formed on the main surface of the silicon substrate 10 by, eg, STI (Shallow Trench Isolation) method (FIG. 7A). For example, first, a 100 nm-thickness silicon nitride film (not shown) is formed on the silicon substrate 10. Next, this silicon nitride film is patterned so as to remain in a region to be an element region. Next, the silicon substrate 10 is etched using the patterned silicon nitride film as a hard mask, and an element isolation trench having a depth of, for example, 200 nm is formed in the silicon substrate 10. Next, for example, a silicon oxide film is deposited on the entire surface by, for example, a CVD method, and then this silicon oxide film is polished by a CMP (Chemical Mechanical Polishing) method until the silicon nitride film is exposed, and is then placed in the element isolation trench. The silicon oxide film is selectively left. Thereafter, the silicon nitride film is removed, and an element isolation film 12 made of a silicon oxide film embedded in the element isolation trench of the silicon substrate 10 is formed.
[0058]
Next, a P-well (not shown) is formed in the silicon substrate 10 in the memory cell region, and ion implantation for threshold voltage control is performed.
[0059]
Next, a gate insulating film 14 made of, for example, a silicon oxide film having a thickness of 5 nm is formed on the plurality of element regions defined by the element isolation film 12 by, for example, thermal oxidation. Note that another insulating film such as a silicon oxynitride film may be applied as the gate insulating film 14.
[0060]
Next, a gate electrode 20 having a polymetal structure made of, for example, a laminated film of a polysilicon film 16 and a tungsten film 18 is formed on the gate insulating film 14 (FIG. 7B). For example, a polysilicon film 16 having a thickness of 70 nm, a tungsten nitride (WN) film (not shown) having a thickness of 5 nm, a tungsten film 18 having a thickness of 40 nm, and a silicon nitride film 22 having a thickness of 200 nm are sequentially formed. After the deposition, these films are patterned into the same shape by lithography and etching techniques, the upper surface is covered with the silicon nitride film 22, and the polysilicon film 16 and the tungsten film 18 are laminated via the tungsten nitride film. A gate electrode 20 having a polymetal structure is formed. The gate electrode 20 is not limited to the polymetal structure, and a polygate structure, a polycide structure, a metal gate, or the like may be applied.
[0061]
Next, ion implantation is performed using the gate electrode 20 as a mask to form source / drain diffusion layers 24 and 26 in the silicon substrate 10 on both sides of the gate electrode 20.
[0062]
Thus, a memory cell transistor having the gate electrode 20 and the source / drain diffusion layers 24 and 26 is formed on the silicon substrate 10.
[0063]
Next, a silicon nitride film of, eg, a 35 nm-thickness is deposited on the entire surface by, eg, CVD, and then etched back to form a sidewall insulating film 28 made of a silicon nitride film on the side walls of the gate electrode 20 and the silicon nitride film 22. (FIG. 7 (c), FIG. 9 (a)).
[0064]
Next, after a BPSG film, for example, is deposited on the entire surface by, for example, a CVD method, the surface is polished by a reflow method, a CMP method, or the like until the silicon nitride film 18 is exposed, and an interlayer made of a BPSG film having a planarized surface. An insulating film 30 is formed.
[0065]
Next, the through hole 32 reaching the source / drain diffusion layer 24 and the contact hole 34 reaching the source / drain diffusion layer 26 are formed in the interlayer insulating film 30 by the lithography technique and the etching technique, and the gate electrode 20 and the sidewall insulating film. 28 in a self-aligned manner (FIGS. 7D and 9B).
[0066]
Next, plugs 36 and 38 are embedded in the contact holes 32 and 34 opened in the interlayer insulating film 30 (FIGS. 8A and 9C). For example, after depositing an arsenic-doped polycrystalline silicon film by the CVD method, polishing is performed until the silicon nitride film 22 is exposed by the CMP method, and plugs 36 and 38 made of the polycrystalline silicon film are formed only in the contact holes 32 and 34. Selectively remain.
[0067]
Next, a 200 nm-thickness silicon oxide film, for example, is deposited on the entire surface by, eg, CVD, to form an interlayer insulating film 40 made of a silicon oxide film.
[0068]
Next, a contact hole 42 reaching the plug 36 is formed in the interlayer insulating film 40 by lithography and etching techniques (FIGS. 8B and 9D).
[0069]
Next, a bit line 48 connected to the plug 36 through the contact hole 42 is formed on the interlayer insulating film 40 (FIGS. 8C and 10A). For example, first, an adhesion layer 50 having a 45 nm thick titanium nitride (TiN) / titanium (Ti) laminated structure and a 250 nm thick tungsten (W) film 51 are sequentially deposited by sputtering. Next, the tungsten film 51 is polished by CMP, and a plug made of the tungsten film 51 is embedded in the contact hole 42. Next, a 30 nm-thickness tungsten film 52 is deposited by sputtering. Next, a 200 nm-thickness silicon nitride film 54 is deposited on the tungsten film 52 by CVD. Next, the silicon nitride film 54, the tungsten film 52, and the adhesion layer 50 are patterned by lithography and etching techniques, the upper surface is covered with the silicon nitride film 54, and the adhesion layer 50 and the tungsten film 52 are formed via the plug 36. A bit line 48 connected to the source / drain diffusion layer 24 is formed.
[0070]
Next, a silicon nitride film of, eg, a 20 nm-thickness is deposited on the entire surface by, eg, CVD, and then etched back to form a sidewall insulating film 56 made of a silicon nitride film on the side walls of the bit line 48 and the silicon nitride film 54. (FIG. 10B).
[0071]
Next, a silicon oxide film having a thickness of, for example, 400 nm is deposited on the entire surface by, eg, CVD, and the surface is polished by CMP to form an interlayer insulating film 58 made of a silicon oxide film having a planarized surface.
[0072]
Next, contact holes 60 reaching the plugs 38 are formed in the

interlayer insulating films

58 and 40 by lithography and etching techniques (FIG. 10C). At this time, the silicon oxide film is etched under an etching condition having a high selection ratio with respect to the silicon nitride film, so that the silicon nitride film 54 covering the bit line 48 and the sidewall insulating film formed on the side wall of the bit line 48 are formed. The contact hole 60 can be opened in a self-aligned manner.
[0073]
Next, after depositing an adhesion layer having a titanium nitride / titanium laminated structure with a thickness of 25 nm and a tungsten film with a thickness of 250 nm on the entire surface by, for example, sputtering, CMP is performed until the surface of the interlayer insulating film 58 is exposed. Polishing is performed by the method to form the plug 62 embedded in the contact hole 60 (FIG. 11A).
[0074]
Next, a silicon nitride film having a thickness of, eg, about 40 nm is deposited on the entire surface by, eg, CVD, and an etching stopper film 64 made of the silicon nitride film is formed.
[0075]
Next, a silicon oxide film of, eg, a 100 nm-thickness is deposited on the etching stopper film 64 by, eg, CVD, to form an interlayer insulating film 66 made of a silicon oxide film.
[0076]
Next, a silicon nitride film having a film thickness of, for example, about 40 nm is deposited on the interlayer insulating film 66 by, eg, CVD, and an etching stopper film 68 made of the silicon nitride film is formed.
[0077]
Next, a 600 nm-thickness silicon oxide film, for example, is deposited on the etching stopper film 68 by, for example, a CVD method to form an interlayer insulating film 70 made of a silicon oxide film (FIG. 11B).
[0078]
Next, the interlayer insulating film 70, the etching stopper film 68, the interlayer insulating film 66, and the etching stopper film 64 are patterned by the lithography technique and the etching technique, and openings reaching the plugs 62 through these films are formed in the region where the storage electrode is to be formed. A portion 72 is formed (FIG. 12A).
[0079]
Next, a titanium nitride film with a thickness of 10 nm and a ruthenium (Ru) film with a thickness of 40 nm are deposited on the entire surface by, eg, CVD.
[0080]
Next, a photoresist film (not shown) is applied to fill the opening 72 in which the titanium nitride film and the ruthenium film are formed.
[0081]
Next, the photoresist film, the ruthenium film, and the titanium nitride film are polished by, for example, CMP method and reactive ion etching method until the surface of the interlayer insulating film 70 is exposed, and the photoresist film in the opening 72 is removed, An adhesion layer 74 made of a titanium nitride film and a storage electrode 76 made of a ruthenium film are formed along the inner wall of the opening 72 (FIG. 12B).
[0082]
Next, the interlayer insulating film 70 is selectively etched using the etching stopper film 68 as a stopper by isotropic etching such as wet etching using a hydrofluoric acid aqueous solution.
[0083]
Next, the adhesion layer 74 is selectively etched with respect to the storage electrode 76, the etching stopper film 68, and the interlayer insulating film 66 with an aqueous solution containing, for example, sulfuric acid and hydrogen peroxide (FIG. 13A). This etching takes into consideration the case where the adhesion between the adhesion layer 74 and the capacitor dielectric film 78 to be formed later is poor. If the adhesion between the adhesion layer 74 and the storage electrode 76 is good, the adhesion layer 74 is not necessarily formed. There is no need to remove it. The adhesion layer 74 is preferably etched until at least a gap is formed between the etching stopper film 68 and the storage electrode 76. A technique for removing the adhesion layer based on compatibility with the capacitor dielectric film is described in detail in, for example, Japanese Patent Application Laid-Open No. 2000-124423 by the same applicant.
[0084]
Next, a tantalum-rich tantalum oxide film having a film thickness of, for example, 10 to 30 nm and a composition of, for example, Ta: O = 2: 4.8 is deposited on the entire surface by, for example, a CVD method. A capacitor dielectric film 78 is formed (FIG. 13B). For example, oxygen and pentoethoxytantalum (Ta (OC₂H_Five)_Five) And a substrate temperature of 480 ° C. and a pressure of 1.3 Torr to form a capacitor dielectric film 78 made of a tantalum oxide film. The tantalum oxide film thus formed is in an amorphous state.
[0085]
In consideration of the oxidation of the storage electrode 76, the deterioration of the adhesion layer 74, the process window, etc., the tantalum oxide film is formed under the conditions that the film formation temperature is 480 ° C. or less and the oxygen partial pressure is 0.25 Torr or less. It is desirable to do.
[0086]
Then UV-O_Three, O_ThreeOr H₂Heat treatment in an O atmosphere or the like is performed to fill oxygen vacancies in the tantalum oxide film and promote the hydrolysis reaction of PET. For example, UV-O_ThreeAmong them, heat treatment is performed at a temperature of 480 ° C. for 2 hours.
[0087]
A ruthenium oxide film (not shown), which is an oxide film formed in the process of forming a natural oxide film or a tantalum oxide film, is formed at the interface between the storage electrode and the tantalum oxide film.
[0088]
Next, for example, heat treatment is performed at 500 ° C. for 1 hour in a nitrogen atmosphere. By this heat treatment, tantalum in the tantalum oxide film reacts with oxygen in the ruthenium oxide film to form a tantalum oxide film, while reduced ruthenium is formed on the storage electrode 76. The composition of the tantalum oxide film is Ta which is a stoichiometric composition.₂O_FiveThe film quality is improved.
[0089]
Next, a ruthenium film having a thickness of, for example, 30 to 50 nm is deposited on the entire surface by, eg, CVD. For example, after a seed layer having a thickness of about 10 nm is formed by sputtering, a ruthenium film having a predetermined thickness is formed by depositing a ruthenium film by CVD. In the film formation by CVD, for example, the film formation temperature is 300 ° C., the pressure is 0.05 Torr, and Ru (EtCp) as a ruthenium source.₂The flow rate of 0.06cc, O₂A ruthenium film is formed with a gas flow rate of 160 sccm.
[0090]
Next, the ruthenium film is patterned by lithography and etching techniques to form a plate electrode 88 made of the ruthenium film (FIG. 14). For example, a ruthenium film has a pressure of 0.1 Torr, a power of 500 W, and a gas flow rate of Cl.₂/ O₂= 50/500 sccm can be etched.
[0091]
Next, a silicon oxide film of, eg, a 1000 nm-thickness is deposited on the entire surface by, eg, CVD, and the surface is polished by CMP to form an interlayer insulating film 90 made of a silicon oxide film having a planarized surface.
[0092]
Next, the contact hole 92 that reaches the plate electrode 88 through the interlayer insulating film 90, the interlayer insulating film 90, the etching stopper film 68, the interlayer insulating film 66, the etching stopper film 64, and the silicon nitride film 54 are formed by lithography and etching techniques. A contact hole 94 reaching the penetrating bit line 48 is formed (FIG. 15). For example, the interlayer insulating film 90 and the interlayer insulating film 66 have a pressure of 0.05 Torr, a power of 1500 W, and a gas flow rate of C._FourF₈/ CO / Ar / O₂The

etching stopper films

68 and 64 and the silicon nitride film 54 have a pressure of 0.05 Torr and a power of 1500 W, with 15 = 300/350/5 sccm. , CHF gas flow_Three/ CO / O₂= 50/150/5 sccm, and etching is performed under conditions that can ensure etching selectivity with respect to the silicon oxide film.
[0093]
Next, after depositing a 25 nm-thickness titanium nitride / titanium laminated structure and a 250 nm-thickness tungsten film on the entire surface by, eg, sputtering, CMP is performed until the surface of the interlayer insulating film 90 is exposed. Polishing is performed to form a plug 96 embedded in the contact hole 92 and a plug 98 embedded in the contact hole 94.
[0094]
Next, forming gas (3% H₂+ 97% N₂), For example, annealing is performed at 400 ° C. for 1 hour. At this time, hydrogen contained in the forming gas penetrates into the inside, but since no ruthenium oxide film is formed between the storage electrode 76 and the capacitor dielectric film 78, the film is peeled off due to the forming gas. It does not occur.
[0095]
Next, a titanium nitride film serving as a barrier metal having a thickness of 10 nm and an aluminum film or copper film having a thickness of 300 nm are deposited and patterned on the entire surface by, for example, sputtering, and are formed into lower layer wirings through

plugs

96 and 98. A connected wiring layer 100 is formed.
[0096]
Next, a silicon oxide film of, eg, a 1000 nm-thickness is deposited on the entire surface by, eg, CVD, and the surface is polished by CMP to form an interlayer insulating film 102 made of a silicon oxide film having a planarized surface ( FIG. 16).
[0097]
Thus, a DRAM having a memory cell composed of one transistor and one capacitor can be manufactured.
[0098]
FIG. 17 is a diagram illustrating a result of observing a cross-sectional structure of a semiconductor device with a scanning electron microscope. FIG. 17A shows a sample subjected to forming gas annealing (FGA) without performing the heat treatment for removing ruthenium oxide, and FIG. 17B shows the heat treatment for removing ruthenium oxide (N₂This is a sample subjected to forming gas annealing (FGA) after (annealing).
[0099]
As shown in the figure, in the sample subjected to forming gas annealing without performing the heat treatment for removing ruthenium oxide, film peeling occurred at the interface between the storage electrode and the capacitor dielectric film. However, the forming was performed after the heat treatment for removing ruthenium oxide. No film peeling occurred in the sample subjected to gas annealing.
[0100]
As described above, according to the present embodiment, the capacitor dielectric film is formed by performing a predetermined heat treatment after the tantalum-rich tantalum oxide film is formed, so that the interface between the storage electrode and the capacitor dielectric film is formed by this heat treatment. The ruthenium oxide film formed in the step can be removed. Accordingly, it is possible to form a semiconductor device in which film peeling does not occur even if forming gas annealing is performed after the capacitor is formed. In addition, since this heat treatment contributes to the improvement of the film quality of the capacitor dielectric film, a semiconductor device having a high-quality capacitor can be formed.
[0101]
In the above embodiment, the heat treatment for removing the ruthenium oxide film is performed after the capacitor dielectric film is deposited and before the plate electrode is formed. However, the heat treatment is not necessarily performed before the plate electrode is formed. The heat treatment for removing the ruthenium oxide film may be performed before the forming gas annealing step, and may be performed immediately before the formation of the plate electrode or immediately before the forming gas annealing, for example, before the forming gas annealing.
[0102]
[Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.
[0103]
For example, in the above embodiment, the case where a tantalum oxide film is formed on a ruthenium film is shown as a representative example, but the present invention is not limited to the case where a tantalum oxide film is formed on a ruthenium film. .
[0104]
As the lower electrode, an electrode material that may induce film peeling by forming gas annealing when oxidized in the film formation process, for example, platinum group elements having the same properties as ruthenium, such as iridium (Ir), rhodium ( The effect can be expected when Rh), platinum (Pt), palladium (Pd), or osmium (Os) is used. In particular, it is extremely effective when ruthenium or iridium that causes an oxidation reaction at a temperature of about 400 to 600 ° C., which is the film formation temperature of the tantalum oxide film, is used as the base film.
[0105]
In addition to forming a tantalum oxide film, an oxide dielectric material using the conductive material as an electrode material, such as a zirconium oxide (ZrOx) film, a hafnium oxide (HfOx) film, a BST film, an STO film, or a PZT film. The present invention can also be applied in the case of forming.
[0106]
As described above in detail, the features of the present invention are summarized as follows.
[0107]
(Appendix 1) Platinum on the substrateTribeForming a lower electrode made of the above metal, forming an oxide dielectric film containing a metal having a composition higher than the stoichiometric composition on the lower electrode, the lower electrode and the oxide dielectric A step of performing a heat treatment to reduce the oxide film by reacting the oxide film of the lower electrode formed at the interface with the body film and the oxide dielectric film, on the oxide dielectric film, And a step of forming an upper electrode.
[0108]
(Supplementary Note 2) In the method of manufacturing a capacitive element according to supplementary note 1, in the step of forming the oxide dielectric film, a metal film made of a metal constituting the oxide dielectric film and a vicinity of a stoichiometric composition The oxide film is reduced by reacting the oxide film with the metal film in the step of forming a laminated film with the oxide dielectric film having the composition: A method for manufacturing a capacitive element.
[0109]
(Additional remark 3) The manufacturing method of the capacitive element of

Additional remark

1 or 2 WHEREIN: The said heat processing is performed in 400-550 degreeC, The manufacturing method of the capacitive element characterized by the above-mentioned.
[0110]
(Supplementary Note 4) In the method for manufacturing a capacitive element according to any one of Supplementary Notes 1 to 3, the step of performing the heat treatment is performed so that the thickness of the oxide film is 3 nm or less. Device manufacturing method.
[0111]
(Appendix 5) In the method for manufacturing a capacitive element according to any one of appendices 1 to 4, in the step of performing the heat treatment, the oxide dielectric film after the heat treatment has a composition in the vicinity of the stoichiometric composition. A method for manufacturing a capacitor element, which is performed as described above.
[0112]
(Appendix 6) In the method of manufacturing a capacitive element according to any one of appendices 1 to 5, the oxide dielectric film is a tantalum oxide film, a BSTO film, an STO film, or a PZT film. A method for manufacturing a capacitive element.
[0113]
(Additional remark 7) The manufacturing method of the capacitive element of any one of Additional remarks 1 thru | or 6 WHEREIN: The said lower electrode is a ruthenium film | membrane or an iridium film | membrane, The manufacturing method of the capacitive element characterized by the above-mentioned.
[0114]
(Appendix 8) In the method of manufacturing a capacitive element according to any one of appendices 1 to 7, a step of removing a natural oxide film on the lower electrode before the step of forming the oxide dielectric film. Furthermore, the manufacturing method of the capacitive element characterized by the above-mentioned.
[0115]
(Appendix 9) In the method of manufacturing a capacitive element according to any one of appendices 1 to 7, the oxide film is formed by forming the lower electrode when the natural oxide film or the oxide dielectric film of the lower electrode is formed. A method for manufacturing a capacitor element, characterized in that the oxide film is an oxidized film.
[0116]
(Supplementary Note 10) In the method for manufacturing a capacitive element according to any one of supplementary notes 1 to 9, the step of performing the heat treatment is performed after the step of forming the upper electrode. .
[0117]
(Supplementary note 11) In the method for manufacturing a capacitive element according to any one of supplementary notes 1 to 10, the method further includes a step of performing a heat treatment in an atmosphere containing hydrogen after the step of forming the upper electrode. The method of manufacturing a capacitor element, wherein the heat treatment for reducing the film is performed before the heat treatment in an atmosphere containing hydrogen.
[0118]
(Appendix 12) Platinum on a semiconductor substrateTribeForming a lower electrode made of the above metal, forming an oxide dielectric film containing a metal having a composition higher than the stoichiometric composition on the lower electrode, the lower electrode and the oxide dielectric A step of performing a heat treatment to reduce the oxide film by reacting the oxide film of the lower electrode formed at the interface with the body film and the oxide dielectric film, on the oxide dielectric film, A method for manufacturing a semiconductor device comprising: a step of forming an upper electrode; and a step of performing a heat treatment in an atmosphere containing hydrogen after a step of performing a heat treatment to reduce the oxide film.
[0119]
【The invention's effect】
As described above, according to the present invention, platinum is formed on the substrate.TribeForming a lower electrode made of a metal, and a lower stoichiometric composition on the lower electrode.FewOf compositionoxygenincludingFirstA step of forming an oxide dielectric film; a lower electrode;FirstA lower electrode oxide film formed at the interface with the oxide dielectric film;FirstPerforming a heat treatment to reduce the oxide film by reacting with the oxide dielectric film;FirstSince the capacitor element is manufactured by the step of forming the upper electrode on the oxide dielectric film, the oxide film of the lower electrode formed between the lower electrode and the oxide dielectric film can be effectively removed. Can do. Therefore, film peeling at the interface between the lower electrode and the oxide dielectric film due to heat treatment in an atmosphere containing hydrogen can be prevented.
[Brief description of the drawings]
FIG. 1 is a process cross-sectional view illustrating a method for manufacturing a capacitive element according to a first embodiment of the invention.
FIG. 2 is a diagram showing a result of observing a cross-sectional structure of a capacitive element with a scanning electron microscope.
FIG. 3 is a diagram showing a result of observing a cross-sectional structure of a capacitive element with a transmission electron microscope.
FIG. 4 is a graph showing a result of measuring a leakage current of a capacitive element.
FIG. 5 is a plan view showing a structure of a semiconductor device according to a second embodiment of the present invention.
FIG. 6 is a schematic cross-sectional view showing a structure of a semiconductor device according to a second embodiment of the present invention.
FIG. 7 is a process cross-sectional view (No. 1) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the invention;
FIG. 8 is a process cross-sectional view (No. 2) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the invention;
FIG. 9 is a process cross-sectional view (No. 3) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the invention;
FIG. 10 is a process cross-sectional view (No. 4) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the invention;
FIG. 11 is a process cross-sectional view (No. 5) showing the method for manufacturing the semiconductor device according to the second embodiment of the invention;
FIG. 12 is a process cross-sectional view (No. 6) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the invention;
FIG. 13 is a process cross-sectional view (No. 7) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the invention;
FIG. 14 is a process cross-sectional view (No. 8) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the invention;
FIG. 15 is a process cross-sectional view (No. 9) showing the method for manufacturing the semiconductor device according to the second embodiment of the invention;
FIG. 16 is a process cross-sectional view (No. 10) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the invention;
FIG. 17 is a view showing a result of observing a cross-sectional structure of a semiconductor device formed by the method of the present invention and a conventional method with a scanning electron microscope.
[Explanation of symbols]
1 ... Board
2 ... Lower electrode
3 ... Ruthenium oxide film
4 ... Tantalum film
5. Tantalum oxide film
6 ... Capacitor dielectric film
7 ... Upper electrode
10 ... Silicon substrate
12 ... element isolation film
14 ... Gate insulating film
16 ... polycrystalline silicon film
18, 52 ... tungsten film
20 ... Gate electrode
22, 54 ... Silicon nitride film
24, 26 ... Source / drain diffusion layers
28, 56 ... sidewall insulating film
30, 40, 58, 66, 70, 90, 102 ... interlayer insulating film
32, 34, 60, 92, 94 ... contact holes
36, 38, 62, 96, 98 ... plug
48 ... bit line
50, 74 ... adhesion layer
64, 68 ... Etching stopper film
72 ... opening
76 ... Storage electrode
78. Capacitor dielectric film
88 ... Plate electrode
100: Wiring layer

Claims

Forming a lower electrode made of a platinum group metal on the substrate;
Forming a first oxide dielectric film containing oxygen having a composition less than the stoichiometric composition on the lower electrode;
Heat treatment for reducing the oxide film by reacting the oxide film of the lower electrode formed at the interface between the lower electrode and the first oxide dielectric film with the first oxide dielectric film A process of performing
And a step of forming an upper electrode on the first oxide dielectric film.

Forming a lower electrode made of a platinum group metal on the substrate;
On the lower electrode, and forming a metal film made of a metal constituting the first oxide dielectric film, a pre SL stacked film of the first oxide dielectric film,
There line heat treatment, by reacting with the metal film and the interface formed oxide film and said lower electrode and said metal layer, said first oxide dielectric layer of the same constituent elements comprising the second and Forming an oxide dielectric film and reducing the oxide film ;
A method for manufacturing a capacitive element, comprising:

In the manufacturing method of the capacitive element according to claim 1 or 2,
The said heat processing is performed in 400-550 degreeC. The manufacturing method of the capacitive element characterized by the above-mentioned.

In the manufacturing method of the capacitive element according to any one of claims 1 to 3,
The step of performing the heat treatment is performed so that the thickness of the oxide film is 3 nm or less.

The manufacturing method of claim 1 Symbol placement of the capacitor,
The method for manufacturing a capacitor element, characterized in that said first oxide dielectric film after heat treatment carried out so that the stoichiometric set formed for performing the heat treatment.