KR101013547B1 - Method for fabricating of wafer level chip size package - Google Patents

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Abstract

본 발명에 따른 웨이퍼 레벨 칩 사이즈 패키지의 제조 방법은, 쏘잉 라인이 구비되고, 상면에 다수의 본딩 패드가 구비된 반도체 칩들로 이루어진 웨이퍼 상에 상기 본딩 패드 및 쏘잉 라인이 노출되도록 제1절연막을 형성하는 단계; 상기 각 반도체 칩의 제1절연막 상에 상기 각 반도체 칩의 본딩 패드들과 개별 연결되는 배선을 형성하는 단계; 상기 각 반도체 칩의 배선을 포함한 제1절연막 상에 상기 각 배선의 상면 일부분 및 상기 쏘잉 라인이 노출되도록 제2절연막을 형성하는 단계; 상기 노출된 각 배선 상에 외부접속단자를 부착하는 단계; 및 상기 웨이퍼에 식각 공정을 수행하여 상기 노출된 쏘잉 라인을 따라 상기 웨이퍼를 칩 레벨로 분리하는 단계를 포함한다.In the method of manufacturing a wafer level chip size package according to the present invention, a first insulating layer is formed on a wafer including semiconductor chips having a sawing line and a plurality of bonding pads on the top surface thereof to expose the bonding pads and the sawing line. Doing; Forming wirings on the first insulating layer of each semiconductor chip, the wirings being individually connected to the bonding pads of the semiconductor chips; Forming a second insulating layer on the first insulating layer including the wirings of the semiconductor chips such that a portion of the upper surface of each wiring and the sawing line are exposed; Attaching external connection terminals on each of the exposed wires; And performing an etching process on the wafer to separate the wafer at the chip level along the exposed sawing line.

Description

웨이퍼 레벨 칩 사이즈 패키지의 제조 방법{Method for fabricating of wafer level chip size package}Method for fabricating wafer level chip size package

본 발명은 웨이퍼 레벨 칩 사이즈 패키지의 제조 방법에 관한 것으로서, 보다 상세하게는, 크랙 없이 쏘잉 공정을 수행하여 반도체 패키지의 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 칩 사이즈 패키지의 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a wafer level chip size package, and more particularly, to a method for manufacturing a wafer level chip size package that can improve the reliability of a semiconductor package by performing a sawing process without cracking.

오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다.The trend in today's electronics industry is to make products that are lighter, smaller, faster, more versatile, more powerful and more reliable. One of the key technologies that enables these product design goals is package assembly technology.

이러한 패키지 조립 기술은 웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체 칩을 외부 환경으로부터 보호하고, 기판 상에 용이하게 실장되도록 하여 반도체 칩의 동작 신뢰성 확보하기 위한 기술이다.This package assembly technique is a technique for securing the operation reliability of the semiconductor chip by protecting the semiconductor chip on which the integrated circuit is formed through the wafer assembly process from the external environment and easily mounted on the substrate.

기존의 패키지는 웨이퍼를 절단하여 개개의 반도체 칩들로 분리시킨 다음, 개개의 반도체 칩 별로 패키징 공정을 실시하는 방식으로 제조되었다. 그러나, 상기의 패키징 공정은 자체적으로 많은 단위 공정들, 즉, 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는 바, 반도체 칩 별로 각각의 패키징 공 정이 수행되어야 하는 기존의 패키지 제조방법은, 하나의 웨이퍼에서 얻어지는 반도체 칩의 수를 고려할 때, 모든 반도체 칩에 대한 패키징 소요 시간이 너무 많다는 문제점을 갖고 있다.Existing packages are manufactured by cutting a wafer into separate semiconductor chips and then packaging the semiconductor chips. However, the above packaging process itself includes many unit processes, that is, chip attaching, wire bonding, molding, trim / forming, etc., and thus a conventional package in which each packaging process must be performed for each semiconductor chip. The manufacturing method has a problem that the packaging time for all the semiconductor chips is too large, considering the number of semiconductor chips obtained from one wafer.

이에, 최근에는 개별 반도체 칩으로 분리된 상태에서 조립이 진행되지 않고, 웨이퍼 상태에서 재배선 작업과 볼 형태의 외부 접속 단자의 형성 및 개별 반도체 칩 분리하는 작업을 거쳐 제조하는 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package)라는 기술이 제안되었다.Therefore, in recent years, assembling does not proceed in the state of being separated into individual semiconductor chips, and wafer level chip scale packages manufactured through a rewiring operation in the wafer state, the formation of ball-type external connection terminals, and the operation of separating individual semiconductor chips ( A technology called Wafer Level Chip Scale Package has been proposed.

상기 웨이퍼 레벨 칩 스케일 패키지는 반도체 칩의 상면에 상기 반도체 칩의 본딩 패드와 전기적으로 연결되는 금속층을 형성하고, 상기 금속층 상에 상기 금속층의 일부분을 노출시킨 후, 상기 노출된 부분에 범프를 부착하고 각각의 패키지로 쏘잉(Sawing)하여 웨이퍼 레벨 패키지를 제조한다.The wafer level chip scale package forms a metal layer electrically connected to a bonding pad of the semiconductor chip on an upper surface of the semiconductor chip, exposes a portion of the metal layer on the metal layer, and attaches a bump to the exposed portion. Sawing into each package produces a wafer level package.

현재 상기 웨이퍼 레벨 칩 스케일 패키지의 쏘잉 공정은 쏘잉 공정용 블레이드(Blade)를 사용하여 수행하고 있다. 그러나, 상기 쏘잉 공정용 블레이드를 사용하여 쏘잉 공정을 수행할 경우, 상기 절단된 반도체 패키지들의 측면에 미세 크랙을 유발시킨다.Currently, the sawing process of the wafer level chip scale package is performed using a sawing process blade. However, when the sawing process is performed using the sawing process blade, fine cracks are generated on the side surfaces of the cut semiconductor packages.

상기 미세 크랙은 개별 분리된 반도체 칩의 측면이 외부로 노출됨에 따라 외부의 작은 충격에도 취약하여 큰 크랙을 유발시키는 등 핸들링 문제(Handling issue)를 발생시킬 수 있으며, 반도체 패키지의 두께가 얇아짐에 따라 큰 크랙의 발생이 더욱 심해져 반도체 패키지의 신뢰성이 나빠지고 있다. The micro cracks are susceptible to small external shocks as the side surfaces of the discrete semiconductor chips are exposed to the outside, which may cause handling issues such as causing large cracks. As a result, the occurrence of large cracks becomes more severe and the reliability of the semiconductor package is deteriorated.

본 발명은 크랙 없이 쏘잉 공정을 수행하여 반도체 패키지의 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 칩 사이즈 패키지의 제조 방법을 제공한다.The present invention provides a method of manufacturing a wafer level chip size package that can perform a sawing process without cracking to improve the reliability of the semiconductor package.

본 발명에 따른 웨이퍼 레벨 칩 사이즈 패키지의 제조 방법은, 쏘잉 라인이 구비되고, 상면에 다수의 본딩 패드가 구비된 반도체 칩들로 이루어진 웨이퍼 상에 상기 본딩 패드 및 쏘잉 라인이 노출되도록 제1절연막을 형성하는 단계; 상기 각 반도체 칩의 제1절연막 상에 상기 각 반도체 칩의 본딩 패드들과 개별 연결되는 재배선을 형성하는 단계; 상기 각 반도체 칩의 재배선을 포함한 제1절연막 상에 상기 각 재배선의 상면 일부분 및 상기 쏘잉 라인이 노출되도록 제2절연막을 형성하는 단계; 상기 노출된 각 재배선 상에 외부접속단자를 부착하는 단계; 및 상기 웨이퍼에 식각 공정을 수행하여 상기 노출된 쏘잉 라인을 따라 상기 웨이퍼를 칩 레벨로 분리하는 단계를 포함한다.In the method of manufacturing a wafer level chip size package according to the present invention, a first insulating layer is formed on a wafer including semiconductor chips having a sawing line and a plurality of bonding pads on the top surface thereof to expose the bonding pads and the sawing line. Doing; Forming redistribution lines on the first insulating layer of each semiconductor chip, the redistribution lines being individually connected to the bonding pads of the semiconductor chips; Forming a second insulating layer on the first insulating layer including the redistribution of each semiconductor chip to expose a portion of the upper surface of the redistribution line and the sawing line; Attaching external connection terminals on each of the exposed redistribution lines; And performing an etching process on the wafer to separate the wafer at the chip level along the exposed sawing line.

상기 웨이퍼를 칩 레벨로 분리하는 식각 공정은 습식 식각 또는 이방성 건식 식각 공정을 사용한다.The etching process of separating the wafer at the chip level uses a wet etching or anisotropic dry etching process.

상기 제2절연막을 형성하는 단계 후, 그리고, 상기 외부접속단자를 형성하는 단계 전, 상기 웨이퍼의 하면을 백그라인딩하는 단계를 더 포함한다.And backgrinding the bottom surface of the wafer after forming the second insulating layer and before forming the external connection terminal.

상기 백그라인딩 공정은 상기 웨이퍼가 5 ∼ 50㎛의 두께를 갖도록 수행한다. The backgrinding process is performed such that the wafer has a thickness of 5 to 50 μm.

본 발명은 웨이퍼 쏘잉 공정을 습식 또는 건식 식각 공정과 같은 화학적인 방법으로 식각하여 수행함으로써 미세한 크랙 없이 쏘잉 공정을 수행할 수 있고, 핸들링 문제를 방지할 수 있으며, 선택적인 식각을 통하여 쏘잉 공정이 수행되기 때문에 식각에 따른 마스크공정 및 배열(Align) 공정이 필요 없다. According to the present invention, the wafer sawing process may be performed by etching a chemical method such as a wet or dry etching process to perform the sawing process without minute cracks, to prevent handling problems, and to perform the sawing process through selective etching. Therefore, there is no need for a mask process and an alignment process due to etching.

또한, 다수의 쏘잉 라인을 포함하는 하나의 웨이퍼에 대해 한번의 식각 공정으로 쏘잉 공정을 수행할 수 있어 빠른 쏘잉 공정을 수행할 수 있으며, 글라인드를 이용한 쏘잉이 아닌 식각 공정으로 쏘잉을 수행하기 때문에 파티클에 의한 문제를 방지할 수 있다. In addition, it is possible to perform a sawing process in one etching process for a single wafer including a plurality of sawing lines to perform a fast sawing process, and to perform the sawing in an etching process rather than a sawing using a blind Therefore, problems caused by particles can be prevented.

본 발명은 웨이퍼 레벨 칩 스케일 패키지의 제조시, 웨이퍼를 칩 레벨의 반도체 패키지로 분리하기 위한 웨이퍼 쏘잉 공정을 종래 글라인드 장치와 같은 기계적인 방법을 대신하여 쏘잉 라인 부분을 습식 또는 건식 식각 공정과 같은 화학적인 방법으로 식각하여 수행한다.In the manufacture of a wafer level chip scale package, a wafer sawing process for separating a wafer into a chip level semiconductor package may be performed using a wet or dry etching process of the sawing line portion instead of a mechanical method such as a conventional grinding apparatus. It is performed by etching in the same chemical method.

따라서, 식각 공정을 이용하여 쏘잉 공정을 수행하기 때문에 미세한 크랙 없이 쏘잉 공정을 수행할 수 있고, 핸들링 문제를 방지할 수 있으며, 선택적인 식각을 통하여 쏘잉 공정이 수행되기 때문에 식각에 따른 마스크 공정 및 배열(Align) 공정이 필요 없다. Therefore, since the sawing process is performed using an etching process, the sawing process can be performed without minute cracks, handling problems can be prevented, and the masking process and arrangement according to etching are performed because the sawing process is performed through selective etching. There is no need for the (Align) process.

또한, 다수의 쏘잉 라인을 포함하는 하나의 웨이퍼에 대해 한번의 식각 공정으로 웨이퍼 전체에 대해 쏘잉 공정을 수행할 수 있어 빠른 쏘잉 공정을 수행할 수 있으며, 글라인드를 이용한 쏘잉이 아닌 식각 공정으로 쏘잉을 수행하기 때문에 파 티클에 의한 문제를 방지할 수 있다. In addition, a single etching process for one wafer including a plurality of sawing lines can be performed for the entire wafer in a single etching process, so that a fast sawing process can be performed. Since the sawing is performed, problems caused by the particles can be prevented.

이하에서는, 도 1a 내지 도 1f를 참조하여 본 발명의 실시예에 따른 웨이퍼 레벨 칩 사이즈 패키지의 제조 방법을 상세히 설명하도록 한다.Hereinafter, a method of manufacturing a wafer level chip size package according to an embodiment of the present invention will be described in detail with reference to FIGS. 1A to 1F.

도 1a를 참조하면, 쏘잉 라인(116)이 구비되고, 상면에 보호막(112) 및 다수의 본딩 패드(114)가 구비된 반도체 칩(110)들로 이루어진 웨이퍼(100) 상에 상기 쏘잉 라인(116) 및 본딩 패드(114)가 노출되도록 제1절연막(118)을 형성한다. Referring to FIG. 1A, a sawing line 116 is provided, and a sawing line 116 is formed on a wafer 100 including semiconductor chips 110 having a protective film 112 and a plurality of bonding pads 114 formed on an upper surface thereof. The first insulating layer 118 is formed to expose the 116 and the bonding pads 114.

도 1b를 참조하면, 상기 각 반도체 칩(110)의 제1절연막(118) 상에 상기 각 반도체 칩(110)의 각 본딩 패드(114)와 개별적으로 연결되는 재배선(120)을 형성한다. Referring to FIG. 1B, a redistribution line 120 may be formed on the first insulating layer 118 of each semiconductor chip 110 to be individually connected to each bonding pad 114 of each semiconductor chip 110.

상기 재배선(120)은 상기 제1절연막, 쏘잉 라인(116) 및 본딩 패드(114)를 포함한 웨이퍼 전면에 금속막을 형성한 후, 패터닝 공정을 수행하여 형성한다. 상기 패터닝 공정은 상기 쏘잉 라인(116) 및 본딩 패드(114)가 노출되도록 수행하며, 상기 재배선(120)은 도금 공정으로 구리(Cu), 알루미늄(Al) 및 금(Au) 중 어느 하나 이상의 물질을 포함하도록 형성한다.The redistribution 120 is formed by forming a metal film on the entire surface of the wafer including the first insulating layer, the sawing line 116, and the bonding pad 114, and then performing a patterning process. The patterning process is performed so that the sawing line 116 and the bonding pad 114 are exposed, and the redistribution 120 is a plating process in which any one or more of copper (Cu), aluminum (Al), and gold (Au) are used. It is formed to include the material.

도 1c를 참조하면, 상기 재배선(120)이 형성된 웨이퍼(100) 전면에 제2절연막(122)을 형성한 후, 패터닝 공정을 수행하여 외부접속단자가 부착되는 상기 각 재배선(120)의 상부 일부분을 포함하여 상기 쏘잉 라인(116) 부분을 노출시킨다. 이때, 상기 쏘잉 라인(116)과 인접한 부분의 재배선(120) 가장자리 부분은 상기 제2절연막(122)으로 덮여진다. Referring to FIG. 1C, after the second insulating layer 122 is formed on the entire surface of the wafer 100 on which the redistribution 120 is formed, a patterning process may be performed on each of the redistribution lines 120 to which external connection terminals are attached. A top portion is included to expose a portion of the sawing line 116. At this time, the edge portion of the redistribution 120 adjacent to the sawing line 116 is covered with the second insulating layer 122.

도 1d를 참조하면, 상기 제2절연막(122)이 형성된 상기 웨이퍼(100)의 하면 에 백그라인딩 공정을 수행하여 상기 웨이퍼(100)의 두께를 줄인다. 상기 백그라인딩 공정은 상기 웨이퍼(100)가 5 ∼ 50㎛의 두께를 갖도록 수행한다. Referring to FIG. 1D, a thickness of the wafer 100 is reduced by performing a back grinding process on a lower surface of the wafer 100 on which the second insulating layer 122 is formed. The backgrinding process is performed such that the wafer 100 has a thickness of 5 to 50 μm.

도 1e를 참조하면, 상기 백그라인딩 공정이 수행된 상기 웨이퍼(100) 상면의 노출된 재배선(120) 부분 상에 솔더볼로 이루어진 외부접속단자(124)를 부착한다. Referring to FIG. 1E, an external connection terminal 124 made of solder balls is attached to an exposed redistribution portion 120 of the upper surface of the wafer 100 on which the backgrinding process is performed.

도 1f를 참조하면, 상기 외부접속단자(124)가 부착된 웨이퍼(100)에 습식 또는 건식 식각 공정으로 상기 노출된 쏘잉 라인 부분을 식각하여 칩 레벨의 반도체 패키지로 분리하여 본 발명에 따른 웨이퍼 레벨 칩 사이즈 패키지의 제조를 완료한다. Referring to FIG. 1F, the exposed sawing line portion is etched on a wafer 100 to which the external connection terminal 124 is attached by a wet or dry etching process to be separated into a chip-level semiconductor package, and a wafer level according to the present invention. Complete the manufacture of the chip size package.

상기 식각 공정 중 건식 식각 공정은 이방성 식각 공정을 이용하며, 상기 습식 및 이방성 건식 식각 공정으로 상기 각 반도체 패키지가 데미지를 받지 않도록 하기 위하여 상기 제2절연막(122)은 상기 웨이퍼(100)에 대해 식각 선택비가 높은 물질로 형성한다. The dry etching process of the etching process uses an anisotropic etching process, and the second insulating layer 122 is etched with respect to the wafer 100 in order to prevent the semiconductor package from being damaged by the wet and anisotropic dry etching process. It is formed of a material with high selectivity.

이상에서와 같이, 본 발명은 식각 공정을 이용하여 쏘잉 공정을 수행하기 때문에 미세한 크랙 없이 쏘잉 공정을 수행할 수 있고, 핸들링 문제를 방지할 수 있으며, 선택적인 식각을 통하여 쏘잉 공정이 수행되기 때문에 식각에 따른 마스크공정 및 배열(Align) 공정이 필요 없다. As described above, the present invention can perform the sawing process without minute cracks because the sawing process using the etching process, it is possible to prevent handling problems, and etching because the sawing process is performed through selective etching There is no need for a mask process and an alignment process.

또한, 다수의 쏘잉 라인을 포함하는 하나의 웨이퍼에 대해 한번의 식각 공정으로 웨이퍼 전체에 대해 쏘잉 공정을 수행할 수 있어 빠른 쏘잉 공정을 수행할 수 있으며, 글라인드를 이용한 쏘잉이 아닌 식각 공정으로 쏘잉을 수행하기 때문에 파티클에 의한 문제를 방지할 수 있다. In addition, a single etching process for one wafer including a plurality of sawing lines can be performed for the entire wafer in a single etching process, so that a fast sawing process can be performed. Since the sawing is performed, problems caused by particles can be prevented.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 웨이퍼 레벨 칩 사이즈 패키지의 제조 방법을 설명하기 위한 공정별 단면도.1A to 1F are cross-sectional views illustrating a method of manufacturing a wafer level chip size package according to an embodiment of the present invention.

Claims (4)

쏘잉 라인이 구비되고, 상면에 다수의 본딩 패드가 구비된 반도체 칩들로 이루어진 웨이퍼 상에 상기 본딩 패드 및 쏘잉 라인이 노출되도록 제1절연막을 형성하는 단계;Forming a first insulating layer on the wafer including a semiconductor chip having a sawing line and having a plurality of bonding pads on the top surface thereof to expose the bonding pad and the sawing line; 상기 각 반도체 칩의 제1절연막 상에 상기 각 반도체 칩의 본딩 패드들과 개별 연결되는 재배선을 형성하는 단계;Forming redistribution lines on the first insulating layer of each semiconductor chip, the redistribution lines being individually connected to the bonding pads of the semiconductor chips; 상기 각 반도체 칩의 재배선을 포함한 제1절연막 상에 상기 각 재배선의 상면 일부분 및 상기 쏘잉 라인이 노출되도록 제2절연막을 형성하는 단계; Forming a second insulating layer on the first insulating layer including the redistribution of the semiconductor chips to expose a portion of the upper surface of the redistribution line and the sawing line; 상기 노출된 각 재배선 상에 외부접속단자를 부착하는 단계; 및Attaching external connection terminals on each of the exposed redistribution lines; And 상기 웨이퍼에 습식 식각 또는 이방성 건식 식각 공정을 수행하여 상기 노출된 쏘잉 라인을 따라 상기 웨이퍼를 칩 레벨로 분리하는 단계;를Performing a wet etching or anisotropic dry etching process on the wafer to separate the wafer at the chip level along the exposed sawing line; 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 사이즈 패키지의 제조 방법.And a wafer level chip size package. 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 제2절연막을 형성하는 단계 후, 그리고, 상기 외부접속단자를 형성하는 단계 전, 상기 웨이퍼의 하면을 백그라인딩하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 사이즈 패키지의 제조 방법.And backgrinding the bottom surface of the wafer after the forming of the second insulating layer and before forming the external connection terminal. 제 3 항에 있어서, The method of claim 3, wherein 상기 백그라인딩 공정은 상기 웨이퍼가 5 ∼ 50㎛의 두께를 갖도록 수행하는 것을 특징으로 하는 웨이퍼 레벨 칩 사이즈 패키지의 제조 방법.The backgrinding process is a method of manufacturing a wafer level chip size package, characterized in that to perform the wafer has a thickness of 5 ~ 50㎛.
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