KR20000003306A - Minute gap ball grid array package - Google Patents

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KR20000003306A
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최기원
권대훈
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윤종용
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Abstract

PURPOSE: A minute gap ball grid array package is provided to improve the reliability of production, to enable to detect the defect of location arranging of a semiconductor chip before a beam lead of a mount tape and a bonding pad are beam-lead- bonded. CONSTITUTION: A minute gap ball grid array package comprises: a bonding pad(3) arranged in a hexahedron shape in the center of the upper face; a semiconductor chip(10) having more than two-chip-arranging location detecting device; a solid adhesive stuck on the upper face of the semiconductor chip; a beam lead bonded on the bonding pad; a solder ball pad(34) connected to the beam lead.

Description

미세 간극 볼 그리드 어레이 패키지Fine Gap Ball Grid Array Package

본 발명은 미세 간극 볼 그리드 어레이 패키지(fine pitch ball grid array package)에 관한 것으로 더욱 상세하게는 중앙에 본딩 패드가 배열된 반도체 칩에 복수개의 칩 위치 인식 패드를 형성시키고, 반도체 칩의 상면에 안착된 고형 접착제(elastomer)와 본딩 패드와 본딩되는 빔 리드가 형성된 마운트 테이프를 칩 위치 인식 패드가 외부에 노출되도록 함으로써 칩 위치 인식 패드의 위치에 따른 본딩 패드와 빔 리드의 정렬 불량을 사전에 발견할 수 있도록 한 미세 간극 볼 그리드 에리어 패키지에 관한 것이다.The present invention relates to a fine pitch ball grid array package, and more particularly, a plurality of chip position recognition pads are formed on a semiconductor chip in which bonding pads are arranged at the center thereof, and are seated on an upper surface of the semiconductor chip. The mounting tape with the formed solid adhesive and the bonding pad and the beam lead bonded to the chip positioning pad is exposed to the outside so that the misalignment between the bonding pad and the beam lead according to the position of the chip positioning pad can be detected in advance. One fine clearance ball grid area package.

최근들어 전자·정보기기의 소형화, 고성능화 경향에 의하여 전자·정보기기들은 보다 집적도가 높은 대용량의 반도체 칩을 요구하게 되고 이 요구에 따라서 대용량의 반도체 칩의 개발이 가속되고 있다.Recently, due to the trend toward miniaturization and high performance of electronic and information devices, electronic and information devices require higher density and higher density semiconductor chips, and according to this demand, the development of large capacity semiconductor chips has been accelerated.

그러나, 반도체 칩의 집적도 증가 속도가 반도체 칩의 용량 증가 속도보다 느림으로 인하여 반도체 칩 크기는 점점 커지고 있지만, 더욱 커진 반도체 칩을 포장하는 패키지 기술의 개발에 의하여 완제품 반도체 패키지는 점차 경박단소화되고 있다.However, the size of the semiconductor chip is increasing due to the slower speed of increasing the density of the semiconductor chip than the speed of increasing the capacity of the semiconductor chip. However, due to the development of a package technology for packaging a larger semiconductor chip, the finished semiconductor package is becoming thin and short. .

이를 구현하기 위하여 최근에는 반도체 칩 사이즈가 작으면서도 제조원가 낮은 BGA(Ball Grid Array) 패키지와 같은 칩 스케일 패키지(chip scale package)의 개발이 가속되고 있으며, 최근에는 반도체 칩 크기의 120％에 근접하는 칩 스케일 패키지 형태의 파인 피치 BGA(fine pitch BGA) 패키지가 개발된 바 있다.In order to realize this, in recent years, development of chip scale packages such as ball grid array (BGA) packages, which have a small semiconductor chip size and low manufacturing cost, has been accelerated, and recently, chips approaching 120% of the semiconductor chip size have been accelerated. Fine pitch BGA (scale pitch BGA) packages have been developed.

파인 피치 BGA 패키지의 제조 방법을 간단히 설명하면, 도전성 패드, 빔리드, 솔더볼 패드 및 접착성이 있는 탄성중합체가 형성된 마운트 테이프(mount tape)중 탄성중합체에 반도체 칩을 부착하는 다이본딩 공정을 진행한 후, 캐필러리를 이용하여 정합된 빔 리드들과 본딩패드를 열압착하여 연결시키는 빔리드 본딩공정을 진행한다.The manufacturing method of the fine pitch BGA package will be briefly described. A die bonding process is performed in which a semiconductor chip is attached to an elastomer in a conductive tape, a beam lead, a solder ball pad, and a mount tape in which an adhesive elastomer is formed. Subsequently, a beam lead bonding process of thermally compressing the matched beam leads and the bonding pad using a capillary is performed.

이때, 본딩패드가 반도체 칩의 중앙에 배열되는 경우(센터 패드 칩)와, 본딩패드가 반도체 칩의 에지면에 배열될 경우(에지 패드 칩)에 따라서 본딩패드와 빔 리드를 본딩시키기 위한 개구의 위치가 변경된다.In this case, the openings for bonding the bonding pads and the beam leads may be formed according to the case where the bonding pads are arranged in the center of the semiconductor chip (center pad chip) and when the bonding pads are arranged on the edge surface of the semiconductor chip (edge pad chip). The location is changed.

빔리드 본딩공정이 완료되면 반도체 칩이 부착된 마운트 테이프와 반도체 칩을 봉지제에 의하여 봉지하는 밀봉공정을 진행한다. 이후, 솔더볼 패드에 솔더볼들을 안착시키는 솔더볼 안착공정을 진행하고, 마운트 테이프를 단위 파인 피치 BGA 크기로 각각 절단하여 개별화시킨다.When the beam lead bonding process is completed, a sealing process of encapsulating the mounting tape and the semiconductor chip to which the semiconductor chip is attached is performed by the sealing agent. Thereafter, the solder ball seating process of seating the solder balls on the solder ball pads is performed, and the mounting tapes are cut into individual fine pitch BGA sizes and individualized.

이와 같은 공정을 거쳐 완성된 파인 피치 BGA는 PCB 상에 실장하는데, 파인 피치 BGA의 솔더볼들과 PCB 상에 형성된 랜드 패턴들(land pattern)은 상호 얼라인된 후 리플로우(reflow) 방식에 의하여 실장된다.The fine pitch BGA completed through such a process is mounted on the PCB. The solder balls of the fine pitch BGA and the land patterns formed on the PCB are aligned with each other and then mounted by a reflow method. do.

그러나, 종래 파인 피치 BGA 제조 공정중 반도체 칩의 본딩패드와 빔리드를 캐필러리에 의하여 본딩하는 빔 리드 본딩 공정을 진행할 때, 센터 칩 방식 파인 피치 BGA가 에지 칩 방식 파인 피치 BGA보다 빔 리드 본딩 불량이 많이 발생하는 문제점이 있다.However, when performing the beam lead bonding process of bonding the bonding pad and the beam lead of the semiconductor chip by the capillary during the conventional fine pitch BGA manufacturing process, the center chip type fine pitch BGA is less beam lead bonding than the edge chip type fine pitch BGA. There are many problems that occur.

이처럼 센터 칩 방식 파인 피치 BGA의 빔 리드 본딩 불량이 에지 칩 방식 파인 피치 BGA보다 많이 발생하는 이유로는 에지 칩 방식 파인 피치 BGA의 경우 반도체 칩과 마운트 테이프가 상호 얼라인먼트되지 않은 상태로 접착되었을 경우 반도체 칩의 모서리 부분이 빔 리드 본딩을 위한 개구에 노출되어 빔 리드 본더가 이를 쉽게 인식할 수 있으나, 센터 칩 방식 파인 피치 BGA의 경우 반도체 칩중 본딩 패드 부분만을 제외한 나머지 부분이 마운트 테이프에 가려져 반도체 칩의 모서리 부분을 인식할 수 없고 다만 본딩 패드 부분에 의하여서만 얼라인먼트 불량을 인식하여야 하기 때문에 반도체 칩과 마운트 테이프의 얼라인먼트 불량을 빔 리드 본더가 인식하기 어렵기 때문이다.The reason that the beam lead bonding defect of the center chip type fine pitch BGA occurs more than the edge chip type fine pitch BGA is because of the edge chip type fine pitch BGA when the semiconductor chip and the mounting tape are bonded to each other without being aligned. The edge portion of the semiconductor chip is exposed to the opening for beam lead bonding so that the beam lead bonder can easily recognize it. However, in the case of the center chip type fine pitch BGA, the remaining portion of the semiconductor chip except for the bonding pad portion is covered by the mounting tape so that the edge of the semiconductor chip is hidden. This is because the beam lead bonder cannot easily recognize the alignment defect between the semiconductor chip and the mounting tape because the portion cannot be recognized and only the alignment defect must be recognized by the bonding pad portion.

따라서 본 발명은 이와 같은 종래 문제점을 감안한 것으로써, 본 발명의 목적은 센터 칩 패드 방식 파인 피치 BGA에서도 반도체 칩과 절연성 필름의 얼라인먼트 불량을 빔 리드 본더가 빔 리드 본딩 이전에 인식하도록 하여 반도체 칩과 마운트 테이프의 얼라인먼트 불량에 따른 빔 리드 본딩 불량을 사전에 방지토록 함에 있다.Accordingly, the present invention has been made in view of such a conventional problem, and an object of the present invention is to allow a beam lead bonder to recognize a misalignment of a semiconductor chip and an insulating film before the beam lead bonding even in a center chip pad type fine pitch BGA. It is to prevent the beam lead bonding defect caused by the alignment tape of the mounting tape in advance.

도 1은 본 발명에 의한 미세 간극 볼 그리드 어레이 패키지를 도시한 사시도.1 is a perspective view showing a fine gap ball grid array package according to the present invention.

도 2는 도 1의 A-A' 단면도.2 is a cross-sectional view taken along line AA ′ of FIG. 1.

이와 같은 본 발명의 목적을 달성하기 위한 미세 간극 볼 그리드 어레이 패키지는 반도체 칩-고형 접착제-마운트 테이프가 순서대로 적층된 상태에서 반도체 칩의 본딩 패드와 마운트 테이프에 형성된 빔 리드가 정렬 불량인 상태로 빔 리드 본딩되는 것을 방지하기 위하여 바람직하게 반도체 칩의 상면 4 모서리중 서로 마주보는 대각선 방향 모서리에 칩 정렬 위치 확인 마크를 형성하여 본딩 패드와 마운트 테이프의 빔 리드의 빔 리드 본딩 불량을 예방한다.In order to achieve the object of the present invention, the micro-gap ball grid array package has a semiconductor chip-solid adhesive-mount tape stacked in order, and the beam lead formed on the bonding pad and the mounting tape of the semiconductor chip is misaligned. In order to prevent beam lead bonding, chip alignment positioning marks are preferably formed at diagonal corners facing each other out of four corners of the upper surface of the semiconductor chip to prevent beam lead bonding defects of the beam lead of the bonding pad and the mounting tape.

이하, 본 발명 미세 간극 볼 그리드 어레이 패키지(이하 파인 피치 BGA)의 구성을 첨부된 도 1, 도 2를 참조하여 설명하면 다음과 같다.Hereinafter, the configuration of the present invention, the fine gap ball grid array package (hereinafter, referred to as fine pitch BGA) will be described with reference to FIGS. 1 and 2.

첨부된 도면을 참조하면, 파인 피치 BGA(100)는 전체적으로 보아 반도체 칩(10)과, 고형 접착제(elastomer;20), 마운트 테이프(30)로 구성된다.Referring to the accompanying drawings, the fine pitch BGA 100 is generally composed of a semiconductor chip 10, a solid adhesive (20), and a mounting tape (30).

반도체 칩(10)은 육면체 형상으로, 반도체 칩(10)의 상면 중앙에는 다수개의 본딩 패드(3)들이 길게 배열된 상태로 형성되고, 본딩 패드(3)를 기준으로 본딩 패드(3)의 양측으로는 고형 접착제 부착 영역(4,5)이 형성된다.The semiconductor chip 10 has a hexahedral shape, and a plurality of bonding pads 3 are formed to be elongated at the center of the upper surface of the semiconductor chip 10, and both sides of the bonding pads 3 are referenced to the bonding pads 3. As a result, solid adhesive attachment regions 4 and 5 are formed.

또한, 일실시예로 반도체 칩(10)의 상면에 형성된 4 개의 에지면중 적어도 2 이상의 에지면에는 임의의 형상을 갖는 칩 정렬 위치 인식편(6,7)이 형성된다.Further, in one embodiment, chip alignment position recognition pieces 6 and 7 having arbitrary shapes are formed on at least two of the four edge surfaces formed on the upper surface of the semiconductor chip 10.

바람직하게 칩 정렬 위치 인식편(6,7)은 반도체 칩(10)의 상면에 형성된 4 개의 모서리중 대각선 방향으로 서로 마주보는 2 개의 모서리에 근접하도록 설치되며, 칩 정렬 위치 인식편(6,7)은 빔 리드 본더(미도시)가 인식 가능한 더미 본딩 패드(dummy bonding pad) 또는 임의의 형상을 갖는 인식 마크(recognition mark)이다.Preferably, the chip alignment position recognition pieces 6 and 7 are installed to be close to two edges facing each other in a diagonal direction among four corners formed on the upper surface of the semiconductor chip 10, and the chip alignment position recognition pieces 6 and 7 are provided. ) Is a dummy bonding pad or a recognition mark having an arbitrary shape that the beam lead bonder (not shown) can recognize.

한편, 반도체 칩(10)의 고형 접착제 부착 영역(4,5)에는 고형 접착제 부착 영역(4,5)보다 다소 큰 직육면체 형상의 고형 접착제(20)가 부착되는데, 이 고형 접착제(20)는 신축성이 있는 엘라스토머(elastomer) 재질로 밑면이 반도체 칩(10)의 상면에 형성된 고형 접착제 부착 영역(4,5)에 부착된다.On the other hand, a solid adhesive 20 having a substantially rectangular parallelepiped shape is attached to the solid adhesive attaching regions 4 and 5 of the semiconductor chip 10, and the solid adhesive 20 is elastic. The bottom is attached to the solid adhesive attaching regions 4 and 5 formed on the upper surface of the semiconductor chip 10 by using an elastomer material.

이와 같이 반도체 칩(10)에 부착되는 고형 접착제(20)중 반도체 칩(10)에 형성된 칩 정렬 위치 인식편(6,7)에 대응하는 부분은 칩 정렬 위치 인식편(6,7)을 덮지 않도록 절개되어 있다.In this way, the portion of the solid adhesive 20 attached to the semiconductor chip 10 corresponding to the chip alignment position recognition pieces 6 and 7 formed on the semiconductor chip 10 does not cover the chip alignment position recognition pieces 6 and 7. It is incision not to.

이때, 고형 접착제(20)가 칩 정렬 위치 인식편(6,7)을 덮지 않도록 하기 위해서는 고형 접착제(20)의 모서리 부분을 모두 절개하거나, 칩 정렬 위치 인식편(6,7)을 덮는 고형 접착제(20) 부분에 관통공을 형성시켜도 무방하다.At this time, in order to prevent the solid adhesive 20 from covering the chip alignment position recognition pieces 6 and 7, all of the corner portions of the solid adhesive 20 are cut off or the solid adhesive covering the chip alignment position recognition pieces 6 and 7. A through hole may be formed in the part (20).

한편, 고형 접착제(20)의 상면으로는 반도체 칩(10)의 크기보다 크고, 절연성이 뛰어난 마운트 테이프(30)의 밑면이 접착된다.On the other hand, the bottom surface of the mount tape 30 which is larger than the size of the semiconductor chip 10 and excellent in insulation is adhered to the upper surface of the solid adhesive 20.

마운트 테이프(30)는 폴리이미드 재질로 절연성이 뛰어난 절연판(32)과, 솔더볼(40)이 안착되는 솔더볼 패드(34)와 솔더볼 패드(34)로부터 반도체 칩(10)의 본딩 패드(3)보다 다소 길게 연장된 도전성 패턴(36)으로 구성된다.The mounting tape 30 is made of polyimide material and has an insulating plate 32 having excellent insulation, and the solder ball pads 34 and solder ball pads 34 on which the solder balls 40 are seated, than the bonding pads 3 of the semiconductor chip 10. It consists of a conductive pattern 36 that extends somewhat longer.

마운트 테이프(30)에 절연판(32)과 솔더볼 패드(34), 도전성 패턴(36)을 형성하는 방법을 설명하면 다음과 같다.A method of forming the insulating plate 32, the solder ball pad 34, and the conductive pattern 36 on the mount tape 30 will be described below.

절연판(32)의 일측면에는 절연판(32)의 크기와 동일한 얇은 동판이 접착제 등에 의하여 부착되고 동판의 상면에는 포토레지스트막이 스핀 코팅등의 방식에 의하여 도포된다.On one side of the insulating plate 32, a thin copper plate equal to the size of the insulating plate 32 is attached by an adhesive or the like, and a photoresist film is coated on the upper surface of the copper plate by spin coating or the like.

사진 공정에 의하여 포토레지스트막중 솔더볼 패드(34)와 도전성 패턴(36)이 형성될 부분을 제외한 나머지 포토레지스트막은 모두 휘발되어 제거된다.The photoresist film is volatilized and removed except for the portion where the solder ball pad 34 and the conductive pattern 36 are to be formed by the photolithography process.

절연판(32)을 식각 용액에 담구어 포토레지스트막에 의하여 보호되는 부분을 제외한 동판의 모든 부분이 식각되고, 동판의 식각이 끝나면 절연판(32)을 세정한 후 절연판(32)에 남아있던 포토레지스트막을 다시 제거하여 절연막(32)에 솔더볼 패드(34)와 도전성 패턴(36)을 형성한다.By dipping the insulating plate 32 in an etching solution, all parts of the copper plate except the portion protected by the photoresist film are etched. After etching of the copper plate, the insulating plate 32 is cleaned and the photoresist remaining on the insulating plate 32 The film is removed again to form the solder ball pad 34 and the conductive pattern 36 on the insulating film 32.

이때, 절연판(32)에는 절연판(32)의 밑면에 형성된 솔더볼 패드(34)에 솔더볼(40)이 안착되도록 솔더볼 안착 홀(38)이 형성된다.At this time, the solder plate seating hole 38 is formed in the insulating plate 32 so that the solder ball 40 is seated on the solder ball pad 34 formed on the bottom surface of the insulating plate 32.

계속해서, 절연판(32)중 반도체 칩(10)의 본딩 패드(3)와 대응하는 부분을 절단하여 절연판(32)에는 오픈 윈도우(39)를 형성하는데, 이때 도전성 패턴(36)의 단부가 오픈 윈도우(39) 내부로 돌출되도록 한다. 도전성 패턴(36)중 오픈 윈도우(39)로 돌출된 부분이 빔 리드(34a)가 된다.Subsequently, an open window 39 is formed in the insulating plate 32 by cutting a portion of the insulating plate 32 corresponding to the bonding pad 3 of the semiconductor chip 10, wherein the end portion of the conductive pattern 36 is open. It protrudes into the window 39. The part of the conductive pattern 36 which protrudes through the open window 39 becomes the beam lead 34a.

이와 같이 형성된 마운트 테이프(30)의 밑면은 고형 접착제(20)에 부착된 후 캐필러리(미도시)와 같은 빔 리더 본더(미도시)에 의하여 마운트 테이프(30)의 빔 리드(34a)와 반도체 칩(10)의 본딩 패드(3)는 열압착된다.The bottom surface of the mount tape 30 formed as described above is attached to the solid adhesive 20 and then beam beam 34a of the mount tape 30 by a beam leader bonder (not shown) such as a capillary (not shown). The bonding pads 3 of the semiconductor chip 10 are thermocompressed.

이때, 빔 리드(34a)와 반도체 칩(10)에 형성된 본딩 패드(3)의 정렬 상태를 빔 리더 본더가 인식할 수 있도록 마운트 테이프(30)중 반도체 칩(10)에 형성된 칩 정렬 위치 인식편(6,7)에 대응하는 부분은 절개되어 칩 정렬 위치 인식편(6,7)은 외부로 노출된다.At this time, the chip alignment position recognition piece formed on the semiconductor chip 10 of the mount tape 30 so that the beam reader bonder can recognize the alignment state of the beam lead 34a and the bonding pad 3 formed on the semiconductor chip 10. The part corresponding to (6, 7) is cut out and the chip alignment position recognition pieces 6, 7 are exposed to the outside.

이때, 마운트 테이프(30)중 반도체 칩(10)에 형성된 칩 정렬 위치 인식편(6,7)과 대응되는 모서리 부분은 절개되어도 무방하고, 모서리 부분에 관통공을 형성하여도 무방하다.At this time, an edge portion of the mount tape 30 corresponding to the chip alignment position recognition pieces 6 and 7 formed on the semiconductor chip 10 may be cut, or a through hole may be formed in the edge portion.

빔 리드 본더가 반도체 칩(10)에 형성된 칩 정렬 위치 인식편(6,7)의 위치를 인식하여 칩 정렬 위치 인식편(6,7)이 지정된 위치에 있음을 인식하면 빔 리드 본더는 빔 리드(34a)를 반도체 칩(10)의 본딩 패드(3)에 열압착시킨다.When the beam lead bonder recognizes the positions of the chip alignment position recognition pieces 6 and 7 formed on the semiconductor chip 10 and recognizes that the chip alignment position recognition pieces 6 and 7 are at a designated position, the beam lead bonder performs the beam lead bonder. 34a is thermocompression-bonded to the bonding pad 3 of the semiconductor chip 10.

빔 리드(34a)와 본딩 패드(10)가 열압착되면 반도체 칩(10)의 에지면을 따라서 봉지제(50)를 떨어뜨려 반도체 칩과 마운트 테이프(30)를 몰딩함으로써 파인 피치 BGA를 완성한다.When the beam lead 34a and the bonding pad 10 are thermocompressed, the encapsulant 50 is dropped along the edge surface of the semiconductor chip 10 to form a fine pitch BGA by molding the semiconductor chip and the mounting tape 30. .

본 발명의 다른 실시예로 반도체 칩(10)-고형 접착제(20)-마운트 테이프(30)가 적층된 미세 간극 볼 그리드 어레이 패키지중 반도체 칩(10)의 모서리에 해당하는 부분을 외부에 대하여 노출시킴으로써 반도체 칩(10)의 쏘잉라인(sawing line;8)을 칩 정렬 위치 인식편(6,7) 대용으로 사용하여도 무방하다.In another embodiment of the present invention, a portion corresponding to the edge of the semiconductor chip 10 of the microgap ball grid array package in which the semiconductor chip 10, the solid adhesive 20, and the mount tape 30 are stacked is exposed to the outside. In this way, a sawing line 8 of the semiconductor chip 10 may be used as a substitute for the chip alignment position recognizing pieces 6 and 7.

이상에서 상세하게 설명한 바와 같이 마운트 테이프에 부착된 반도체 칩의 위치 정렬 불량을 마운트 테이프의 빔 리드와 본딩 패드가 빔 리드 본딩 되기 이전에 빔 리드 본더가 인식할 수 있도록 하여 빔 리드 본딩 불량을 최소화하여 제품의 신뢰도를 향상시키는 효과가 있다.As described in detail above, the misalignment of the semiconductor chip attached to the mount tape can be recognized by the beam lead bonder before the beam lead and the bonding pad of the mount tape are bonded, thereby minimizing the beam lead bonding defect. It has the effect of improving the reliability of the product.

Claims (5)

육면체 형상으로 상면 중앙에 배열된 복수개의 본딩 패드와, 상기 본딩 패드를 기준으로 소정 간격 이격된 곳에 적어도 2 개 이상의 칩 정렬 위치 인식 수단이 설치된 반도체 칩과;A semiconductor chip provided with a plurality of bonding pads arranged in the center of the upper surface in a hexahedral shape, and at least two chip alignment position recognition means spaced apart from each other by a predetermined distance from the bonding pads; 상기 본딩 패드와 상기 칩 정렬 위치 인식 수단이 덮혀지지 않도록 상기 반도체 칩의 상면에 접착된 고형 접착제와;A solid adhesive adhered to an upper surface of the semiconductor chip such that the bonding pad and the chip alignment position recognizing means are not covered; 판 형상으로 상기 본딩 패드의 위치에 대응하여 개구가 형성된 상태로 상기 고형 접착제에 접착되며, 상기 본딩 패드에 본딩되는 빔 리드, 상기 빔 리드에 연결된 솔더볼 패드가 형성되고 상기 칩 정렬 위치 인식 수단에 대응하는 부분이 덮혀지지 않도록 개구가 형성된 절연 필름으로 구성된 마운트 테이프와,A plate shape is bonded to the solid adhesive with an opening formed corresponding to the position of the bonding pad, and a beam lead bonded to the bonding pad and a solder ball pad connected to the beam lead are formed and correspond to the chip alignment position recognition means. A mounting tape composed of an insulating film having an opening formed so that a part to be covered is not covered; 상기 마운트 테이프와 상기 반도체 칩의 에지(edge)가 봉지제에 의하여 몰딩된 것을 특징으로 하는 미세 간극 볼 그리드 어레이 패키지.And the edge of the mount tape and the semiconductor chip are molded by an encapsulant. 제 1 항에 있어서, 상기 칩 정렬 위치 인식 수단은 상기 반도체 칩의 상면 모서리중 대각선 방향으로 마주보는 모서리에 2 개가 한 쌍으로 설치된 것을 특징으로 하는 미세 간극 볼 그리드 어레이 패키지.The fine gap ball grid array package according to claim 1, wherein the chip alignment position recognizing means is provided in pairs at two edges of the upper surface of the semiconductor chip facing in the diagonal direction. 제 2 항에 있어서, 상기 칩 정렬 위치 인식 수단은 더미 본딩 패드인 것을 특징으로 하는 미세 간극 볼 그리드 어레이 패키지.3. The fine gap ball grid array package of claim 2, wherein the chip alignment position recognizing means is a dummy bonding pad. 제 2 항에 있어서, 상기 칩 정렬 위치 인식 수단은 소정 형상을 갖는 인식 마크인 것을 특징으로 하는 볼 그리드 어레이 패키지.The ball grid array package according to claim 2, wherein the chip alignment position recognizing means is a recognition mark having a predetermined shape. 제 1 항에 있어서, 상기 칩 정렬 위치 인식 수단은 상기 반도체 칩의 쏘잉 라인인 것을 특징으로 하는 볼 그리드 어레이 패키지.The ball grid array package according to claim 1, wherein the chip alignment position recognizing means is a sawing line of the semiconductor chip.
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* Cited by examiner, † Cited by third party
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KR101013547B1 (en) * 2007-11-21 2011-02-14 주식회사 하이닉스반도체 Method for fabricating of wafer level chip size package
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US8188445B2 (en) 2009-04-03 2012-05-29 Varian Semiconductor Equipment Associates, Inc. Ion source

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