JP2013065582A - Semiconductor wafer, semiconductor device and semiconductor device manufacturing method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To reduce a chipping defect in a dicing process.SOLUTION: A semiconductor wafer comprises: a wafer-like semiconductor substrate 2 on which a plurality of circuit elements 3 are formed on one surface side and a first scribe line region R1 is provided between regions where the circuit elements are formed; through holes 7 each penetrating from one surface 2b of the semiconductor substrate to the other surface 2a of the semiconductor substrate; an insulation film 5 formed on an inner surface of each of the through holes and on the one surface side of the semiconductor substrate; and wiring 6 formed on the insulation film. The semiconductor wafer further comprises a second scribe line region R2 provided on the insulation film formed on the one surface side of the semiconductor substrate, in which the insulation film is separated along the first scribe line region.

Description

本発明は、絶縁膜で被覆された半導体基板を用いた半導体ウエハ及び半導体装置並びに半導体装置の製造方法に係り、特に、ダイシング工程における絶縁膜の剥がれを防ぐ半導体ウエハ及び半導体装置並びに半導体装置の製造方法に関する。   The present invention relates to a semiconductor wafer, a semiconductor device, and a method for manufacturing a semiconductor device using a semiconductor substrate coated with an insulating film, and more particularly, a semiconductor wafer, a semiconductor device, and a semiconductor device that prevent peeling of the insulating film in a dicing process. Regarding the method.

従来、半導体パッケージ、例えば、シリコンチップを樹脂により封止した、いわゆるデュアル・インライン・パッケージ（Dual Inline Package、ＤＩＰ）やクァド・フラット・パッケージ（Quad Flat Package、ＱＦＰ）では、樹脂パッケージの側面部や周辺部に金属リードを配置した周辺端子配置型が主流であった。   Conventionally, in a semiconductor package, for example, a so-called dual inline package (DIP) or quad flat package (QFP) in which a silicon chip is sealed with resin, Peripheral terminal arrangement type in which metal leads are arranged in the peripheral part was the mainstream.

これに対し、近年広く普及している半導体パッケージ構造として、たとえばボールグリットアレイ（Ball Grid Array、ＢＧＡ）がある。これは、パッケージの平坦な表面に半田バンプと呼ばれる電極を二次元的に配置した構造を有しているため、ＤＩＰやＱＦＰと比較して高密度な実装が可能となる。このため、ＢＧＡはコンピュータのＣＰＵやメモリなどのパッケージとして使われている。従来のＢＧＡタイプの半導体パッケージは、パッケージサイズがチップサイズよりも大きいが、なかでもパッケージをほとんどチップサイズに近い大きさにまで小型化したパッケージはチップスケールパッケージ（Chip Scale Package、ＣＳＰ）と呼ばれ、電子機器の小型軽量化に大きく貢献している。   On the other hand, for example, a ball grid array (BGA) is a widely used semiconductor package structure in recent years. This has a structure in which electrodes called solder bumps are two-dimensionally arranged on the flat surface of the package, so that high-density mounting is possible as compared with DIP and QFP. For this reason, the BGA is used as a package for a computer CPU and memory. A conventional BGA type semiconductor package has a package size larger than the chip size, and a package that is downsized to a size almost close to the chip size is called a chip scale package (CSP). This contributes greatly to reducing the size and weight of electronic devices.

ＢＧＡタイプの半導体パッケージは、回路を形成したウエハ基板を切断し、その半導体チップをインターポーザと呼ばれる基板に搭載してパッケージを完成させるもので、パターニングされたインターポーザが必要である上に、個々に半導体チップを個別にインターポーザに実装する工程が必要である。このため、専用の材料や製造装置を用いなければならず、コストが高くなるという欠点があった。   A BGA type semiconductor package cuts a wafer substrate on which a circuit is formed and mounts the semiconductor chip on a substrate called an interposer to complete the package. In addition to the need for a patterned interposer, individual semiconductors A process of individually mounting the chip on the interposer is necessary. For this reason, a dedicated material or manufacturing apparatus has to be used, and there is a drawback that the cost is increased.

これに対し、ＣＳＰ、特に「ウエハレベルＣＳＰ」と呼ばれる製法においては、このウエハ基板上に、絶縁樹脂層、再配線層、封止樹脂層、はんだバンプ等を形成し、最終工程において半導体ウエハを所定のチップ寸法に切断することでパッケージ構造を具備した半導体装置を得ることができる（例えば、特許文献１参照）。したがって、パッケージ構造をウエハ状の半導体基板上に一括形成するため、従来のようにインターポーザを必要とせず、またウエハ状態で加工するので専用の装置を必要としない。このため製造効率が高く、コスト面の不利は低減している。   On the other hand, in a manufacturing method called CSP, particularly “wafer level CSP”, an insulating resin layer, a rewiring layer, a sealing resin layer, a solder bump, etc. are formed on this wafer substrate, and a semiconductor wafer is formed in the final process. A semiconductor device having a package structure can be obtained by cutting to a predetermined chip size (see, for example, Patent Document 1). Therefore, since the package structure is collectively formed on the wafer-like semiconductor substrate, an interposer is not required as in the prior art, and since processing is performed in the wafer state, a dedicated apparatus is not required. For this reason, the manufacturing efficiency is high, and the cost disadvantage is reduced.

ウエハレベルＣＳＰによる半導体ウエハより得られる半導体装置は、ウエハ全面にパッケージ加工を施した後にダイシングして個片化することから、個片化したチップそのものの大きさが、パッケージの施された半導体装置となり、実装基板に対して最小投影面積を有する半導体装置を得ることが可能となる。また、配線距離が従来のパッケージよりも短く、配線の寄生容量も小さい。   Since a semiconductor device obtained from a semiconductor wafer by wafer level CSP is packaged on the entire wafer surface and then diced into individual pieces, the size of the singulated chip itself is the size of the packaged semiconductor device. Thus, a semiconductor device having a minimum projected area with respect to the mounting substrate can be obtained. Further, the wiring distance is shorter than that of the conventional package, and the parasitic capacitance of the wiring is also small.

上記ウエハレベルＣＳＰを採用した半導体装置の製造工程のうち、半導体ウエハを個片かするダイシング工程は、ダイシングブレードを用いて、スクライブライン領域を切削することにより行う。ダイシング時は、回路素子内部に機械的欠陥が生じるのを防ぐために、ダイシングブレードの回転速度や、ダイシング速度（ウエハとダイシングブレードの相対速度）等を調整するなどの制御が行われる。   Of the semiconductor device manufacturing processes employing the wafer level CSP, a dicing process for dividing a semiconductor wafer into pieces is performed by cutting a scribe line region using a dicing blade. At the time of dicing, control such as adjusting the rotational speed of the dicing blade, the dicing speed (relative speed between the wafer and the dicing blade), etc. is performed in order to prevent mechanical defects from occurring inside the circuit element.

また、半導体装置のさらなる小型化を実現する技術として、貫通電極（Through-Silicon Via、ＴＳＶ）を用いたウエハレベルＣＳＰが提案されてきている。貫通電極は従来のワイヤーボンディングに代わるものであり、半導体装置の内部に垂直に形成した貫通孔を導電性を有する金属で充填することによって電極として利用するものである。貫通電極の技術は、ワイヤーボンディングによって接続する従来の手法と比較して、配線距離を大幅に短縮できるため、半導体装置の高速化、省電力化、小型化に寄与する。
これら優れた特徴は、現在急速に進んでいる実装の高密度化や、情報処理速度の高速化が実現できるという点において非常に優位である。 Further, as a technique for realizing further miniaturization of a semiconductor device, a wafer level CSP using a through-silicon via (TSV) has been proposed. The through electrode is an alternative to conventional wire bonding, and is used as an electrode by filling a through hole formed perpendicularly to the inside of a semiconductor device with a conductive metal. The through electrode technology can greatly reduce the wiring distance as compared with the conventional method of connecting by wire bonding, and thus contributes to higher speed, power saving, and downsizing of the semiconductor device.
These excellent features are extremely advantageous in that high-density mounting and high-speed information processing can be realized, which are currently progressing rapidly.

従来の貫通電極を用いた半導体ウエハとしては、例えば特許文献２に記載されたものがある。図７（ａ）は、従来の半導体ウエハ１００の断面を示す図である。
従来の半導体ウエハ１００は、Ｓｉ（シリコン）からなるウエハ状の半導体基板１０２の一面側１０２ａに回路素子１０３が設けられているとともに、半導体基板１０２の他面１０２ｂから一面１０２ａに貫通する貫通孔１０７が設けられている。貫通孔１０７の内面及び半導体基板１０２少なくとも他面側１０２ｂには、絶縁膜１０５が形成されている。絶縁膜１０５上には配線１０６が形成されており、これにより貫通電極１２０を構成している。 As a semiconductor wafer using a conventional through electrode, for example, there is one described in Patent Document 2. FIG. 7A is a view showing a cross section of a conventional semiconductor wafer 100.
In the conventional semiconductor wafer 100, a circuit element 103 is provided on one surface side 102a of a wafer-like semiconductor substrate 102 made of Si (silicon), and a through hole 107 penetrating from the other surface 102b of the semiconductor substrate 102 to the one surface 102a. Is provided. An insulating film 105 is formed on the inner surface of the through hole 107 and the semiconductor substrate 102 at least on the other surface side 102b. A wiring 106 is formed on the insulating film 105, thereby constituting the through electrode 120.

符号１０４は、前記貫通電極１２０と電気的に接続される電極パッドであり、パッシベーション層１０８によって被覆されている。符号１０９は、半導体基板１０２の他面側１０２ｂにおいて、回路素子領域を被覆する保護層である。以上の半導体素子が、接着層１１１によってガラスからなる支持基板１１０に接合されている。
符号１５は、ダイシング工程において、半導体装置１００を保持するためのダイシングテープである。 Reference numeral 104 denotes an electrode pad that is electrically connected to the through electrode 120, and is covered with a passivation layer 108. Reference numeral 109 denotes a protective layer that covers the circuit element region on the other surface side 102 b of the semiconductor substrate 102. The above semiconductor elements are bonded to a supporting substrate 110 made of glass by an adhesive layer 111.
Reference numeral 15 denotes a dicing tape for holding the semiconductor device 100 in the dicing process.

半導体基板１０２の一面側１０２ａには、第一スクライブライン領域Ｒ１０が設けられており、他面側１０２ｂには、ダイシング工程において、保護層１０９を巻き込むのを防ぐため、第二スクライブライン領域Ｒ１１が設けられている。第二スクライブライン領域Ｒ１１においては、前記保護層１０９がスクライブラインＬに沿って除去されているとともに、予めスクライブラインＬに沿った溝１３０が形成されており、これにより、ダイシングを容易にし、ダイシング工程における回路素子１０３の破損を防ぐ構成となっている。   A first scribe line region R10 is provided on one surface side 102a of the semiconductor substrate 102, and a second scribe line region R11 is provided on the other surface side 102b in order to prevent the protective layer 109 from being involved in the dicing process. Is provided. In the second scribe line region R11, the protective layer 109 is removed along the scribe line L, and a groove 130 along the scribe line L is formed in advance, thereby facilitating dicing and dicing. The circuit element 103 is prevented from being damaged in the process.

特開２００２−２８０４７６号公報JP 2002-280476 A 特開平５−１５２４３５号公報JP-A-5-152435

図７（ｂ）は、上記構成の半導体ウエハ１００のダイシング工程の際、ダイシングブレードＢが挿入された状態を示す断面図である。
この図に示すように、従来の半導体ウエハ１００に対してダイシングを行う場合、第二スクライブライン領域Ｒ１１に絶縁膜１０５が存在しているため、ダイシングブレードＢが絶縁膜１０５に接触した際、絶縁膜１０５の剥がれ（符号Ｃ１で示す）が生じる不具合があった。
図８は、従来の半導体ウエハ１００をダイシングブレードＢによってダイシングした後の、ダイシングライン付近の上面図である。絶縁膜１０５の剥がれは、ダイシングラインＬから、貫通電極１２０や回路素子が形成されている方向へ生じており、これらが回路素子の領域に達することで、半導体装置１００に不良が発生する原因となる。 FIG. 7B is a cross-sectional view showing a state in which the dicing blade B is inserted during the dicing process of the semiconductor wafer 100 having the above configuration.
As shown in this figure, when the dicing is performed on the conventional semiconductor wafer 100, since the insulating film 105 exists in the second scribe line region R11, when the dicing blade B contacts the insulating film 105, the insulating film 105 is insulated. There was a problem that peeling of the film 105 (indicated by reference numeral C1) occurred.
FIG. 8 is a top view of the vicinity of a dicing line after the conventional semiconductor wafer 100 is diced by the dicing blade B. FIG. The peeling of the insulating film 105 occurs from the dicing line L in the direction in which the through electrode 120 and the circuit element are formed. These reach the area of the circuit element, thereby causing a defect in the semiconductor device 100. Become.

この発明は、このような事情を考慮してなされたもので、その目的は、ダイシング工程における半導体ウエハを構成する絶縁膜の剥がれを防ぐことを可能にする半導体ウエハ及び半導体装置並びに半導体装置の製造方法を提供することにある。   The present invention has been made in view of such circumstances, and an object of the present invention is to manufacture a semiconductor wafer, a semiconductor device, and a semiconductor device that can prevent peeling of an insulating film constituting the semiconductor wafer in a dicing process. It is to provide a method.

上記課題に対し、本発明の以下の手段により解決を図る。
すなわち、本発明の請求項１に係る発明は、一面側に複数の回路素子が形成され、該回路素子が形成された領域間に第一スクライブライン領域が設けられたウエハ状の半導体基板と、前記半導体基板の他面から前記半導体基板の一面まで貫通する貫通孔と、前記貫通孔の内面及び前記半導体基板の他面側に形成された絶縁膜と、前記絶縁膜上に形成された配線とを備えた半導体ウエハであって、前記半導体基板の他面側に形成された前記絶縁膜には、前記第一スクライブライン領域に沿って該絶縁膜が離間した領域である第二スクライブライン領域が設けられていることを特徴とする半導体ウエハである。
また、本発明の請求項２に係る発明は、前記第一スクライブライン領域の幅をＲ１、前記第二スクライブライン領域の幅をＲ２とすると、Ｒ１＞Ｒ２なる関係を満たすことを特徴とする請求項１に記載の半導体ウエハである。
また、本発明の請求項３に係る発明は、前記第二スクライブライン領域に沿って前記半導体基板に凹部が形成されていることを特徴とする請求項１または２に記載の半導体ウエハである。 The above-described problems are solved by the following means of the present invention.
That is, the invention according to claim 1 of the present invention includes a wafer-like semiconductor substrate in which a plurality of circuit elements are formed on one surface side, and a first scribe line region is provided between regions where the circuit elements are formed, A through hole penetrating from the other surface of the semiconductor substrate to one surface of the semiconductor substrate, an insulating film formed on the inner surface of the through hole and the other surface of the semiconductor substrate, and a wiring formed on the insulating film; The insulating film formed on the other surface side of the semiconductor substrate has a second scribe line region that is a region where the insulating film is separated along the first scribe line region. A semiconductor wafer is provided.
The invention according to claim 2 of the present invention satisfies the relationship R1> R2, where R1 is the width of the first scribe line region and R2 is the width of the second scribe line region. The semiconductor wafer according to Item 1.
The invention according to claim 3 of the present invention is the semiconductor wafer according to claim 1 or 2, wherein a recess is formed in the semiconductor substrate along the second scribe line region.

また、本発明の請求項４に係る発明は、半導体ウエハをスクライブラインにそって切削し個片化された半導体装置であって、一面側に回路素子が形成された半導体基板と、前記半導体基板の他面から前記半導体基板の一面まで貫通する貫通孔と、前記貫通孔の内面及び前記半導体基板の他面側に形成された絶縁膜と、前記絶縁膜上に形成された配線とを備え、前記絶縁膜は、個片化において形成された切削面より内側に位置していることを特徴とする半導体装置である。   According to a fourth aspect of the present invention, there is provided a semiconductor device obtained by cutting a semiconductor wafer along a scribe line into individual pieces, wherein the semiconductor substrate has a circuit element formed on one side thereof, and the semiconductor substrate. A through-hole penetrating from the other surface to one surface of the semiconductor substrate, an inner surface of the through-hole and an insulating film formed on the other surface side of the semiconductor substrate, and a wiring formed on the insulating film, The said insulating film is a semiconductor device characterized by being located inside the cutting surface formed in individualization.

また、本発明の請求項５に係る発明は、一面側に複数の回路素子が形成され、該回路素子が形成された領域間に第一スクライブライン領域が設けられたウエハ状の半導体基板を準備する工程と、前記半導体基板の他面から前記半導体基板の一面まで貫通する貫通孔を形成する貫通孔形成工程と、前記貫通孔の内面及び前記半導体基板の他面側に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜上に配線を形成する配線形成工程と、前記半導体基板の他面側に、前記回路素子が形成された領域を個々に被覆する保護層を形成し、前記保護層間に第二スクライブライン領域を設ける保護層形成工程と、前記保護層形成後に、前記第二スクライブライン領域に露呈した前記絶縁膜を除去する絶縁膜除去工程と、前記半導体ウエハをスクライブラインに沿って他面側から切削し個片化するダイシング工程と、を備える半導体装置の製造方法である。
また、本発明の請求項６に係る発明は、前記第一スクライブライン領域の幅をＲ１、前記第二スクライブライン領域の幅をＲ２とすると、Ｒ１＞Ｒ２なる関係を満たすことを特徴とする請求項５に記載の半導体装置の製造方法である。
さらに、本発明の請求項７に係る発明は、前記絶縁膜除去工程を行うとともに、前記第二スクライブライン領域に沿って前記半導体基板に凹部を形成することを特徴とする請求項５または６に記載の半導体装置の製造方法である。 According to a fifth aspect of the present invention, there is provided a wafer-like semiconductor substrate in which a plurality of circuit elements are formed on one surface side and a first scribe line region is provided between the regions where the circuit elements are formed. A step of forming a through hole that penetrates from the other surface of the semiconductor substrate to one surface of the semiconductor substrate, and an insulation that forms an insulating film on the inner surface of the through hole and on the other surface side of the semiconductor substrate. Forming a protective layer that individually covers a region where the circuit element is formed on the other surface side of the semiconductor substrate, and forming a protective layer between the protective layer; A protective layer forming step of providing a second scribe line region on the substrate, an insulating film removing step of removing the insulating film exposed to the second scribe line region after the formation of the protective layer, and a scribe line of the semiconductor wafer. A dicing step of cutting into pieces from the other side along a manufacturing method of a semiconductor device comprising a.
The invention according to claim 6 of the present invention is characterized in that the relationship R1> R2 is satisfied, where R1 is the width of the first scribe line region and R2 is the width of the second scribe line region. Item 6. A method for manufacturing a semiconductor device according to Item 5.
Furthermore, the invention according to claim 7 of the present invention is characterized in that the insulating film removing step is performed and a recess is formed in the semiconductor substrate along the second scribe line region. It is a manufacturing method of the semiconductor device of description.

本発明における半導体ウエハによれば、半導体ウエハを構成する半導体基板の一面側に第一スクライブライン領域を設け、半導体基板の他面側に形成された絶縁膜に、第一スクライブライン領域に沿って絶縁膜が離間した領域である第二スクライブライン領域を設けた。ゆえに、ダイシング工程における絶縁膜の剥がれを防ぐことができるという効果が得られる。   According to the semiconductor wafer of the present invention, the first scribe line region is provided on one surface side of the semiconductor substrate constituting the semiconductor wafer, and the insulating film formed on the other surface side of the semiconductor substrate is provided along the first scribe line region. A second scribe line region, which is a region where the insulating film is separated, was provided. Therefore, the effect that the peeling of the insulating film in the dicing process can be prevented can be obtained.

本発明における半導体装置によれば、半導体基板の一面側及び他面側それぞれの絶縁膜端部が、半導体装置の端部より離間した構成となっているため、絶縁膜がダイシングによって半導体基板の端部に生じた応力の影響を受けず、よって、絶縁膜が剥れる不良を低減できる。また、半導体装置の端部に外部応力が生じた際も、絶縁膜にその影響が及ぶことを防ぐことができる。   According to the semiconductor device of the present invention, the insulating film ends on the one surface side and the other surface side of the semiconductor substrate are separated from the end portions of the semiconductor device. Therefore, it is possible to reduce a defect that the insulating film is peeled off. In addition, even when an external stress is generated at the end portion of the semiconductor device, it can be prevented that the insulating film is affected.

本発明における半導体装置の製造方法は、半導体基板の他面側に回路素子が形成された領域を個々に被覆する保護層を形成し、保護層間に第二スクライブライン領域を設ける保護層形成工程と、保護層形成後に、第二スクライブライン領域に露呈した絶縁膜を除去する絶縁膜除去工程と備えている。ゆえに、ダイシング工程における絶縁膜の剥がれを防ぐことができるという効果が得られる。   The method for manufacturing a semiconductor device according to the present invention includes a protective layer forming step of forming a protective layer individually covering a region where circuit elements are formed on the other surface side of the semiconductor substrate, and providing a second scribe line region between the protective layers. And an insulating film removing step for removing the insulating film exposed to the second scribe line region after the protective layer is formed. Therefore, the effect that the peeling of the insulating film in the dicing process can be prevented can be obtained.

本発明の第一実施形態に係る半導体ウエハの平面図である。1 is a plan view of a semiconductor wafer according to a first embodiment of the present invention. 図１のＡ−Ａ線に沿う断面図である。It is sectional drawing which follows the AA line of FIG. 本発明に係る半導体ウエハのダイシング工程を示す断面図であり、（ａ）は、ダイシング前、（ｂ）はダイシング中を示す図である。It is sectional drawing which shows the dicing process of the semiconductor wafer which concerns on this invention, (a) is before dicing, (b) is a figure which shows during dicing. ダイシングによって個片化された半導体装置の断面図である。It is sectional drawing of the semiconductor device separated into pieces by dicing. 絶縁膜の除去工程を順に説明する図である。It is a figure explaining the removal process of an insulating film in order. 本発明の第二実施形態に係る半導体ウエハの部分断面図である。It is a fragmentary sectional view of a semiconductor wafer concerning a second embodiment of the present invention. 従来の半導体ウエハのダイシング工程を示す断面図であり、（ａ）は、ダイシング前、（ｂ）はダイシング中を示す図である。It is sectional drawing which shows the dicing process of the conventional semiconductor wafer, (a) is before dicing, (b) is a figure which shows during dicing. 従来の半導体ウエハをダイシングした際の上面図である。It is a top view at the time of dicing the conventional semiconductor wafer.

＜第一実施形態＞
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本発明の半導体ウエハの実施形態を示す平面図であり、半導体装置に個片化される前の半導体ウエハ１を示すものである。図２は、図１のＡ−Ａ線に沿う断面図であり、スクライブラインＬ周辺を示すものである。
図１に示すように、本発明の半導体ウエハ１は、所定のスクライブラインＬに沿って切断されることで、複数の半導体装置へと個片化される。半導体ウエハ１上のスクライブラインＬによって画定された領域に、回路素子１１が形成されている。また、符号２０は回路素子領域に形成された貫通電極である。 <First embodiment>
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a plan view showing an embodiment of a semiconductor wafer of the present invention, and shows a semiconductor wafer 1 before being separated into semiconductor devices. FIG. 2 is a cross-sectional view taken along the line AA of FIG. 1 and shows the periphery of the scribe line L.
As shown in FIG. 1, the semiconductor wafer 1 of the present invention is cut into pieces into a plurality of semiconductor devices by being cut along a predetermined scribe line L. A circuit element 11 is formed in a region defined by the scribe line L on the semiconductor wafer 1. Reference numeral 20 denotes a through electrode formed in the circuit element region.

図２において、符号１は半導体ウエハ、２は半導体基板、３は回路素子、４は電極パッド、５は絶縁膜、６は配線、７は貫通孔、８はパッシベーション層、９は保護層、１０は支持基板、１１は接着層を示している。貫通電極２０は、絶縁膜５、配線６、及び貫通孔７から構成されている。   In FIG. 2, reference numeral 1 is a semiconductor wafer, 2 is a semiconductor substrate, 3 is a circuit element, 4 is an electrode pad, 5 is an insulating film, 6 is a wiring, 7 is a through hole, 8 is a passivation layer, 9 is a protective layer, 10 Indicates a support substrate, and 11 indicates an adhesive layer. The through electrode 20 includes the insulating film 5, the wiring 6, and the through hole 7.

この半導体ウエハ１では、図２に示すように、貫通電極２０等が設けられてなる半導体基板２が、接着層１１によって支持基板１０に接合されている。
半導体基板２の一面側２ａには電極パッド４が設けられている。半導体基板２には、電極パッド４が設けられた部分に、他面２ｂから一面２ａにわたって貫通孔７が形成されている。また、電極パッド４が設けられている面は、パッシベーション層８によって保護されている。 In this semiconductor wafer 1, as shown in FIG. 2, a semiconductor substrate 2 provided with a through electrode 20 and the like is bonded to a support substrate 10 by an adhesive layer 11.
An electrode pad 4 is provided on one surface side 2 a of the semiconductor substrate 2. A through hole 7 is formed in the semiconductor substrate 2 from the other surface 2b to the one surface 2a in the portion where the electrode pad 4 is provided. The surface on which the electrode pad 4 is provided is protected by the passivation layer 8.

また、半導体基板２の両面および貫通孔７の内面には絶縁膜５が設けられている。絶縁膜は、例えばＳｉＯ２、ＳｉＮ、又は樹脂膜である。さらに、絶縁膜５上であって、貫通孔７内面及び半導体基板２の他面２ｂ側には、配線６が形成されている。この配線６は、電極パッド４と電気的に接続されている。
そして、半導体ウエハ２の他面２ｂは、保護層９で被覆されている。なお、保護層９は必ずしも必要ではなく、貫通電極２０や配線６を露出する形態としてもよい。 Insulating films 5 are provided on both surfaces of the semiconductor substrate 2 and the inner surfaces of the through holes 7. The insulating film is, for example, SiO 2 , SiN, or a resin film. Furthermore, wiring 6 is formed on the insulating film 5 on the inner surface of the through hole 7 and the other surface 2b of the semiconductor substrate 2. The wiring 6 is electrically connected to the electrode pad 4.
The other surface 2 b of the semiconductor wafer 2 is covered with a protective layer 9. The protective layer 9 is not always necessary, and the through electrode 20 and the wiring 6 may be exposed.

半導体基板２は、例えば、シリコンやＧａＡｓ等の半導体基板である。
支持基板１０は、熱膨張率が半導体基板２に近い材料が望ましい。
接着層１１をなす接着剤としては、電気絶縁性を有する材料からなるものが用いられる。接着層１０５をなす接着剤としては、例えばポリイミド樹脂、エポキシ樹脂、ベンゾシクロブタン（ＢＣＢ）樹脂などが望ましい。 The semiconductor substrate 2 is, for example, a semiconductor substrate such as silicon or GaAs.
The support substrate 10 is preferably made of a material having a thermal expansion coefficient close to that of the semiconductor substrate 2.
As the adhesive forming the adhesive layer 11, an adhesive made of an electrically insulating material is used. As the adhesive forming the adhesive layer 105, for example, a polyimide resin, an epoxy resin, a benzocyclobutane (BCB) resin, or the like is desirable.

回路素子３は、例えばメモリ、ＩＣ、撮像素子、ＭＥＭＳ素子などの半導体機能素子などである。前記配線は、Ｃｕ、Ａｌ、Ｎｉ、Ａｇ、Ｐｂ、Ｓｎ、Ａｕ、Ｃｏ、Ｃｒ、Ｔｉ、ＴｉＷ等の導体（各種の金属や合金等）から形成された配線層である。配線層としての回路素子３の形成方法は、特に限定されるものではなく、例えばスパッタリング法、蒸着法、めっき法等、あるいはこれらの２つ以上の方法の組み合わせが挙げられる。また、配線層としての回路素子３は、単層の導体層でも、多層の導体層を積層したものでもよい。また、配線層のパターニングには、フォトリソグラフィ技術が好適に用いられる。   The circuit element 3 is, for example, a semiconductor functional element such as a memory, an IC, an imaging element, and a MEMS element. The wiring is a wiring layer formed of a conductor (such as various metals or alloys) such as Cu, Al, Ni, Ag, Pb, Sn, Au, Co, Cr, Ti, or TiW. The formation method of the circuit element 3 as a wiring layer is not specifically limited, For example, sputtering method, a vapor deposition method, a plating method etc., or the combination of these 2 or more methods is mentioned. The circuit element 3 as the wiring layer may be a single conductor layer or a laminate of multiple conductor layers. Moreover, a photolithography technique is suitably used for patterning the wiring layer.

符号Ｌは、半導体ウエハ１をダイシング加工する際の参照されるスクライブラインである。
半導体基板２の一面側２ａには、第一スクライブライン領域Ｒ１が設けられている。スクライブライン領域とは、この領域をダイシングブレードで切削することによって、個々の半導体装置に分離するためのものである。図２おいて符号Ｒ１は、第一スクライブライン領域の幅を示すものである。半導体基板２の一面側２ａにおいて、絶縁膜５は、スクライブラインＬに沿って第一スクライブライン領域Ｒ１の幅だけ離間した領域を有している。つまり、一面側２ａにおいて、第一スクライブライン領域Ｒ１には絶縁膜５が設けられていない。また、第一スクライブライン領域Ｒ１の中心線は、スクライブラインＬと一致している。 Reference symbol L is a scribe line referred to when the semiconductor wafer 1 is diced.
A first scribe line region R <b> 1 is provided on one surface side 2 a of the semiconductor substrate 2. The scribe line region is for separating the region into individual semiconductor devices by cutting the region with a dicing blade. In FIG. 2, the symbol R1 indicates the width of the first scribe line region. On the one surface side 2 a of the semiconductor substrate 2, the insulating film 5 has a region separated by the width of the first scribe line region R 1 along the scribe line L. That is, the insulating film 5 is not provided in the first scribe line region R1 on the one surface side 2a. Further, the center line of the first scribe line region R1 coincides with the scribe line L.

半導体基板２の他面側２ｂには、第一スクライブライン領域Ｒ１と比較して、やや大なる幅を有する第二スクライブライン領域Ｒ２が設けられている。第二スクライブライン領域Ｒ２においては、スクライブラインＬに沿って保護層９は形成されていない。
本発明の半導体ウエハ１は、半導体基板２の他面側２ｂに形成されている絶縁膜５に関しても、スクライブラインＬに沿って離間した領域を備えている。離間幅は第二スクライブライン領域Ｒ２と同一である。つまり、他面側２ｂにおいて、第二スクライブライン領域Ｒ２には絶縁膜５が設けられていない。
また、第二スクライブライン領域Ｒ２の中心線は、スクライブライン領域Ｌと一致している。すなわち、第一スクライブライン領域Ｒ１の中心線と、第二スクライブライン領域Ｒ２の中心線は、一致している。 On the other surface side 2b of the semiconductor substrate 2, a second scribe line region R2 having a slightly larger width than the first scribe line region R1 is provided. In the second scribe line region R2, the protective layer 9 is not formed along the scribe line L.
The semiconductor wafer 1 of the present invention also includes a region separated along the scribe line L with respect to the insulating film 5 formed on the other side 2b of the semiconductor substrate 2. The separation width is the same as that of the second scribe line region R2. That is, the insulating film 5 is not provided in the second scribe line region R2 on the other surface side 2b.
Further, the center line of the second scribe line region R2 coincides with the scribe line region L. That is, the center line of the first scribe line region R1 and the center line of the second scribe line region R2 are coincident.

さらに、第二スクライブライン領域Ｒ２においては、半導体基板２に凹部１３が設けられている。凹部１３は、半導体基板２の他面２ｂに対して、所定深さに亘って半導体基板２の表面が削られた部位である。つまり、第二スクライブライン領域Ｒ２においては、半導体基板２には他面２ｂに対して段差が設けられており、半導体基板２は他の領域と比較して、基板厚さが薄くなっている。
段差の高さが大きくなるほど、切削する領域における半導体基板厚さが薄くなるので、容易にダイシングすることができる。ひいては、ダイシング時におけるチッピング不良を低減することができる。 Furthermore, a recess 13 is provided in the semiconductor substrate 2 in the second scribe line region R2. The concave portion 13 is a portion where the surface of the semiconductor substrate 2 is scraped over a predetermined depth with respect to the other surface 2 b of the semiconductor substrate 2. That is, in the second scribe line region R2, the semiconductor substrate 2 is provided with a step with respect to the other surface 2b, and the semiconductor substrate 2 is thinner than the other regions.
Since the thickness of the semiconductor substrate in the region to be cut becomes thinner as the height of the step becomes larger, dicing can be easily performed. As a result, chipping defects during dicing can be reduced.

次に、図３を参照して、半導体ウエハ２をスクライブラインＬに沿って切断し個片化するダイシング工程について説明する。
半導体ウエハ１のダイシング工程においては、半導体ウエハの他面側の前面にダイシングテープ１５に貼り付け、半導体ウエハ１全体をフレーム（図示せず）に固定して行う。ダイシングテープ１５としては、例えば、紫外線を照射することによって粘性が変化するＵＶテープを使用することができる。 Next, with reference to FIG. 3, a dicing process for cutting the semiconductor wafer 2 along the scribe line L into pieces will be described.
In the dicing process of the semiconductor wafer 1, the dicing tape 15 is attached to the front surface on the other side of the semiconductor wafer, and the entire semiconductor wafer 1 is fixed to a frame (not shown). As the dicing tape 15, for example, a UV tape whose viscosity is changed by irradiating ultraviolet rays can be used.

次に、ダイシングブレードＢを用いて、スクライブラインＬに沿って半導体ウエハ１を切削する。
半導体ウエハ１を切断することによって、半導体ウエハ１は個々の半導体装置に分離される。ダイシングテープ１５は、紫外線を照射するなどして粘着力を失わせた上で、半導体装置をダイシングテープ１５から取り外す。
図３（ｂ）からも明らかなように、第二スクライブライン領域Ｒ２は、ダイシングブレードＢの幅に対して、やや大なる幅を有している。つまり、ダイシングブレードＢの端面に対して、保護層９及び絶縁膜５は、所定寸法離間している。具体的には、ダイシングブレードＢの幅７０μｍに対して、スクライブライン領域Ｒ２の幅を１４０μｍ程度とすることが好ましい。
また、第一スクライブライン領域Ｒ１に関しては、幅を１００μｍとすることが好ましい。 Next, the semiconductor wafer 1 is cut along the scribe line L using the dicing blade B.
By cutting the semiconductor wafer 1, the semiconductor wafer 1 is separated into individual semiconductor devices. The dicing tape 15 removes the semiconductor device from the dicing tape 15 after losing the adhesive force by irradiating ultraviolet rays or the like.
As is clear from FIG. 3B, the second scribe line region R <b> 2 has a width that is slightly larger than the width of the dicing blade B. That is, the protective layer 9 and the insulating film 5 are separated from the end face of the dicing blade B by a predetermined dimension. Specifically, the width of the scribe line region R2 is preferably about 140 μm with respect to the width of the dicing blade B of 70 μm.
In addition, the width of the first scribe line region R1 is preferably 100 μm.

以上の工程を経て、図４に示すような、半導体装置５０を製作することができる。図４からも明らかなように、半導体装置を構成する半導体基板の両面に形成されている絶縁膜の端部は、半導体装置の端部５０ａに対して、所定距離を隔てて離間している。
具体的には、半導体基板２の一面側２ａに形成されている絶縁膜５の端部と半導体装置５０の端面５０ａとの距離Ｄ１は１５μｍである。また、半導体基板２の他面側２ｂに形成されている絶縁膜５の端部と半導体装置５０の端面５０ａとの距離Ｄ２は３５μｍである。 Through the above steps, a semiconductor device 50 as shown in FIG. 4 can be manufactured. As is apparent from FIG. 4, the end portions of the insulating film formed on both surfaces of the semiconductor substrate constituting the semiconductor device are separated from the end portion 50a of the semiconductor device by a predetermined distance.
Specifically, the distance D1 between the end portion of the insulating film 5 formed on the one surface side 2a of the semiconductor substrate 2 and the end surface 50a of the semiconductor device 50 is 15 μm. The distance D2 between the end portion of the insulating film 5 formed on the other surface side 2b of the semiconductor substrate 2 and the end surface 50a of the semiconductor device 50 is 35 μm.

次に、図５を参照して、本発明の第二スクライブライン領域Ｒ２の形成方法について説明する。図５は、本発明の半導体ウエハ１の部分断面図であり、特に、第二スクライブライン領域Ｒ２が設けられている箇所を拡大した図である。   Next, with reference to FIG. 5, the formation method of 2nd scribe line area | region R2 of this invention is demonstrated. FIG. 5 is a partial cross-sectional view of the semiconductor wafer 1 of the present invention, in particular, an enlarged view of a portion where the second scribe line region R2 is provided.

第二スクライブライン領域Ｒ２の形成にあたっては、まず、厚さＴ１を有する保護層９ａを形成する（図５（ａ））。保護層９ａの厚さＴ１は、最終的に所望する保護層９の厚みに応じて適宜決定される。このような形状の保護層９ａは、感光性樹脂を用いたフォトリソグラフィ技術で製作できる。又は非感光性樹脂をパターンエッチングすることでも製作できる。   In forming the second scribe line region R2, first, a protective layer 9a having a thickness T1 is formed (FIG. 5A). The thickness T1 of the protective layer 9a is appropriately determined according to the finally desired thickness of the protective layer 9. The protective layer 9a having such a shape can be manufactured by a photolithography technique using a photosensitive resin. Alternatively, it can also be produced by pattern etching of a non-photosensitive resin.

次に、図５（ｂ）に示すように、半導体ウエハ１の他面側に対してエッチングを行う。このエッチングは、反応ガスとしてＣＦ系のエッチングガスを導入してプラズマを発生させて行う。この工程は、前記保護層９ａの形成の際に発生したスカムを除去すると共に、保護層９ａ、絶縁膜５、及び半導体基板２をエッチングにより所定厚さに亘って削るものである。図５（ｂ）の二点差線がエッチング前の保護層９ａの表面を示すものである。
このエッチングによって、図５（ａ）に示した工程によって形成された保護層９ａがエッチングされると同時に、絶縁膜５及び半導体基板２がエッチングされる。 Next, as shown in FIG. 5B, the other surface side of the semiconductor wafer 1 is etched. This etching is performed by introducing a CF etching gas as a reaction gas and generating plasma. In this step, scum generated during the formation of the protective layer 9a is removed, and the protective layer 9a, the insulating film 5, and the semiconductor substrate 2 are etched to a predetermined thickness by etching. The two-dot chain line in FIG. 5B shows the surface of the protective layer 9a before etching.
By this etching, the protective layer 9a formed by the process shown in FIG. 5A is etched, and at the same time, the insulating film 5 and the semiconductor substrate 2 are etched.

最終的に、図５（ｃ）に示すように、スクライブライン領域Ｒ２が形成される。スクライブライン領域Ｒ２においては、スクライブライン領域Ｌに沿って保護層９及び絶縁膜５が形成されておらず、かつ、半導体基板２に対して段差部が設けられた凹部１３が形成される。   Finally, as shown in FIG. 5C, a scribe line region R2 is formed. In the scribe line region R <b> 2, the protective layer 9 and the insulating film 5 are not formed along the scribe line region L, and a recess 13 in which a step portion is provided with respect to the semiconductor substrate 2 is formed.

本発明の第一実施形態に係る半導体ウエハ２は、上記したような構成の第二スクライブライン領域Ｒ２を設けたことが特徴である。第二スクライブライン領域Ｒ２において、絶縁膜５を設けない構成としたことによって、ダイシング工程において、絶縁膜５剥がれる不具合を低減することができる。
さらに、本発明の第一実施形態に係る半導体ウエハ１によれば、第二スクライブライン領域Ｒ２に凹部１３を設けたことによって、第二スクライブライン領域Ｒ２における半導体基板２の厚さが薄くなるため、ダイシング工程における半導体基板２のチッピング不良を低減することができる。 The semiconductor wafer 2 according to the first embodiment of the present invention is characterized in that the second scribe line region R2 having the above-described configuration is provided. By adopting a configuration in which the insulating film 5 is not provided in the second scribe line region R2, problems that the insulating film 5 is peeled off in the dicing process can be reduced.
Furthermore, according to the semiconductor wafer 1 according to the first embodiment of the present invention, since the recess 13 is provided in the second scribe line region R2, the thickness of the semiconductor substrate 2 in the second scribe line region R2 is reduced. Further, chipping defects of the semiconductor substrate 2 in the dicing process can be reduced.

＜第二実施形態＞
図６は、本発明の第二実施形態に係る半導体ウエハを示す部分断面図であり、第一実施形態の図２に対応する図である。
第二実施形態は、第一実施形態と比較して、第一スクライブライン領域、及び第二スクライブライン領域の幅が異なっている。 <Second embodiment>
FIG. 6 is a partial sectional view showing a semiconductor wafer according to the second embodiment of the present invention, and corresponds to FIG. 2 of the first embodiment.
The second embodiment differs from the first embodiment in the widths of the first scribe line region and the second scribe line region.

第二実施形態に係る半導体ウエハ１ｂは、第一実施形態に係る半導体ウエハ１と略同様の製造方法で製作することができる。
第二実施形態に係る半導体ウエハ１ｂは、ダイシング工程において、他面側２ｂに設けられたスクライブライン領域Ｒ２ｂに沿って切削を行う。これにより、ダイシングブレードの位置決めが容易になり、ダイシングの際、ダイシングブレードが一面側２ａのスクライブライン領域Ｒ１ｂから外れて、絶縁膜５と接触する不具合を回避することができる。 The semiconductor wafer 1b according to the second embodiment can be manufactured by substantially the same manufacturing method as the semiconductor wafer 1 according to the first embodiment.
In the dicing process, the semiconductor wafer 1b according to the second embodiment performs cutting along the scribe line region R2b provided on the other surface side 2b. As a result, the positioning of the dicing blade is facilitated, and a problem that the dicing blade comes off from the scribe line region R1b on the one surface side 2a and contacts the insulating film 5 during dicing can be avoided.

本発明は、基板上に絶縁膜を備え、ダイシング工程によって分離される貫通電極を備えた半導体装置に広く適用可能である。   The present invention can be widely applied to semiconductor devices including an insulating film on a substrate and a through electrode separated by a dicing process.

１…半導体ウエハ、２…半導体基板、３…回路素子、４…電極パッド、５…絶縁膜、６…配線、７…貫通孔、８…パッシベーション層、９…保護層、１０…支持基板、１１…接着層、１３…凹部、１５…ダイシングテープ、２０…貫通電極、５０…半導体装置。 DESCRIPTION OF SYMBOLS 1 ... Semiconductor wafer, 2 ... Semiconductor substrate, 3 ... Circuit element, 4 ... Electrode pad, 5 ... Insulating film, 6 ... Wiring, 7 ... Through-hole, 8 ... Passivation layer, 9 ... Protection layer, 10 ... Support substrate, 11 ... adhesive layer, 13 ... concave, 15 ... dicing tape, 20 ... through electrode, 50 ... semiconductor device.

Claims (7)

一面側に複数の回路素子が形成され、該回路素子が形成された領域間に第一スクライブライン領域が設けられたウエハ状の半導体基板と、
前記半導体基板の他面から前記半導体基板の一面まで貫通する貫通孔と、
前記貫通孔の内面及び前記半導体基板の他面側に形成された絶縁膜と、
前記絶縁膜上に形成された配線とを備えた半導体ウエハであって、
前記半導体基板の他面側に形成された前記絶縁膜には、前記第一スクライブライン領域に沿って該絶縁膜が離間した領域である第二スクライブライン領域が設けられていることを特徴とする半導体ウエハ。 A plurality of circuit elements are formed on one side, and a wafer-like semiconductor substrate in which a first scribe line region is provided between regions where the circuit elements are formed,
A through hole penetrating from the other surface of the semiconductor substrate to one surface of the semiconductor substrate;
An insulating film formed on the inner surface of the through hole and the other surface side of the semiconductor substrate;
A semiconductor wafer comprising wiring formed on the insulating film,
The insulating film formed on the other surface side of the semiconductor substrate is provided with a second scribe line region which is a region where the insulating film is separated along the first scribe line region. Semiconductor wafer. 前記第一スクライブライン領域の幅をＲ１、
前記第二スクライブライン領域の幅をＲ２とすると、
Ｒ１＞Ｒ２なる関係を満たすことを特徴とする請求項１に記載の半導体ウエハ。 The width of the first scribe line region is R1,
When the width of the second scribe line region is R2,
2. The semiconductor wafer according to claim 1, wherein a relationship of R1> R2 is satisfied. 前記第二スクライブライン領域に沿って前記半導体基板に凹部が形成されていることを特徴とする請求項１または２に記載の半導体ウエハ。   The semiconductor wafer according to claim 1, wherein a recess is formed in the semiconductor substrate along the second scribe line region. 半導体ウエハをスクライブラインに沿って切削し個片化された半導体装置であって、
一面側に回路素子が形成された半導体基板と、
前記半導体基板の他面から前記半導体基板の一面まで貫通する貫通孔と、
前記貫通孔の内面及び前記半導体基板の他面側に形成された絶縁膜と、
前記絶縁膜上に形成された配線とを備え、
前記絶縁膜は、個片化において形成された切削面より内側に位置していることを特徴とする半導体装置。 A semiconductor device in which a semiconductor wafer is cut along a scribe line and separated into pieces,
A semiconductor substrate having a circuit element formed on one side thereof;
A through hole penetrating from the other surface of the semiconductor substrate to one surface of the semiconductor substrate;
An insulating film formed on the inner surface of the through hole and the other surface side of the semiconductor substrate;
Wiring formed on the insulating film,
The semiconductor device is characterized in that the insulating film is located on the inner side of a cutting surface formed in singulation. 一面側に複数の回路素子が形成され、該回路素子が形成された領域間に第一スクライブライン領域が設けられたウエハ状の半導体基板を準備する工程と、
前記半導体基板の他面から前記半導体基板の一面まで貫通する貫通孔を形成する貫通孔形成工程と、
前記貫通孔の内面及び前記半導体基板の他面側に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に配線を形成する配線形成工程と、
前記半導体基板の他面側に、前記回路素子が形成された領域を個々に被覆する保護層を形成し、前記保護層間に第二スクライブライン領域を設ける保護層形成工程と、
前記保護層形成後に、前記第二スクライブライン領域に露呈した前記絶縁膜を除去する絶縁膜除去工程と、
前記半導体ウエハをスクライブラインに沿って他面側から切削し個片化するダイシング工程と、
を備える半導体装置の製造方法。 A step of preparing a wafer-like semiconductor substrate in which a plurality of circuit elements are formed on one surface side and a first scribe line region is provided between regions where the circuit elements are formed;
A through hole forming step of forming a through hole penetrating from the other surface of the semiconductor substrate to one surface of the semiconductor substrate;
An insulating film forming step of forming an insulating film on the inner surface of the through hole and the other surface side of the semiconductor substrate;
A wiring forming step of forming a wiring on the insulating film;
Forming a protective layer individually covering the region where the circuit element is formed on the other surface side of the semiconductor substrate, and providing a second scribe line region between the protective layers; and
An insulating film removing step for removing the insulating film exposed to the second scribe line region after the formation of the protective layer;
A dicing step of cutting the semiconductor wafer from the other side along the scribe line into individual pieces;
A method for manufacturing a semiconductor device comprising: 前記第一スクライブライン領域の幅をＲ１、
前記第二スクライブライン領域の幅をＲ２とすると、
Ｒ１＞Ｒ２なる関係を満たすことを特徴とする請求項５に記載の半導体装置の製造方法。 The width of the first scribe line region is R1,
When the width of the second scribe line region is R2,
6. The method of manufacturing a semiconductor device according to claim 5, wherein a relationship of R1> R2 is satisfied. 前記絶縁膜除去工程を行うとともに、前記第二スクライブライン領域に沿って前記半導体基板に凹部を形成することを特徴とする請求項５または６に記載の半導体装置の製造方法。   7. The method of manufacturing a semiconductor device according to claim 5, wherein the insulating film removing step is performed and a recess is formed in the semiconductor substrate along the second scribe line region. 8.
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