KR101010501B1 - 초퍼­안정화된 증폭기 및 초퍼­안정화된 증폭기를 동작시키는 방법 - Google Patents

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입력 신호를 수신하는 초퍼-안정화된 증폭기는, 입력 초퍼와 제1 연산 트랜스컨덕턴스 증폭기에 의해 생성되는 출력 신호를 초핑하기 위한 출력 초퍼를 갖는 제1 연산 트랜스컨덕턴스 증폭기를 포함한다. 스위치된 캐패시터 노치 필터(15)는 출력 초퍼의 초핑 주파수와 동기하여 동작하여, 노치 필터링하지 않을 경우 출력 초퍼에서 생성될 수 있는 리플 전압을 노치 필터함으로써 초핑된 출력 신호를 필터링한다. 입력 신호는 순방향으로 피딩되고, 제2 연산 트랜스컨덕턴스 증폭기에서 합해지며, 제4 연산 트랜스컨덕턴스 증폭기의 입력에 인가된다. 리플 잡음과 오프셋이 거의 감소된다.
Figure R1020087020774
리플 전압, 초퍼-안정화된 증폭기, 초핑 회로, 연산 트랜스컨덕턴스 증폭기

Description

초퍼­안정화된 증폭기 및 초퍼­안정화된 증폭기를 동작시키는 방법{NOTCH FILTER FOR RIPPLE REDUCTION IN CHOPPER STABILIZED AMPLIFIERS}
본 발명은 일반적으로, 초퍼 안정화된 연산 증폭기(chopper stabilized operational amplifiers)에서 (리플 잡음(ripple noise)이라고도 또한 지칭되는) 초핑 잡음(chopping noise)을 감소시키는 것에 관한 것이며, 보다 구체적으로는, 스위치된 캐패시터 노치 필터(switched capacitor notch filter)를 이용하여 리플 잡음을 감소시키는 것에 관한 것이다.
집적 회로 연산 증폭기는 낮은 오프셋 전압, 낮은 잡음, 낮은-오프셋 드리프트 및 양호한 신호 안정성(stability)을 갖는 것이 매우 바람직하다. 초퍼 안정화 및 오토-제로잉(auto-zeroing)은 증폭기의 오프셋 전압과 드리프트를 감소시키기 위해 널리 사용되어오는 두 가지 일반적인 기법이다(예를 들면, 통상적인 초퍼 안정화는 통상적으로 5㎷의 오프셋 전압을 대략 5㎶로 감소시킨다). 최근의 초퍼-안정화된 연산 증폭기와 오토제로 연산 증폭기는, 이전의 설계에 비해 그에 있는 스위칭 잡음의 양을 현저하게 감소시켰으며, 또는 심지어 거의 제거하였다. 그러나, 최근의 초퍼-안정화된 연산 증폭기와 오토-제로 연산 증폭기에서 사용되는 개선된 설계 기법에서는, 입력 참조 잡음(input referred noise)과 대기 공급 전 류(quiescent supply current) Iq 간의 트레이드-오프(trade-off)가 생기게 되었다. 기본적인 초퍼-안정화된 증폭기와 오토-제로 증폭기 간의 내재된 트레이트-오프는 공지되어 있다. 오토-제로잉 방법은 증폭기 출력에서 낮은 리플 잡음을 제공하지만, 그 대역 내(in-band) 잡음은 앨리어싱(aliasing) 또는 잡음 폴딩(noise folding)으로 인해 높다. 한편, 초퍼 안정화 기법은 잡음 폴딩이 없기 때문에 더 낮은 대역 내 잡음을 제공하지만, 그 출력 리플 잡음은 상대적으로 높다. 기본적인 초퍼-안정화된 증폭기는 그 입력 단(stage)에서 광대역 잡음 특징들을 유지하지만, 자신의 입력 오프셋 전압을 초핑 주파수(chopping frequency)로까지 "시프트(shift)"하여, 증폭기 출력에서 큰 리플 전압을 생성한다. 기본적인 오토제로 증폭기는 초퍼-안정화된 증폭기처럼 자신의 입력 오프셋을 자신의 오토제로 주파수로 시프트하지 않지만, 오토제로 증폭기는, 증폭기의 전체 입력 참조 잡음을 증가시키는 자신의 제로잉 사이클 동안, 자신의 광대역 잡음 스펙트럼의 앨리어싱 또는 폴딩(folding back)을 겪는다(suffer).
이상적인 입력 단의 경우, 입력 참조 잡음의 제곱이 증폭기의 대기 공급 전류 Iq에 반비례하는 것을 알 수 있으며, 이것은, 앨리어싱 또는 잡음 폴딩을 포함하는 원하는 잡음 수준을 달성하기 위해 기본적인 오토제로 증폭기로 하여금 현저하게 증가된 대기 공급 전류 Iq를 갖게 한다. 이는, 마이크로파워 응용 분야에서 초퍼-안정화된 증폭기를 사용하고, 초핑 주파수에서의 리플 잡음의 근본적인 한계를 해결하는 방법을 찾는 것을 매우 바람직하게 한다.
도 1은 다중경로 네스트된 밀러 보상(multipath nested Miller compensation)을 갖는, 통상적인 기본 3단 증폭기(1A)를 도시한다. 이 회로 구성은, 더 넓은 대역폭으로 병렬로 결합된 트랜스컨덕턴스(transconductance)(gm1, gm2 및 gm3)를 각각 갖는 세 개의 연속적으로 결합된 단들(stages)(2, 3 및 4)을 포함하는 3단의 고 이득 신호 경로(three-stage high gain signal path)와, 트랜스컨덕턴스(gm4 와 gm3)를 각각 갖는 두 개의 연속적으로 결합된 단들(5 및 4)을 포함하는 2단의 신호 경로를 포함하는 것으로서 생각될 수 있다. 도 1에 도시된 연산 증폭기의 DC 정밀도의 양(amount of DC precision)은 3단의 고 이득 신호 경로 중 입력 단(2)에 의해 결정되며, 고주파 응답과 페이즈 마진(phase margin)은 2단의 신호 경로에 의해 조절(dominate)된다. 트랜스컨덕턴스와 보상 캐패시턴스의 적절한 선택으로 2단의 밀러 보상된 연산 증폭기의 대역폭 및 세틀링(settling) 특징을 갖는 연산 증폭기가 생기며, 양호한 GBW/Iq(즉, 이득-대역폭/Iq) 비를 달성하기 위해 대기 공급 전류 Iq에서의 최소 증가가 필요하다.
도 2a는 고 이득 3단 DC 신호 경로의 입력 단(2)의 앞과 뒤에 기본적인 초퍼 안정화 회로가 더 추가된, 도 1의 기본적인 연산 증폭기 구성을 도시한다. 초퍼 안정화는 오프셋 전압, 온도에 관한 오프셋 전압 드리프트, 및 플리커 잡음(flicker noise)을 거의(substantially) 감소시키는 이점을 갖지만, 입력 단(2)의 오프셋 전압을 초핑 주파수 fs로 시프트함으로써 증폭기 출력(Vout)에서 큰 리플 전압 성분을 생성하는 단점을 갖는다.
매우 낮은 출력 리플 잡음을 갖는 초퍼-안정화된 증폭기에 대해 충족되지 않는 요구가 있다.
매우 낮은 출력 리플 잡음과 매우 낮은 오프셋 전압을 갖는 초퍼-안정화된 증폭기에 대해 충족되지 않는 요구가 또한 있다.
본 발명의 목적은 매우 낮은 출력 리플 잡음을 갖는 초퍼-안정화된 증폭기를 제공하는 것이다.
본 발명의 또 다른 목적은 매우 낮은 출력 리플 잡음과 매우 낮은 오프셋 전압을 갖는 초퍼-안정화된 연산 증폭기를 제공하는 것이다.
단순하게 설명하면, 그리고 한 실시예에 따르면, 본 발명은 입력 신호(Vin)를 수신하는 초퍼-안정화된 증폭기를 제공하며, 이것은, 입력 초퍼(9)와 제1 연산 트랜스컨덕턴스 증폭기(operational transconductance amplifier)(2)에 의해 생성되는 출력 신호를 초핑(chop)하기 위한 출력 초퍼(10)를 갖는 제1 연산 트랜스컨덕턴스(즉, 전압 입력과 전류 출력을 갖는) 증폭기(2)를 포함한다. 스위치된 캐패시터 노치 필터(switched capacitor notch filter)(15)는, 출력 초퍼의 초핑 주파수와 동기하여 동작하여, 필터링하지 않을 경우 출력 초퍼에 의해 생성될 수 있는 리플 전압을 필터링함으로써 초핑된 출력 신호를 필터링한다. 한 실시예에서, 제2 연산 트랜스컨덕턴스 증폭기(3)는 노치 필터 출력을 증폭시킨다. 입력 신호(Vin)가 순방향으로 피딩되고, 제2 연산 트랜스컨덕턴스 증폭기의 출력과 합해져서, 제3 연산 트랜스컨덕턴스 증폭기 또는 연산 증폭기(4)의 입력에 인가된다. 리플 잡음과 오프셋이 거의 감소된다.
한 실시예에서, 초퍼-안정화된 증폭기(1C)는, 제1 연산 트랜스컨덕턴스 증폭기(2), 제1 연산 트랜스컨덕턴스 증폭기(2)의 입력(12A, 12B)에 결합되고 입력 신호(Vin)를 초핑하고 이 초핑된 입력 신호를 제1 연산 트랜스컨덕턴스 증폭기(2)의 입력에 인가하기 위한 제1 초퍼 회로(9), 제1 연산 트랜스컨덕턴스 증폭기(2)의 출력(13A, 13B)에 결합되고 제1 연산 트랜스컨덕턴스 증폭기(2)에 의해 생성되는 출력 신호를 초핑하기 위한 제2 초퍼 회로(10) 및, 입력이 제2 초퍼 회로(10)에 결합되어 있고, 제2 초퍼 회로(10)에 의해 생성되는 초핑된 출력 신호에 대해 제2 초퍼 회로(10)의 초핑 주파수와 동기하여 통합 및 전달(integrate and transfer) 기능을 수행하여, 노치 필터링하지 않을 경우 제2 초퍼 회로(10)의 출력에서 발생할 수 있는 리플 전압을 노치 필터링하는 스위치된 캐패시터 노치 필터(15)를 포함한다. 노치 필터(15)의 입력은 제1(14A) 및 제2(14B) 입력 단자를 포함하고, 노치 필터(15)는 제1(22A) 및 제2(22B) 출력 단자를 포함한다.
노치 필터(15)는, 제1 입력 단자(14A)와 제1 도체(17) 사이에서 결합되는 제1 스위치(16A), 제1 도체(17)와 제1 출력 단자(22A) 사이에서 결합되는 제2 스위치(21A), 제2 입력 단자(14B)와 제2 도체(18) 사이에서 결합되는 제3 스위치(16B), 및 제2 도체(18)와 제2 출력 단자(22B) 사이에서 결합되는 제4 스위치(21C)를 포함하는 제1 경로(path)와, 제1 입력 단자(14A)와 제3 도체(19) 사이에서 결합되는 제5 스위치(16C), 제3 도체(19)와 제1 출력 단자(22A) 사이에서 결합되는 제6 스위치(21B), 제2 입력 단자(14B)와 제4 도체(20) 사이에서 결합되는 제7 스위치(16D), 및 제4 도체(20)와 제2 출력 단자(22B) 사이에서 결합되는 제8 스위치(21D)를 포함하는 제2 경로와, 제1 도체(17)와 제2 도체(18) 사이에서 결합되는 제1 통합 및 전달 캐패시터(C5)와 제3 도체(19)와 제4 도체(20) 사이에서 결합되는 제2 통합 및 전달 캐패시터(C6)를 포함한다.
설명된 실시예에서, 제1(16A), 제3(16B), 제6(21B), 및 제8(21D) 스위치들은 제1 클럭 신호(페이즈3(phase3))에 의해 제어되며, 제2(21A), 제4(21C), 제5(16C) 및 제7 스위치(16D)들은 제2 클럭 신호(페이즈4)에 의해 제어되며, 제1(페이즈3) 및 제2(페이즈4) 클럭 신호들은 서로 위상이 어긋나(out of phase) 있으며, 제1(페이즈3)과 제2(페이즈4) 클럭 신호들의 천이는 제2 초퍼 회로(10)의 초핑 신호의 천이들에 대하여 스태거링된다. 노치 필터(15)는 제2 초퍼 회로(10)의 초핑 신호와 동기하여 동작하여, 노치 필터(15)의 입력(14A, 14B)에서의 전류가 제1 클럭 신호(페이즈3) 동안 제1 통합 및 전달 캐패시터(C5) 상에서 그리고 제2 클럭 신호(페이즈4) 동안 제2 통합 및 전달 캐패시터(C6) 상에서 통합되게 하고, 제1 통합 및 전달 캐패시터(C5) 상에서 유지되는 전하가 제2 클럭 신호(페이즈4) 동안 노치 필터(15)의 출력(22, 22B)으로 전달되게 하고, 제2 통합 및 전달 캐패시터(C6) 상에서 유지되는(held) 전하로 하여금 제1 클럭 신호(페이즈3) 동안 노치 필터(15)의 출력(22, 22B)으로 전달되게 한다. 각종 보상 캐패시턴스 구성들이 노치 필터(15)의 입력 측(side) 상에서 및/또는 노치 필터(15)의 출력 측 상에서 결합될 수 있다. 상술된 실시예에서, 노치 필터(15)의 입력 측 상에서 결합되는 보상 캐패시턴스의 양은 노치 필터(15)의 출력 측 상에서 결합되는 보상 캐패시턴스의 양보다 실질적으로 더 커서, 초퍼-안정화된 증폭기(1C)에서의 안정성과 신속한 신호 세틀링을 제공한다.
스위치된 캐패시터 노치 필터(15)는, 초핑 주파수와 동기하여 동작하여, 필터링하지 않을 경우 초핑된 출력 신호(14A, 14B)에서 발생할 수 있는 리플 전압을 필터링하기 위한, 초핑된 출력 신호(14A, 14B)를 수신하는 수단을 구성(constitute)할 수 있다.
한 실시예에서, 본 발명은, 제1 연산 트랜스컨덕턴스 증폭기(2), 제1 연산 트랜스컨덕턴스 증폭기(2)의 입력(12A,12B)에 결합되며 입력 신호(Vin)를 초핑하여 이 초핑된 입력 신호를 제1 연산 트랜스컨덕턴스 증폭기(2)의 입력에 인가하기 위한 제1 초퍼 회로(9) 및 제1 연산 트랜스컨덕턴스 증폭기(2)의 출력(13A, 13B)에 결합되며 제1 연산 트랜스컨덕턴스 증폭기(2)에 의해 생성되는 출력 신호를 초핑하기 위한 제2 초퍼 회로(10)를 포함하는 초퍼-안정화된 증폭기(1C)를 제공한다. 스위치된 캐패시터 노치 필터 수단(15)은, 초핑된 출력 신호(14A, 14B)를 수신하도록 결합되는 입력을 지니며, 제2 초퍼 회로(10)에 의해 생성되는 초핑된 출력 신호에 대해 초핑 주파수와 동기하여 통합 및 전달 기능을 수행하여, 노치 필터링하지 않을 경우 초핑된 출력 신호(14A, 14B)에서 생길 수 있는 리플 전압을 노치 필터링한다.
도 1은 다중경로 네스트된 밀러 보상이 있는 종래 기술의 3단 연산 증폭기의 블록도.
도 2a는 초퍼 안정화(chopper stabilization)를 더 포함하는 도 1에서의 종래 기술의 연산 증폭기의 블록도.
도 2b는 도 2a의 초퍼 안정화된 연산 증폭기에 대한 타이밍도.
도 3a는 동기하여 통합하는 스위치된 캐패시터 노치 필터를 포함하는, 본 발명의 초퍼-안정화된 연산 증폭기의 상세 블록도.
도 3b는 도 3a의 연산 증폭기의 한 모드의 동작에 대한 타이밍도.
도 3c는 도 3a의 연산 증폭기의 또 다른 모드의 동작에 대한 타이밍도.
도 4는 도 2a의 종래 기술의 연산 증폭기에 의해 생성되는 큰 크기의 리플 잡음(high magnitude ripple noise)과 도 3a의 증폭기에 의해 생성되는 무시해도 좋은 리플 잡음(negiligible ripple noise)의 파형을 도시하는 도면.
도 3a를 참조해보면, 연산 증폭기(1C)는 (-)입력 도체(7A)와 (+)입력 도체 (7B)를 포함하며, 이들에 의해 입력 신호(Vin)가 입력 초핑 회로(9)에 인가된다. 초핑 회로(9)는 (-)입력 도체(7A)에 연결된 스위치들(9-1 및 9-2)과, (+)입력 도체 (7B)에 연결된 스위치들(9-3 및 9-4)을 포함한다. 스위치들(9-1 및 9-3)은 도체 (12A)에 의해 연산 트랜스컨덕턴스 증폭기(2)의 (+)입력에 연결되며, 스위치들(9-2 및 9-4)은 도체(12B)에 의해 연산 트랜스컨덕턴스 증폭기(2)의 (-)입력에 연결된다. 연산 트랜스컨덕턴스 증폭기(2)의 출력 도체들(13A 및 13B)은 출력 초핑 회로(10)에 연결되며, 이 출력 초핑 회로(10)는 도체(13A)에 연결된 스위치들(10-1 및 10-2)과, 도체(13B)에 연결된 스위치들(10-3 및 10-4)을 포함한다. 초퍼 스위치들(10-1 및 10-3)은 도체(14A)에 연결되며, 초퍼 스위치들(10-2 및 10-4)은 도체 (14B)에 연결된다. 도체들(14A와 14B) 사이에서 생성되는 연산 트랜스컨덕턴스 증 폭기(2)의 초핑된 출력은, 스위치된 캐패시터 노치 필터(15)의 차동 입력들(differential inputs)에 인가된다. 도체(14B)는 또한 보상 캐패시터(C3b)의 한 단자에 연결되며, 이 보상 캐패시터(C3b)의 나머지 단자는 접지된다. 도체(14A)는 또한 보상 캐패시터(C2b)의 한 단자에 연결되며, 이 보상 캐패시터(C2b)의 나머지 단자는 Vout 도체(25)에 연결된다.
스위치된 캐패시터 노치 필터(15)(이것은 초핑 주파수 fs와 그 고조파에서의 노치를 갖는 저역 통과 필터임)는, 도체(14A)와 도체(17) 사이에서 연결되는 스위치(16A), 도체(14B)와 도체(18) 사이에서 연결되는 스위치(16B), 도체(14A)와 도체(19) 사이에서 연결되는 스위치(16C), 및 도체(14B)와 도체(20) 사이에서 연결되는 스위치(16D)를 포함한다. "통합 및 전달" 캐패시터(C5)는 도체(17)와 도체(18) 사이에서 연결되고, 또 다른 "통합 및 전달" 캐패시터(C6)는 도체(19)와 도체(20) 사이에서 연결된다. 스위치된 캐패시터 노치 필터(15)는 또한 도체(17)와 도체(22A) 사이에서 연결되는 스위치(21A), 도체(19)와 도체(22A) 사이에서 연결되는 스위치(21B), 도체(18)와 도체 (22B) 사이에서 연결되는 스위치(21C), 및 도체(20)와 도체(22B) 사이에서 연결되는 스위치(21D)를 포함한다. 캐패시터(C4)는 노치 필터(15)의 출력 도체(22A)와 출력 도체(22B) 사이에서 연결된다. 연산 증폭기(1C)의 (+)입력 도체(7B)는 연산 트랜스컨덕턴스 증폭기(5)의 (-)입력에 연결되고, 연산 트랜스컨덕턴스 증폭기(5)의 (+)입력은 연산 증폭기(1C)의 (-)입력 도체(7A)에 접속된다. 피드-포워드 연산 트랜스컨덕턴스 증폭기(5)의 출력은 연산 증폭기(4)의 (-)입력에 도체(23)에 의해 연결되며, 이 연산 증폭기(4)는 대안으로 는 트랜스컨턱턴스 연산 증폭기일 수 있다(캐패시터(C4)는 어떤 경우에서는 선택사항(optional)인데, 이것은 다소 개선된 전하 이동(charge transfer), 다소 개선된 필터링과 리플 잡음 감소 및/또는 다소 개선된 주파수 보상을 제공하는 것으로 밝혀졌다).
연산 트랜스컨덕턴스 증폭기(2 및 3), 연산 증폭기(또는 트랜스컨덕턴스 연산 증폭기)(4) 및 트랜스컨덕턴스 연산 증폭기(5)의 트랜스컨턱턴스는 각각 gm1, gm2, gm3 및 gm4이다.
노치 필터(15)는 두 개의 병렬 신호 경로들을 포함하며, 이들 각각은 도 3b에 도시된 초핑 신호들과 동일한 주파수 fs에서 동작하지만 1/4 주기 지연(period delay)을 갖는 스위치들을 갖는다. 1/4 주기 지연은, 증폭된 신호와 연산 트랜스컨덕턴스 증폭기(2)의 입력 오프셋이 초핑 주파수의 사이클의 절반(half the cycle of the chopping frequency)에서 통합하는 것을 가능하게 한다. 그러나, 노치 필터(15)의 스위칭 주파수가 초핑 주파수 fs와 다를 수 있다는 것을 유의해야 한다. 예를 들면, 노치 필터(15)의 스위칭 주파수는 초핑 주파수 fs의 1/2일 수 있고 지연이 없을 수 있으며, 이 경우 증폭된 신호 및 그 신호에 있는 오프셋 및 리플 성분들은 초핑 주파수 사이클 전체에 걸쳐 통합된다.
노치 필터 출력 컨덕터(22A)는 연산 트랜스컨덕턴스 증폭기(3)의 (+)입력과 보상 캐패시터(C2a)의 한 단자에 연결되며, 보상 캐패시터(C2a)의 나머지 단자는 출력 컨덕터(25)에 연결된다. 노치 필터 출력 컨덕터(22B)는 연산 트랜스컨덕턴스 증폭기(3)의 (-)입력과 보상 캐패시터(C3a)의 한 단자에 연결되며, 보상 캐패시터 (C3a)의 나머지 단자는 접지된다. 연산 트랜스컨덕턴스 증폭기(3)의 출력은 도체(23)에 의하여 트랜스컨덕턴스 연산 증폭기 또는 연산 증폭기(4)(이하에서는 연산 증폭기(4)라 지칭됨)의 (-)입력에 연결되며, 이 연산 증폭기(4)의 출력은 출력 도체(25)에 연결되고, 이 연산 증폭기(4)의 (+)입력은 접지된다. 도체(23)는 또한 보상 캐패시터(C1)의 한 단자에 연결되며, 보상 캐패시터(C1)의 나머지 단자는 출력 도체(25)에 연결된다.
도 3b와 도 3c에 도시된 두 개의 타이밍도는, 도 3a에 도시된 각종 초핑 스위치들과 필터 스위치들을 제어하는 데에 사용될 수 있는 4개의 동기화된 클럭 신호들인 페이즈1(Phase1), 페이즈2, 페이즈3 및 페이즈4를 각각 도시한다. 페이즈1은 초핑 스위치들(9-1, 9-4, 10-1 및 10-4)을 제어하고, 페이즈2는 초핑 스위치들 (9-2, 9-3, 10-2 및 10-3)을 제어한다. 페이즈3은 노치 필터 스위치들(16A, 16B, 21B 및 21D)을 제어하고, 페이즈4는 스위치들(16C, 16D, 21A 및 21C)을 제어한다. 페이즈1 및 페이즈2 초핑 신호들은 도 3b와 도 3c에서 동일하다. 도 3b에서, 페이즈3과 페이즈4 노치 필터 클럭킹 신호들은 초핑 신호들 페이즈1과 페이즈2와 동일한 주파수 fs에서 동작하지만, 페이즈1 및 페이즈2와는 90˚만큼 위상이 어긋나 있다. 그러나, 도 3c에서, 페이즈3과 페이즈4 노치 필터 클럭킹 신호들은 초핑 신호들 페이즈1과 페이즈2의 초핑 주파수의 절반, 즉 fs/2에서 동작하지만, 페이즈1 및 페이들2와는 동상(in phase)으로 되어 있다(네 개의 클럭 신호들이 하나의 내부 클럭 신호를 가리키거나 또는 하나의 내부 클럭 신호로부터 도출됨).
이어서 설명되는 도 4에 도시된 시뮬레이트된 곡선(simulated curve) B를 생 성하기 위해, 보상 캐패시터들(C3a 및 C2a)은 1 피코패럿(picofarad)의 캐패시턴스를 갖고, 보상 캐패시터들(C3b 및 C2b)은 6 피코패럿의 캐패시턴스를 갖고, 보상 캐패시터(C1)은 7 피코패럿의 캐패시턴스를 갖는 것으로 가정한다. 캐패시터(C4)는 16 피코패럿의 캐패시턴스를 갖고, "통합 및 전달" 캐패시터들(C5 및 C6)은 8 피코패럿의 캐패시턴스를 각각 갖는 것으로 가정한다.
연산 증폭기(1C)는, 연산 트랜스컨덕턴스 증폭기(2, 3 및 4)를 통과하는 3단의 고 이득 신호 경로와, 연산 트랜스컨덕턴스 증폭기(5 및 4)를 통과하는 2단의 광대역 폭 신호 경로를 포함하는 2개의 신호 경로를 갖는다.
노치 필터 입력 도체들(14A 및 14B)에는, 트랜스컨덕턴스 단(2)으로부터의 전류가 있고, 도체들(14A 및 14B)을 통과하는 네트 전류(net current)는 페이즈1과 페이즈2 중 하나 동안 통합 및 전달 캐패시터(C5) 상에서 통합되고, 나머지 페이즈 동안 네트 전류는 나머지 통합 및 전달 캐패시터(C6) 상에서 통합된다. 그 결과, 모든 신호 전하가 통합 및 전달 캐패시터들(C5 및 C6) 상에서 사용가능하게 되어, 모든 신호 전하가 다음 단, 즉, 노치 필터 출력 도체들(22A 및 22B)에 결합되는 캐패시턴스로의 재분배가 가능하게 된다. 이것은 신호 전하의 임의의 손실이 신호 정보의 손실을 일으켜서 신호 대 잡음 비(signal-to-noise ratio)를 감소시킬 수 있기 때문에 이롭다. 신호 전하의 손실은 또한 오프셋 전압을 생성하는 경향이 있고, 또한 잡음의 앨리어싱을 일으킬 수 있다.
예를 들면, 노치 필터 입력 도체들(14A 및 14B)로의 네트 입력 전류는 페이즈1 동안 통합 및 전달 캐패시터(C5) 상에서 통합되고, 이후 페이즈2 동안 네트 노 치 필터 입력 전류는 통합 및 전달 캐패시터(C6) 상에서 통합되는 반면, 통합 및 전달 캐패시터(C5) 상의 전하는 노치 필터 출력 도체들(22A 및 22B)에 결합되는 (캐패시터(C4)를 포함하는) 캐패시턴스 상에서 동시에 재분배된다. 통합 및 전달 캐패시터(C5)가 캐패시터(C4)에 결합되면, 통합된 신호 전하의 (완전한 전압 이동이 아니라) 재분배가 달성되고, 노치 필터 출력 도체들(22A 및 22B)에 결합되는 (캐패시터(C4)를 포함하는) 캐패시턴스는 다수의 사이클에 걸쳐 정확한 신호 전압으로 충전된다.
초핑 회로(9 및 10)에 의한 연산 트랜스컨덕턴스 증폭기(2)의 입력 오프셋 전압의 초핑의 결과로서, 페이즈1 동안 연산 트랜스컨덕턴스 증폭기(2)로부터 도체 (14A)에서 흐르는 실제 오프셋 전압을 나타내는 포지티브 오프셋 전류와, 또한 페이즈2 동안 도체(14A)에서 흐르는 (실제 오프셋 전압을 또한 나타내는) 동일하면서 반대인 네가티브 오프셋 전류를 또한 생각해보자. 동일하면서 반대인 오프셋 전류들에 의해 나타내어지는 입력 오프셋 신호는, 페이즈4 동안 연산 트랜스컨덕턴스 증폭기(3)로 통합되는 증폭된 신호를 전달하기 전에, 페이즈3을 페이즈1 및 페이즈2와 오버랩하는 동안, 포지티브 페이즈1 오프셋 전류의 절반과 네가티브 페이즈2 오프셋 전류의 절반을 통합 및 전달 캐패시터(C5) 내로 통합하여, 0인 네트 "오프셋 전압" 전하 성분을 생성함으로써 무효화(nulled)된다. 마찬가지로, 페이즈4 동안, 연산 트랜스컨덕턴스 증폭기(2)의 입력과 출력을 초핑함으로써 생기는 동일하면서 반대인 오프셋 전류를 통합하여, 0인 네트 "오프셋 전압" 전하 성분을 생성하는 데에 통합 및 전달 캐패시터(C6)가 사용된다. 통합 및 전달 캐패시터들(C5 및 C6)은 도 3b의 타이밍도에 도시된 바와 같이 페이즈3과 페이즈4 동안 직렬로(in tandem) 동작하여, 연산 트랜스컨덕턴스 증폭기(2)에서 연산 트랜스컨덕턴스 증폭기(3)로 (네트 0 "오프셋 전압" 전하 성분을 포함하는) 초핑된 네트 전류를 통합하고 전달한다.
더욱 구체적으로는, 노치 필터(15)의 동작 시, 하나의 신호 경로는, 노치 필터 스위칭 사이클의 절반 동안, 연산 트랜스컨덕턴스 증폭기(2)로부터의 (오프셋 전압으로부터 생기는 리플 전류를 포함하는) 증폭되고 초핑된 신호를 통합 및 전달 캐패시터(C5) 상에서 통합한다. 동일한 간격 동안, 나머지 신호 경로는 통합 및 전달 캐패시터(C6)에서 연산 트랜스컨덕턴스 증폭기(3)로 (오프셋 전압으로부터 생기는 리플 전류를 포함하는) 증폭된 신호를 "전달"한다. 노치 필터(15) 동작 사이클의 다음 절반 동안, 두 신호 경로의 통합 및 전달 기능은 역으로 된다. 노치 필터(15)의 주파수 응답은, fs인 초핑 주파수 스펙트럼 값과 그 고조파에서의 노치를 포함하여, 노치는 통상적인 초퍼-안정화된 증폭기에서 일반적으로 발생하는 리플 전압을 억제한다(suppress).
노치 필터(15)의 입력에서 나타나는 바와 같이 리플 전압의 진폭은 통합 및 전달 캐패시터들(C5 및 C6)의 사이즈와, 또한 초핑 주파수 fs에 관련된다. 노치 필터(15)를 이용하여 전류를 통합하는 것은 그 입력에서 삼각형의 전압 파형을 생성한다. 내부 리플 전압은 회로의 선형 연산을 유지할 만큼 충분히 낮아야만 한다. 내부 리플 전압이 비대칭 연산 특징을 야기시킬 만큼 충분히 높다면, 이것은 연산 증폭기의 출력 리플 전압과 오프셋 전압에서의 증가를 야기시킬 수 있다.
통합 및 전달 캐패시터들(C5 및 C6)의 캐패시턴스가 증가되면, 리플 전압 진폭은 감소된다. 또한, 초핑 주파수 fs가 증가되면, 리플 전압 진폭은 감소된다. 그러므로, 작은 리플 전압을 달성하기 위해서는, 초핑 주파수와 노치 필터(15)의 캐패시터들(C5 및 C6)의 사이즈 간에는 트레이드-오프가 있다. 노치 필터 출력 도체들(22A 및 22B)에 결합되는 캐패시터(C4)와 보상 캐패시터들은 노치 필터(15)의 출력에서 연속적인 시간 필터링 효과(continuous-time filtering effect)를 일으키며, 캐패시터(C4)와 보상 캐패시터들의 캐패시턴스들을 증가시키는 것은, 일반적으로, 노치 필터 출력 도체들(22A 및 22B)에서 고주파 효과의 정도(the magnitude of high-frequency effects)를 일반적으로 감소시킨다. 초핑 주파수 fs는 더 작은 노치 필터 캐패시터들(C4, C5 및 C6)이 사용될 수 있도록 충분히 높아야만 하고, 초핑 주파수는 증폭된 신호의 허용가능한 세틀링(acceptable settling)을 허용할 만큼 충분히 낮아야만 한다. 초핑 주파수가 너무 높으면, 증폭된 신호의 세틀링이 너무 느릴 수 있고 입력 연산 트랜스컨덕턴스 증폭기(2)의 이득이 너무 낮을 수 있으며, 이 경우, "피드포워드(feedforward)" 연산 트랜스컨덕턴스 증폭기(5)의 오프셋 전압이 우세하게 된다.
도 2a의 종래 기술의 연산 증폭기(1B)에 의해 생성되는 출력 리플 전압은, 스위치된 캐패시터 노치 필터(15)를 초핑 주파수 fs와 동기하여 동작시키고 연산 트랜스컨덕턴스 증폭기(2)의 초핑된 출력(14A, 14B)을 연산 트랜스컨덕턴스 증폭기(3)로 통합하고 전달시킴으로써, 도 3a의 연산 증폭기(1C)에서는 거의 제거된다.
도 3a에 도시된 노치 필터(15)가 사용되고 각종 설계 파라미터들이 적합하게 선택되면, Vout의 리플 전압 성분이 매우 감소되며, 일부 보상 방법의 경우, 연산 증폭기(1C)의 오프셋 전압은 더 양호한 신호 세틀링으로 인해 더 감소될 수 있다(예를 들면, 본 발명의 한 실험적인 구현에서는, 5㎷의 오프셋 전압이, 종래 기술로부터 예상되는 5㎶가 아니라, 대략 2㎶로 감소되었다). 도 3a에 도시된 연산 증폭기(1C)에서는, 노치 필터(15)에서 상당히 작은 캐패시터의 값을 사용하여 작은 리플 전압을 달성하기 위해 125㎑의 초핑 주파수가 사용될 수 있다.
스위치된 캐패시터 노치 필터(15)가 초핑 주파수 fs에서 출력 리플 잡음을 감쇠시키는 디프 노치(deep notch)를 제공하지만, 노치 필터(15)는 또한 정상 신호 전달에 대한 염려(concern)를 생기게 하는데, 이것은 노치 필터(15)의 "통합 및 전달" 동작이, 상이한 보상 캐패시턴스 구성에 대해, 연산 증폭기(1C)의 주파수 응답에 다르게 영향을 끼치는 신호 지연을 야기시키기 때문이다. 종래 기술의 도 2a의 보상 캐패시터(C2)는 도 3a의 보상 캐패시터들(C2a와 C2b)로 분할되고, 도 2a의 보상 캐패시터(C3)는 도 3b의 보상 캐패시터들(C3a와 C3b)로 분할된 것으로 생각될 수 있다. 각각의 분할된 보상 캐패시터의 "b" 부분은 노치 필터(15)의 입력으로 용량성 보상(capacitive compensation)을 "반환(return)"하고, "a" 부분은 노치 필터(15)의 출력으로 용량성 보상을 "반환"한다. 보상 캐패시터(C2b)를 통해 노치 필터(15)의 입력으로 용량성 보상을 반환하는 것은, 증폭되는 정상 신호에 "연속적인 시간 경로(continuous time path)"를 제공하는 이점이 있지만, 상술된 스위치된 캐패시터 노치 필터(15)의 신호 지연이 보상 캐패시터(C2b)를 통해 로컬 피드백 경로에 있기 때문에 로컬 루프 불안정을 야기시키는 가능성이 생긴다.
요약해보면, 보상 캐패시터(C2a)를 통해 노치 필터(15)의 출력으로 보상을 반환하는 것은, 직접 피드백 경로(direct feedback path)를 제공하여 로컬 루프 안정성을 개선하지만, 스위치된 캐패시터 노치 필터(15)에 의해 지연되는 증폭된 정상 신호는 연산 증폭기(1C)의 큰 신호 응답을 왜곡할 수 있다. 종래 기술 도 2a의 연산 증폭기(1B)의 보상 캐패시터들(C1, C2 및 C3)에 대한 전체 7 피코패럿의 밀러 용량성 보상은, 전체 증폭기 안정을 위해 도 3a의 연산 증폭기(1C)에서 유지된다. 도 3a에서, 용량성 보상(C2b와 C3b)의 대부분(이 경우 6 피코패럿)이 노치 필터(15)의 입력으로 피드백되어 양호한 전체 신호 세틀링을 제공하며, 용량성 보상 (C2a와 C3a)의 작은 일부(이 경우 1 피코패럿)는 노치 필터(15)의 출력으로 피드백되어 양호한 로컬 루프 안정성을 유지한다. 추가의 용량(C4)이 노치 필터(15)의 뒤에 추가되어 원하지 않는 리플과 잡음을 더욱 감소시켜, 어떤 경우에서는 전반적인 주파수 보상을 개선시킬 수 있다.
본 발명의 설명된 실시예들이 신호 경로에서 신호 전하를 절대로 손실하지 않는다는 것을 유의해야 한다. 노치 필터 스위칭이 도 3b에 도시된 바와 같이 90˚만큼 위상이 어긋난 본 발명의 실시예는, 노치 필터(15)가, 도 3c에 도시된 바와 같이 초핑 사이클 전체에 걸쳐 "업(up)" 통합과 "다운(down)" 통합이 수행되는 경우, 요구되는 주파수(즉, fs/2)의 두 배의 주파수(즉, 초핑 주파수 fs)에서 동작되는 것을 가능하게 한다. 이것은, 도 3b의 페이즈3과 페이즈4의 신호들이 사용될 때, 노치 필터(15) 내에서의 지연(delay through the notch filter)이 도 3c의 페이즈3과 페이즈4 신호들이 사용될 때의 지연에 비해 절반만큼 감소하기 때문이다.
도 4는 연산 트랜스컨덕턴스 증폭기(2)에 대해 시뮬레이트된 10㎷ 입력 오프셋 전압을 갖는 도 2a의 통상적인 초퍼-안정화된 연산 증폭기(1B)에 의해 생성되는, 시뮬레이트된 출력 리플 전압 곡선 A를 도시하며, 연산 증폭기(1B)는 10의 폐쇄된 루프 이득(closed loop gain of 10)으로 구성되어 있다. 도 4의 곡선 B는, 동일한 조건(즉, 10㎷ 오프셋 전압과 10의 폐쇄된 루프 이득) 하에서, 대응하는 그러나 매우 감소된, 도 3a의 연산 증폭기(1C)의 출력 리플 전압을 도시한다. 도 4의 곡선 B는, 종래 기술의 초퍼-안정화된 연산 증폭기(1B)의 출력 리플 전압 곡선 A과 비교하여, 본 발명의 연산 증폭기(1C)의 출력 리플 전압에서의 500배 감소를 나타낸다. 도 3a에 도시된 회로의 한 구현에서, 350㎑의 전체 이득-대역폭 곱(gain-bandwidth product)에 대해 125㎑의 초핑 주파수가 사용되었다. 이득-대역폭 곱은 초핑 주파수가 125㎑인 연산 증폭기(1C)의 전반적인 보상을 가리키며, 도 4의 축 표시(axis indicia)와 상관된다. 이러한 구성은 2㎶의 오프셋 전압과, 섭씨당 0.02㎶의 드리프트(0.02 microvolts drift per degree Centigrade)를 산출한다. 전체 대기 전류(overall quiscent current)는 15㎂였고, 광대역 잡음 스펙트럼은 (Herz)1/2당 55㎵이다.
노치 필터(15) 내내 두 배의 지연이 있는 도 3c의 클럭 신호들이 사용되면, 노치 필터(15)의 동작의 통합 및 전달 페이즈 각각은 정수 개수의 초핑 주파수 fs사이클을 포함해야 한다(If the clock signals of FIG. 3C are used wherein there is twice the delay through notch filter 15, each integrate and transfer phase of operation of notch filter 15 has to include an integer number of cycles of the chopping frequency fs). 그것은, 주파수를 결합하는 두 페이즈가 있기 때문에, 노치 필터(15)가 fs/2, 또는 (fs/2)/2, (fs/3/2) 등에서 동작될 필요가 있다는 것을 의미한다.
노치를 획득하기 위해, 노치 필터(15)는 도 3b에 도시된 바와 같이, 초핑 주파수에 대하여 90˚만큼 스태거링된 초핑 주파수 fs에서, 또는 도 3c에 도시된 바와 같이 fs/2에서, 또는 fs의 임의의 저조파의 절반(즉, fs/4, fs/6 등)에서 동작할 수 있다. 노치를 얻기 위해서는, 초핑의 전체 사이클이 통합 페이즈에 포함되어야만 하거나, 또는, 한 초핑 페이즈의 사이클의 절반과 다른 나머지 초핑 페이즈의 사이클의 절반이 통합 사이클 내에 반드시 포함되어야만 한다.
따라서, 본 발명은, 연속적인 시간 신호 경로에서 동기하여 통합하는 스위치된 캐패시터 노치 필터를 이용하여 연산 증폭기의 전체 rms 잡음 훨씬 아래로 초핑 잡음을 감소시키는, 초퍼 안정된 연산 증폭기를 제공한다. 연산 증폭기는 초퍼 안정화의 이점을 유지하면서 초핑 주파수 fs에서 리플 전압을 감쇠시킨다. 이에 의해, 본 발명은 통상적인 초퍼-안정화된 증폭기에 비하여 출력 리플 전압을 거의 감소시키는 초퍼-안정화된 연산 증폭기를 제공한다. 이것은 노치 필터로 인해 대기 증폭기 전류 Iq에서의 증가 없이 달성된다. 본 발명은 마이크로파워 집적 회로 응용분야 및/또는 저 잡음 응용분야에서 특히 유익하다.
본 발명이 몇몇 특정 실시예를 참조하여 설명되었지만, 당업자들은 청구되는 발명의 범위에서 벗어나지 않고 이들 실시예에 많은 수정이 행해질 수 있으며 많은 다른 실시예들이 구현될 수 있음을 이해할 것이다. 상술된 것과 조금 다르지만 실질적으로 동일한 방법으로 실질적으로 동일한 기능을 각각 수행하여 동일한 결과를 달성하는 모든 구성요소들 또는 단계들은 본 발명의 범위 내에 있는 것으로 의도된다. 예를 들면, 주파수 보상 캐패시턴스를 구성하는 다른 방법들이 있음을 이해할 것이다. 보상 캐패시턴스 전체는 노치 필터(15)의 입력 측에, 그 출력 측에 연결될 수 있고, 또는 보상 캐패시턴스는 다른 방법으로 "분할될" 수 있다. 각종 용량성 보상 구성의 효과가 시뮬레이트되었고, 각 경우에서, 리플 전압은 현저하게 감소되었으며, 각각은 도 3a에 도시된 일반적인 초퍼-안정화되고 노치 필터링된 연산 증폭기에서의 Vout 신호 세틀링과 안정성 간에 서로 다른 트레이트-오프가 있었다.

Claims (14)

  1. 초퍼-안정화된 증폭기(chopper-stabilized amplifier)로서,
    (a) 제1 연산 트랜스컨덕턴스 증폭기(operational transconductance amplifier);
    (b) 상기 제1 연산 트랜스컨덕턴스 증폭기의 입력에 결합되며, 입력 신호를 초핑(chopping)하고 상기 초핑된 입력 신호를 상기 제1 연산 트랜스컨덕턴스 증폭기의 입력에 인가하기 위한 제1 초퍼 회로(chopper circuitry) 및, 상기 제1 연산 트랜스컨덕턴스 증폭기의 출력에 결합되며, 상기 제1 연산 트랜스컨덕턴스 증폭기에 의해 생성되는 출력 신호를 초핑하기 위한 제2 초퍼 회로; 및
    (c) 입력이 상기 제2 초퍼 회로의 출력에 결합되어 있고, 상기 제2 초퍼 회로에 의해 생성되는 초핑된 출력 신호에 대한 통합 및 전달 기능(integrate and transfer function)을 수행하며, 상기 제2 초퍼 회로의 초핑 주파수와 동기하여 동작하여, 노치 필터링(notch filter)하지 않을 경우 상기 제2 초퍼 회로의 출력에서 발생할 수 있는 리플 전압들(ripple voltages)을 노치 필터링함으로써 상기 제2 초퍼 회로에 의해 생성되는 초핑된 출력 신호를 필터링하는 스위치된 캐패시터 노치 필터(switched capacitor notch filter)
    를 포함하고,
    상기 노치 필터의 입력은 제1 및 제2 입력 단자들(terminals)을 포함하고, 상기 노치 필터는 제1 및 제2 출력 단자들을 포함하며, 상기 노치 필터는,
    i. 상기 제1 입력 단자와 제1 도체(conductor) 사이에서 결합되는 제1 스위치, 상기 제1 도체와 상기 제1 출력 단자 사이에서 결합되는 제2 스위치, 상기 제2 입력 단자와 제2 도체 사이에서 결합되는 제3 스위치, 및 상기 제2 도체와 상기 제2 출력 단자 사이에서 결합되는 제4 스위치를 포함하는 제1 경로(path),
    ii. 상기 제1 입력 단자와 제3 도체 사이에서 결합되는 제5 스위치, 상기 제3 도체와 상기 제1 출력 단자 사이에서 결합되는 제6 스위치, 상기 제2 입력 단자와 제4 도체 사이에서 결합되는 제7 스위치, 및 상기 제4 도체와 상기 제2 출력 단자 사이에서 결합되는 제8 스위치를 포함하는 제2 경로, 및,
    iii. 상기 제1 도체와 상기 제2 도체 사이에서 결합되는 제1 통합 및 전달 캐패시터(integrate and transfer capacitor) 및, 상기 제3 도체와 상기 제4 도체 사이에서 결합되는 제2 통합 및 전달 캐패시터
    를 포함하는 초퍼-안정화된 증폭기.
  2. 제1항에 있어서, 입력이 상기 노치 필터의 출력에 결합되는 제2 연산 트랜스 컨덕턴스 증폭기를 포함하는 초퍼-안정화된 증폭기.
  3. 삭제
  4. 제2항에 있어서, 상기 제1, 제3, 제6 및 제8 스위치들은 제1 클럭 신호에 의해 제어되며, 상기 제2, 제4, 제5 및 제7 스위치들은 제2 클럭 신호에 의해 제어되며, 상기 제1 및 제2 클럭 신호들은 서로 위상이 어긋나 있는(the first and second clock signals are out of phase with each other) 초퍼-안정화된 증폭기.
  5. 제4항에 있어서, 상기 제1 및 상기 제2 클럭 신호들의 천이들(transitions)은 상기 제2 초퍼 회로의 초핑 신호의 천이들에 대하여 시프트(shift)되는 초퍼-안정화된 증폭기.
  6. 제5항에 있어서, 상기 제1 및 상기 제2 클럭 신호들의 천이들은 상기 제2 초퍼 회로의 초핑 신호의 천이들에 대하여 90˚만큼 시프트되는 초퍼-안정화된 증폭기.
  7. 제1항 또는 제2항에 있어서, 상기 노치 필터는, 상기 제2 초퍼 회로의 초핑 신호와 동기하여 동작하여, 상기 노치 필터의 입력에서의 전하가 상기 제1 클럭 신호 동안 상기 제1 통합 및 전달 캐패시터 상에서 그리고 상기 제2 클럭 신호 동안 상기 제2 통합 및 전달 캐패시터 상에서 통합되게 하고, 상기 제1 통합 및 전달 캐패시터 상에서 유지되는(held) 전하가 상기 제2 클럭 신호 동안 상기 노치 필터의 출력으로 전달되게 하고, 상기 제2 통합 및 전달 캐패시터 상에서 유지되는 전하로 하여금 상기 제1 클럭 신호 동안 상기 노치 필터의 출력으로 전달되게 하는 초퍼-안정화된 증폭기.
  8. 제2항에 있어서, 입력이 상기 제2 연산 트랜스컨덕턴스 증폭기의 출력에 결합되는 제3 연산 트랜스컨덕턴스 증폭기와, 입력이 상기 입력 신호를 수신하도록 결합되고 출력이 상기 제2 연산 트랜스컨덕턴스 증폭기의 출력에 결합되는 제4 연산 트랜스컨덕턴스 증폭기를 포함하는 초퍼-안정화된 증폭기.
  9. 제8항에 있어서, 상기 노치 필터의 입력 측에 그리고 상기 노치 필터의 출력 측에 결합되는 보상 캐패시턴스(compensation capacitance)를 포함하는 초퍼-안정화된 증폭기.
  10. 제9항에 있어서, 상기 노치 필터의 입력 측에 결합되는 보상 캐패시턴스의 양은, 상기 노치 필터의 출력 측에 결합되는 보상 캐패시턴스의 양보다 실질적으로 더 커서, 상기 초퍼-안정화된 증폭기에서의 안정성과 신속한 신호 세틀링(signal settling)을 제공하는 초퍼-안정화된 증폭기.
  11. 제1 연산 트랜스컨덕턴스 증폭기를 포함하는 초퍼-안정화된 증폭기를 동작시키는 방법으로서,
    (a) 입력 신호를 초핑하고, 상기 초핑된 입력 신호를 상기 제1 연산 트랜스컨덕턴스 증폭기의 입력에 인가하고, 상기 제1 연산 트랜스컨덕턴스 증폭기에 의해 생성되는 출력 신호를 초핑 주파수에서 초핑하여 초핑된 출력 신호를 생성하는 단계; 및
    (b) 노치 필터링하지 않을 경우 상기 초핑된 출력 신호에서 발생할 수 있는 리플 전압들을 노치 필터링하기 위해, 초핑 주파수와 동기하여 제2 초퍼 회로에 의해 생성되는 초핑된 출력 신호에 대해 통합 및 전달 기능을 수행함으로써, 입력이 상기 초핑된 출력 신호를 수신하도록 결합되어 있는 스위치된 캐패시터 노치 필터를 동작시키는 단계
    를 포함하고,
    상기 스위치된 캐패시터 노치 필터는 제1 스위치 신호 경로 및 제2 스위치 신호 경로를 포함하고, 상기 제1 스위치 신호 경로는 제1 통합 및 전달 캐패시터를 포함하고, 상기 제2 스위치 신호 경로는 제2 통합 및 전달 캐패시터를 포함하며,
    상기 스위치된 캐패시터 노치 필터를 동작시키는 단계는
    노치 필터 스위칭 사이클의 절반 동안, 상기 제1 스위치 신호 경로는 상기 제1 통합 및 전달 캐패시터를 이용하여 상기 제1 연산 트랜스컨덕턴스 증폭기로부터의 증폭되고 초핑된 신호를 통합하는 단계,
    동일한 간격 동안, 상기 제2 스위치 신호 경로는 상기 제2 통합 및 전달 캐패시터에서 제2 연산 트랜스컨덕턴스 증폭기로 증폭된 신호를 전달하는 단계, 및
    상기 스위치된 캐패시터 노치 필터의 동작 사이클의 다음 절반 동안, 상기 두 개의 신호 경로의 통합 및 전달 기능이 역으로 되는 단계
    를 포함하는 초퍼-안정화된 증폭기 동작 방법.
  12. 제11항에 있어서, 상기 스위치된 캐패시터 노치 필터의 스위칭은, 상기 제1 연산 트랜스컨덕턴스 증폭기에 의해 생성되는 출력 신호의 초핑과 90˚ 만큼 위상이 어긋나 있는(switching of the switched capacitor notch filter is 90 degrees out of phase with the chopping of the output signal produced by the first operational transconductance amplifier) 초퍼-안정화된 증폭기 동작 방법.
  13. 제11항 또는 제12항에 있어서, 신호 전하의 손실 없이 상기 통합 및 전달 기능을 수행하는 단계를 포함하는 초퍼-안정화된 증폭기 동작 방법.
  14. 삭제
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