KR101008985B1 - Method for forming recess gate - Google Patents

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Abstract

반도체 기판에 게이트가 채워질 리세스(recess)홈을 형성하고, 리세스홈 형성 시 표면에 수반된 손상을 회복시키기 위해 표면을 건식 식각하고, 식각 시 상기 리세스홈 표면에 수반된 다공성 산화물층을 습식 제거한다. 다공성 산화물층의 제거에 의해 노출된 리세스홈 표면에 표면 보호를 위한 보호층을 형성한 후, 보호층이 형성된 리세스홈 표면 아래로 문턱 전압(Vt) 조절을 위한 불순물을 이온주입한다. 보호층을 제거한 후, 리세스홈 표면에 게이트 유전층을 형성하고, 리세스홈을 채우는 게이트를 형성하는 리세스 게이트 형성 방법을 제시한다. Forming a recess groove to be filled with a gate in the semiconductor substrate, dry etching the surface to recover damage accompanying the surface when the recess groove is formed, and forming a porous oxide layer accompanying the recess groove surface during etching Wet remove. After forming a protective layer for surface protection on the recess groove surface exposed by the removal of the porous oxide layer, an ion is implanted with impurities for adjusting the threshold voltage (Vt) below the recess groove surface on which the protective layer is formed. After removing the protective layer, a method of forming a gate of a recess is formed by forming a gate dielectric layer on a surface of the recess groove and forming a gate filling the recess groove.

리세스 게이트, 이온 주입, LET, 문턱 전압 Recess Gate, Ion Implantation, LET, Threshold Voltage

Description

리세스 게이트 형성 방법{Method for forming recess gate}Method for forming recess gate

본 발명은 반도체 소자에 관한 것으로, 특히, 트랜지스터(transistor)의 셀(cell) 문턱 전압(Vt) 변동을 억제시킬 수 있는 리세스 게이트(recess gate) 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of forming a recess gate capable of suppressing variations in cell threshold voltage (Vt) of a transistor.

디램(DRAM) 소자와 같은 반도체 소자의 디자인 룰(desi후 rule)이 60㎚급 이하로 급격히 축소되고 있다. 이에 따라, 셀 트랜지스터의 유효 채널(channel) 길이가 축소되고 있어 단채널 효과(short channel effect)가 우세해지고 있다. 이러한 단채널 효과를 억제하기 위해서, 게이트(gate) 아래의 반도체 기판의 채널 영역을 리세스(recess)시키고, 리세스된 홈을 채우게 게이트를 형성하는 리세스 게이트 구조가 도입되고 있다. 리세스 게이트 구조는 리세스홈에 의한 채널 길이의 확장을 구현할 수 있으며, 리세스홈의 바닥에 선폭이 보다 큰 벌브(bulb)를 형성하여 이러한 채널 길이 확장 효과를 더 증대시키고 있다. The design rules of semiconductor devices such as DRAM devices are rapidly being reduced to 60 nm or less. As a result, the effective channel length of the cell transistor is reduced, and the short channel effect is dominant. In order to suppress such a short channel effect, a recess gate structure is introduced that recesses the channel region of the semiconductor substrate under the gate and forms a gate to fill the recessed groove. The recess gate structure can realize the channel length extension by the recess groove, and a bulb having a larger line width is formed at the bottom of the recess groove to further increase the channel length expansion effect.

이러한 리세스홈을 형성하는 과정은 반도체 기판의 채널 영역에 대한 건식 식각 과정을 수반하므로, 이러한 건식 식각 과정에서 수반되는 플라즈마(plasma)에 의한 손상(damage)과 같은 식각 손상을 수반하고 있다. 이러한 식각 손상을 회복시 키기 위해서, 리세스홈 형성 후에 리세스홈이 형성된 반도체 기판 표면에 대한 큐어링(curing) 과정을 도입하는 방법이 고려될 수 있다. 이러한 큐어링 과정은 손상된 표면에 대한 가벼운 식각 처리(LET: Light Etching Treatment) 및 습식 세정(wet cleaning) 과정을 포함하여 수행될 수 있다. Since the process of forming the recess grooves involves dry etching of the channel region of the semiconductor substrate, the process of forming the recess grooves involves etching damage such as damage caused by plasma involved in the dry etching process. In order to recover such etching damage, a method of introducing a curing process on the surface of the recessed semiconductor substrate after the recess groove is formed may be considered. This curing process may be performed including a light etching treatment (LET) and a wet cleaning process on the damaged surface.

이때, 습식 세정 과정에서 리세스홈의 측벽이나 바닥 표면에 원하지 않은 국부 산화(local oxidation)가 유발되는 현상이 관측되고 있다. 이러한 국부 산화는 리세스홈의 내측 측벽 표면 및 바닥 표면이 미세한 굴곡을 가지게 유도하는 미세 덴트(fine dent)를 표면에 유발하는 요인으로 작용할 수 있다. 리세스홈 부분의 표면이 미세한 굴곡을 가지될 경우, 리세스홈 표면 상에 형성되는 게이트 유전층에 결함을 유도할 수 있고, 또한, 트랜지스터의 동작 시 국부적 전계 집중 현상을 유발하여 셀 트랜지스터 동작의 신뢰성을 저하시킬 수 있다. At this time, a phenomenon in which unwanted local oxidation is induced on the sidewall or the bottom surface of the recess groove during the wet cleaning process is observed. This local oxidation may act as a factor inducing fine dents on the surface of the inner sidewall surface and the bottom surface of the recess grooves to have fine curvature. If the surface of the recess groove has a minute curvature, defects may be induced in the gate dielectric layer formed on the recess groove surface, and localization of the electric field may occur during operation of the transistor, resulting in reliable cell transistor operation. Can be lowered.

미세한 굴곡의 표면은 리세스홈 표면 면적 또는 길이의 변화를 유도하므로, 게이트와 중접되는 반도체 기판의 채널 영역의 길이의 변동, 즉, 채널 길이의 변동을 유발할 수 있다. 이러한 채널 길이의 변동은 메모리 셀 트랜지스터들 상호 간에 문턱 전압의 상이함을 유발하여, 셀 문턱 전압의 산포를 증가시키는 요인으로 작용할 수 있다. 이에 따라, 셀 문턱 전압의 마진(margin)을 협소하게 유도하여, 셀 트랜지스터의 동작 및 메모리 셀의 동작 신뢰성이 저하될 수 있다. Since the minute curved surface induces a change in the recess groove surface area or length, it may cause variation in the length of the channel region of the semiconductor substrate overlapping the gate, that is, variation in the channel length. Such a change in channel length may cause a difference in threshold voltages between the memory cell transistors, thereby increasing the distribution of the cell threshold voltages. As a result, the margin of the cell threshold voltage is narrowly induced, so that the operation of the cell transistor and the operation reliability of the memory cell may be degraded.

본 발명은 트랜지스터(transistor)의 셀(cell) 문턱 전압(Vt)의 변동을 억제할 수 있는 리세스 게이트(recess gate) 형성 방법을 제시하고자 한다. The present invention is directed to a method of forming a recess gate capable of suppressing the variation of the cell threshold voltage Vt of a transistor.

본 발명의 일 관점은, 반도체 기판에 게이트가 채워질 리세스(recess)홈을 형성하는 단계; 상기 리세스홈 형성 시 상기 리세스홈 표면에 수반된 손상을 회복시키기 위해 상기 리세스홈 표면을 건식 식각하는 단계; 상기 식각 시 상기 리세스홈 표면에 수반된 다공성 산화물층을 습식 제거하는 단계; 상기 다공성 산화물층의 제거에 의해 노출된 상기 리세스홈 표면에 표면 보호를 위한 보호층을 형성하는 단계; 상기 보호층이 형성된 상기 리세스홈 표면 아래로 문턱 전압(Vt) 조절을 위한 불순물을 이온주입하는 단계; 상기 보호층을 제거하는 단계; 상기 보호층이 제거된 상기 리세스홈 표면에 게이트 유전층을 형성하는 단계; 및 상기 게이트 유전층 상에 상기 리세스홈을 채우는 게이트를 형성하는 단계를 포함하는 리세스 게이트 형성 방법을 제시한다. One aspect of the present invention provides a method of manufacturing a semiconductor device, comprising: forming a recess groove in a semiconductor substrate to be filled with a gate; Dry etching the recess groove surface to restore damage associated with the recess groove surface when the recess groove is formed; Wet removing the porous oxide layer on the recess groove surface during the etching; Forming a protective layer for surface protection on the surface of the recess groove exposed by the removal of the porous oxide layer; Ion implanting an impurity for controlling a threshold voltage (Vt) below a surface of the recess groove in which the protective layer is formed; Removing the protective layer; Forming a gate dielectric layer on a surface of the recess groove from which the protective layer is removed; And forming a gate filling the recess groove on the gate dielectric layer.

상기 리세스홈은 바닥 부분에 선폭이 상대적으로 넓은 벌브(bulb) 부분을 가지게 형성될 수 있다. The recess groove may be formed to have a bulb portion having a relatively wide line width at the bottom portion.

상기 건식 식각하는 단계는 상기 리세스홈 표면을 불화탄소 가스 및 산소 가스를 포함하는 식각 가스를 이용하여 일부 식각하여 상기 손상을 회복시키게 수행될 수 있다. The dry etching may be performed by partially etching the recess groove surface by using an etching gas including a fluorocarbon gas and an oxygen gas to recover the damage.

상기 다공성 산화물층을 습식 제거하는 단계는 상기 건식 식각 직후에 상기 다공성 산화물층 상에 희석 불산 또는 버퍼 산화물 식각액(BOE)을 제공하여 수행될 수 있다. The wet removal of the porous oxide layer may be performed by providing dilute hydrofluoric acid or a buffer oxide etchant (BOE) on the porous oxide layer immediately after the dry etching.

상기 보호층을 형성하는 단계는 상기 다공성 산화물층이 습식 제거된 표면 상에 오존수를 제공하여 표면을 산화시키는 단계를 포함하여 수행될 수 있다. The forming of the protective layer may be performed by providing ozone water on the surface from which the porous oxide layer is wet-removed to oxidize the surface.

상기 이온주입 단계 이후에 상기 보호층 상에 과수를 포함하는 세정액을 제공하여 표면 세정하는 단계를 더 포함할 수 있다. After the ion implantation step, it may further comprise the step of surface cleaning by providing a cleaning solution containing the fruit on the protective layer.

상기 보호층을 제거하는 단계는 희석 불산을 이용하는 습식 식각으로 상기 게이트 유전층 형성 직전에 사전 과정으로 수행될 수 있다. Removing the protective layer may be performed by a preliminary process immediately before the gate dielectric layer is formed by wet etching using dilute hydrofluoric acid.

본 발명의 실시예는 트랜지스터(transistor)의 셀(cell) 문턱 전압(Vt)의 변동을 억제할 수 있는 리세스 게이트(recess gate) 형성 방법을 제시할 수 있다. Embodiments of the present invention can provide a method of forming a recess gate capable of suppressing fluctuations in a cell threshold voltage Vt of a transistor.

본 발명의 실시예에서는 반도체 기판의 활성 영역(active region)에 리세스홈을 형성하는 식각 과정을 수행한 후, 식각 손상을 제거하는 가벼운 식각 처리(LET) 과정을 수행하고, LET 과정에 수반되어 형성된 다공성 산화물층(porous oxide layer)을 습식으로 제거한다. 이후에, 노출된 리세스홈의 측벽 및 바닥 표면을 오존(ozone) 표면 처리를 수행하여, 다공성 산화물층의 제거와 함께 보다 치밀하고 균일한 막질의 화학적 산화물층(chemical oxide layer)을 유도한다. 이후에, 리세스홈의 표면 아래에 불순물을 주입하여 트랜지스터의 문턱 전압을 조절하는 이 온 주입 과정을 수행한 후, 습식 세정을 수행하고, 리세스홈 표면 상에 게이트 유전층을 형성한다.In an embodiment of the present invention, after performing an etching process for forming a recess groove in an active region of the semiconductor substrate, a light etching process (LET) process for removing etching damage is performed, and the LET process is performed. The porous oxide layer formed is wet removed. Subsequently, ozone surface treatment is performed on the sidewalls and bottom surfaces of the exposed recess grooves to remove the porous oxide layer, leading to a more dense and uniform chemical oxide layer. Subsequently, an ion implantation process for adjusting the threshold voltage of the transistor by implanting impurities under the surface of the recess groove is performed, followed by wet cleaning, and forming a gate dielectric layer on the recess groove surface.

본 발명의 실시예에서는 LET에 수반된 다공성 산화물층을 제거해줌으로써, 다공성 산화물층의 균열 또는 기공(pore)을 통해 습식 화학액이 침투하여 국부적 산화를 일으키는 작용을 유효하게 억제시킬 수 있다. 이에 따라, 리세스홈 표면에 미세 덴트와 같은 굴곡진 표면 형상이 유발되는 것을 억제할 수 있어, 굴곡진 표면에 의한 채널 길이의 변동을 유효하게 억제할 수 있다. 셀 트랜지스터들의 채널 길이의 변동을 억제할 수 있으므로, 셀 트랜지스터들의 채널 길이를 보다 균일하게 유도할 수 있다. 따라서, 셀 트랜지스터들 사이의 문턱 전압 변동을 억제할 수 있으므로, 셀 문턱 전압의 산포를 줄일 수 있다. 예컨대, 셀 문터 전압의 산포를 대략 150mV 이상에서 대략 50 내지 80mV 정도 수준을 감소시킬 수 있다. In the embodiment of the present invention, by removing the porous oxide layer accompanying the LET, the wet chemical solution penetrates through cracks or pores of the porous oxide layer to effectively inhibit the action of causing local oxidation. As a result, it is possible to suppress the occurrence of curved surface shapes such as fine dents on the recess groove surface, and to effectively suppress fluctuations in the channel length caused by the curved surface. Since the fluctuation in the channel length of the cell transistors can be suppressed, the channel length of the cell transistors can be induced more uniformly. Therefore, the variation of the threshold voltage between the cell transistors can be suppressed, thereby reducing the spread of the cell threshold voltage. For example, the distribution of the cell Munter voltage can be reduced by about 50 to 80 mV above about 150 mV.

도 1 내지 도 9는 본 발명의 실시예에 따른 리세스 게이트 형성 방법을 보여주는 도면들이다. 1 to 9 illustrate a method of forming a recess gate according to an exemplary embodiment of the present invention.

도 1을 참조하면, 셀 영역(cell region)과 주변 영역(peripheral region)으로 구분될 수 있는 반도체 기판(100) 상에 셀 영역의 활성 영역의 일부를 노출하는 식각 마스크(etch mask; 200)를 형성한다. 식각 마스크(200)가 여는 영역의 셀 트랜지스터의 채널 영역에 해당되는 활성 영역 부분으로 설정된다. 이러한 식각 마스크(200)는 하드 마스크(hard mask)를 포함하여 형성될 수 있다. Referring to FIG. 1, an etch mask 200 is exposed on a semiconductor substrate 100 that may be divided into a cell region and a peripheral region to expose a portion of an active region of a cell region. Form. The etching mask 200 is set to an active region corresponding to the channel region of the cell transistor in the opening region. The etching mask 200 may be formed to include a hard mask.

식각 마스크(200)에 의해 노출된 반도체 기판(100) 영역을 선택적으로 식각하여 리세스홈(300)을 형성한다. 리세스홈(300)은 바닥 부분에 선폭이 상대적으로 넓은 벌브(bulb)를 가지는 벌브형 리세스홈 구조로 형성될 수 있다. 이러한 식각 과정은 플라즈마(plasma) 식각과 같은 건식 식각 과정을 포함하여 형성될 수 있다. 따라서, 리세스홈(300)의 내측 측벽이나 바닥의 표면 부분에 플라즈마나 식각 에천트(etcahnt)에 의한 손상층이 유발될 수 있다. 이러한 식각 손상층은 트랜지스터의 정상 동작을 저해하는 요소로 작용할 수 있으므로, 식각 손상층을 큐어링(curing)하는 과정이 수행된다. The recess groove 300 is formed by selectively etching the region of the semiconductor substrate 100 exposed by the etching mask 200. The recess groove 300 may be formed in a bulb type recess groove structure having a bulb having a relatively wide line width at the bottom portion. This etching process may be formed including a dry etching process such as plasma etching. Therefore, a damage layer by plasma or an etchant may be induced on the inner sidewall or bottom surface of the recess groove 300. Since the etch damage layer may act as a factor that inhibits the normal operation of the transistor, a process of curing the etch damage layer is performed.

도 2를 참조하면, 리세스홈(300)의 내측벽 표면에 가벼운 식각 처리(LET) 과정을 수행하여 측벽 표면에 유발된 손상층을 제거 또는 큐어링시킨다. 이러한 LET 과정은 불화탄소(CFx) 계열의 식각 소스(etch source) 및 산소(O2)와 같은 산화 소스를 반응 가스로 이용한 식각 과정으로 수행될 수 있다. 이러한 식각 과정은 플라즈마(plasma)이러한 식각 처리에 의해 식각 손상층이 큐어링될 수 있지만, 이러한 식각 처리 과정에 사용된 산화 가스 등에 의해서, 리세스홈(300)의 표면에 다공성 산화물층(310)이 생성될 수 있다. Referring to FIG. 2, a light etching process (LET) is performed on the inner wall surface of the recess groove 300 to remove or cure the damage layer caused on the side wall surface. The LET process may be performed by an etching process using an fluorine carbon (CF x ) -based etching source and an oxidation source such as oxygen (O 2 ) as a reaction gas. In the etching process, the etching damage layer may be cured by an etching process such as plasma, but the porous oxide layer 310 is formed on the surface of the recess groove 300 by the oxidizing gas used in the etching process. Can be generated.

LET 과정에서 생성되는 산화물층(310)은 균열이나 기공(pore: 311)을 가지는 다공성 막질로 생성되는 것으로 관측되고 있다. 이러한 다공성 산화물층(311) 상에는 LET 과정에서 미반응된 가스 등이 응축(condensation)되어 물방울 형태의 응축 잔류물(313)이 유발될 수 있다. 이러한 응축 잔류물(313)은 다공성 산화물층(311) 상에 불규칙하게 국부적으로 잔류될 수 있다. The oxide layer 310 generated during the LET process is observed to be formed of a porous membrane having cracks or pores (pores 311). On the porous oxide layer 311, the unreacted gas, etc., during the LET process may be condensed, causing condensation residue 313 in the form of droplets. This condensation residue 313 may remain irregularly locally on the porous oxide layer 311.

도 3을 참조하면, LET 과정에 유발된 응축 잔류물(313)은 리세스홈(310)의 표면 아래의 반도체 기판(100) 부분에 불순물을 이온주입할 때, 불순물의 이온 주입을 막는 장벽(barrier)로 작용할 수 있다. 불순물의 이온 주입은 리세스홈(310) 부분에 보론(boron)과 같은 불순물을 주입함으로써, 채널의 문턱 전압(Vt)을 원하는 수준으로 유지하기 위해서 수행된다. 그런데, 이러한 불순물 이온 주입이 응축 잔류물(313)에 의해서 국부적으로 제한될 경우, 불균일한 불순물층이 유발되고 이에 따라 문턴 전압 분포의 불균일이 유발될 수 있다. 이러한 문턱 전압의 악영향을 억제하기 위해서, 응축 잔류물(313)을 제거하는 세정 과정이 요구된다. Referring to FIG. 3, the condensation residue 313 caused by the LET process is a barrier that prevents ion implantation of impurities when ion is implanted into a portion of the semiconductor substrate 100 under the surface of the recess groove 310. It can act as a barrier. Ion implantation of impurities is performed to maintain a threshold voltage Vt of the channel at a desired level by implanting impurities such as boron in the recess groove 310. However, when such impurity ion implantation is locally limited by the condensation residue 313, a non-uniform impurity layer may be induced, thereby causing a non-uniformity of the Munton voltage distribution. In order to suppress such adverse effects of the threshold voltage, a cleaning process for removing the condensation residue 313 is required.

도 4를 참조하면, 응축 잔류물(313)을 제거하는 세정 과정은 황산 과수 혼합액(SPM: Sulfuric acid Peroxide Mixture)을 이용하여 수행하는 과정을 고려할 수 있다. 이러한 SPM 세정 후 제1표준 세정(SC1: Standard Cleaning 1)과정이 수반될 수 있다. 이때, 다공성 산화물층(310)의 균열 또는 기공(311)을 통해, 과수(H2O2)가 다공성 산화물층(310) 하부의 반도체 기판(100) 표면으로 침투될 수 있다. 과수의 침투에 의해 기공(311)의 하부에 위치하는 반도체 기판(100) 표면의 실리콘(Si)이 과수와 반응하여 국부적으로 산화될 수 있다. 이러한 국부적 산화에 의해서 미세한 산화물 반점(315)들이 형성될 수 있다. Referring to FIG. 4, a washing process of removing the condensation residue 313 may be performed by using a sulfuric acid peroxide mixture (SPM). After the SPM cleaning, a first standard cleaning (SC1) process may be involved. At this time, the fruit tree H 2 O 2 may penetrate into the surface of the semiconductor substrate 100 under the porous oxide layer 310 through cracks or pores 311 of the porous oxide layer 310. Due to the penetration of the fruit, silicon (Si) on the surface of the semiconductor substrate 100 positioned below the pores 311 may react with the fruit to be locally oxidized. By this local oxidation, fine oxide spots 315 can be formed.

이러한 국부 산화의 유발 여부는 도 10의 실험 결과 그래프(graph)에 의해서 입증될 수 있다. LET 산화에 의해 유발된 산화층에 대해 SPM 세정 전후의 두께를 측정한 결과, 그 두께가 31.71Å에서 38.89Å으로 증가됨을 알 수 있다. 비교예로서 열산화물층의 경우 SPM 세정 전후에 34.53Å에서 34.95Å으로 측정 오차 범위 내의 변동을 보이고 있다. 이러한 결과는 LET 산화에 의해 유발된 산화물층을 SPM 세정할 경우 계면에서의 국부적 산화가 유발됨을 입증하고 있다. Whether such local oxidation is induced can be demonstrated by the graph of the experimental result of FIG. 10. As a result of measuring the thickness before and after the SPM cleaning for the oxide layer caused by LET oxidation, it can be seen that the thickness increases from 31.71 kV to 38.89 kPa. As a comparative example, the thermal oxide layer showed a variation within the measurement error range from 34.53 kV to 34.95 kV before and after the SPM cleaning. These results demonstrate that SPM cleaning of the oxide layer caused by LET oxidation causes local oxidation at the interface.

이와 같이 유발된 산화물 반점(315)들은 리세스홈(300)의 표면 상에 게이트 유전층을 형성하는 과정에 수반되는 사전 세정(pre-cleaning) 과정에서 제거되며, 이에 따라, 산화물 반점(315)의 위치에 미세한 홈들 즉, 덴트(dent)들이 유발되게 된다. 이러한 미세 덴트들의 유발은 리세스홈(300)의 표면적을 원하지 않게 불규칙적으로 증가시키고, 트랜지스터의 채널 길이를 원하지 않게 불규칙적으로 증가시키게 된다. 이에 따라, 채널에서의 문턱 전압들이 상당히 크게 변동되게 되며, 이는 셀 트랜지스터들의 문턴 전압의 산포를 증가시켜, 셀 트랜지스터들의 동작 신뢰성을 저하시키는 요인으로 작용하게 된다. The oxide spots 315 thus induced are removed in the pre-cleaning process associated with forming the gate dielectric layer on the surface of the recess groove 300, and thus, the oxide spots 315 may be removed. Fine grooves, or dents, are caused in the location. The induction of such fine dents undesirably increases the surface area of the recess groove 300 and undesirably increases the channel length of the transistor. Accordingly, the threshold voltages in the channel fluctuate considerably, which increases the distribution of the moon turn voltages of the cell transistors, thereby reducing the operational reliability of the cell transistors.

도 5를 참조하면, 본 발명의 실시예에서는, 이러한 LET 과정에 수반되는 도 2 내지 도 4에 제시된 바와 같은 여러 결함들을 억제시키고 보상시키기 위해서, LET 과정에 수반된 다공성 산화물층(310)을 습식 식각으로 제거한다. 습식 식각은 희석 불산(diluted HF)을 이용하여 수행되며, 다공성 산화물층(310)의 두께에 대해 100% 내지 200% 정도 제거될 수 있는 식각 시간으로 수행될 수 있다. 이때, 희석 불산은 대략 0.02% 내지 2% 정도 희석된 불산을 이용하며, 대략 20℃ 내지 30℃ 정도 온도에서 수행된다. 이때, 희석 불산 외에 버퍼 산화물 식각액(BOE: Buffer Oxide Etchant)을 이용할 수 있다. Referring to FIG. 5, in the embodiment of the present invention, the porous oxide layer 310 involved in the LET process is wetted to suppress and compensate for various defects as shown in FIGS. 2 to 4 accompanying the LET process. Remove by etching. The wet etching may be performed using dilute hydrofluoric acid (diluted HF), and may be performed with an etching time that may be removed by about 100% to 200% with respect to the thickness of the porous oxide layer 310. At this time, the dilute hydrofluoric acid uses hydrofluoric acid diluted about 0.02% to 2%, and is performed at a temperature of about 20 ° C to 30 ° C. In this case, a buffer oxide etchant (BOE) may be used in addition to dilute hydrofluoric acid.

도 6을 참조하면, 희석 불산에 의해서 다공성 산화물층(310)이 제거된 리세스홈(300)의 깨끗한 표면에 화학액(chemical)에 의한 산화 반응에 의해서 형성되는 화학적 산화물층을 표면 보호층(320)으로 형성한다. 이러한 화학적 산화 반응을 위해서, 리세스홈(300)의 표면을 오존(ozone) 처리하여 오존에 의한 산화 작용에 의해 화학적 산화물층을 형성한다. 오존 처리는 대략 5ppm 내지 40ppm의 오존수를 이용하여 대략 10℃ 내지 25℃의 온도 범위에서 대략 20초 내지 600초 정도 수행한다. Referring to FIG. 6, a chemical protective layer formed by an oxidation reaction with a chemical is formed on a clean surface of the recess groove 300 from which the porous oxide layer 310 is removed by dilute hydrofluoric acid. 320). For such a chemical oxidation reaction, the surface of the recess groove 300 is ozone treated to form a chemical oxide layer by oxidation by ozone. The ozone treatment is performed for about 20 seconds to about 600 seconds at a temperature range of about 10 ° C to 25 ° C using ozone water of about 5 ppm to 40 ppm.

이와 같은 오존 세정 처리에 의해서 형성된 화학적 산화물층은 화학적 산화 반응에 의해서 형성되므로, 열 산화에 의해서 형성되는 산화물층과 유사한 균일하고 치밀한 실리콘 산화물층으로 구성될 수 있다. 따라서, LET에 수반된 산화물층과 같은 기공(311)이나 균열을 포함하지 않게 화학적 산화물층이 형성되므로, 보호층(320)은 리세스홈(300)의 표면을 보다 신뢰성있게 덮어 보호하게 된다. 이와 함께, LET에 수반된 다공성 산화물층(310)은 LET 수행 직후에 수행되는 희석 불산에 의한 습식 식각에 의해서 제거되므로, 식각 제거 시 다공성 산화물층(310) 상의 응축 잔류물(313) 또한 함께 제거되게 된다. Since the chemical oxide layer formed by such an ozone cleaning treatment is formed by a chemical oxidation reaction, it can be composed of a uniform and dense silicon oxide layer similar to the oxide layer formed by thermal oxidation. Therefore, since the chemical oxide layer is formed without including pores 311 or cracks such as the oxide layer accompanying the LET, the protective layer 320 covers the surface of the recess groove 300 more reliably. In addition, since the porous oxide layer 310 accompanying the LET is removed by wet etching by dilute hydrofluoric acid performed immediately after performing the LET, the condensation residue 313 on the porous oxide layer 310 is also removed together during the etching. Will be.

도 7을 참조하면, 반도체 기판(100)의 셀 영역을 열고, 주변 영역을 덮는 이온주입 마스크(400)를 포토레지스트(photoresist) 등으로 형성하고, 리세스홈(300) 부분에 문턱전압(Vt) 조절을 위한 이온 주입을 수행한다. 이온 주입은 불화보론(BF2)을 불순물 소스(source)로 이용하여, 1.0E13 원자수(atoms)/㎠ 내지 3.0E13 원자수/㎠ 정도의 농도로 보론을 이온주입한다. 이때, 대략 5ev 내지 30eV 정도의 이온 주입 에너지가 이용될 수 있다. 또한, 이온주입 효율의 증대를 위해서, 수직 한 방향으로 주입되는 주입각 0°에서 대략 7°범위 내에서 기울어진 주입각으로 주입하는 경사 주입 방식으로 수행될 수 있다. Referring to FIG. 7, the cell region of the semiconductor substrate 100 is opened, and an ion implantation mask 400 covering the peripheral region is formed of a photoresist or the like, and the threshold voltage Vt is formed in the recess groove 300. Perform ion implantation for regulation. In the ion implantation, boron is implanted at a concentration of about 1.0E13 atoms / cm 2 to 3.0E13 atoms / cm 2 using boron fluoride (BF 2 ) as an impurity source. In this case, an ion implantation energy of about 5 ev to 30 eV may be used. In addition, in order to increase the ion implantation efficiency, it may be performed by an inclined implantation method implanted at an implantation angle inclined within a range of 0 ° to approximately 7 ° implanted in a vertical direction.

도 8을 참조하면, 이온주입 마스크(400)로 사용된 포토레지스트를 애슁(ashing)하여 제거하고, 애슁 후 잔류물을 세정하는 과정을 수행한다. 세정 과정에서 SPM 세정액과 같이 과수가 포함된 세정액을 이용하여도, 보호층(320)에 의해 리세스홈(300)의 표면이 보호되어 과수와의 접촉이 유효하게 차단될 수 있다. 이에 따라, 과수와 같은 산화성 화학액의 침투에 의한 국부적 산화가 억제 또는 방지될 수 있다. Referring to FIG. 8, a process of ashing and removing the photoresist used as the ion implantation mask 400 and cleaning the residue after ashing is performed. Even in the cleaning process, even when the cleaning solution including the fruit water is used, such as the SPM cleaning liquid, the surface of the recess groove 300 may be protected by the protective layer 320 to effectively block the contact with the fruit water. Accordingly, local oxidation by the penetration of oxidizing chemicals such as fruit trees can be suppressed or prevented.

도 9를 참조하면, 리세스홈(300)의 표면 상에 게이트 유전층(510)을 형성한다. 게이트 유전층(510)을 형성하기 위한 예비 과정으로, 보호층(320)을 제거하는 사전 세정 과정을 희석 불산을 이용하는 습식 식각으로 수행한다. 보호층(320)의 제거에 의해 노출되는 깨끗한 표면 상에 게이트 유전층(510)을 형성한다. 본 발명의 실시예에서는 국부적 산화를 억제할 수 있으므로, 보호층(320)의 제거에 의해 노출된 리세스홈(300)의 표면에는 미세 덴트와 같은 굴곡진 표면 형상이 억제되어 매우 균일한 표면 상태를 준비할 수 있다. 이에 따라, 게이트 유전층(510)의 두께 균일도 또한 개선될 수 있다. 게이트 유전층(510) 상에 리세스홈(300)을 채우는 게이트(530)를 형성하여 디램 소자의 트랜지스터 구조를 구현한다. 9, a gate dielectric layer 510 is formed on a surface of the recess groove 300. As a preliminary process for forming the gate dielectric layer 510, a pre-cleaning process for removing the protective layer 320 is performed by wet etching using dilute hydrofluoric acid. The gate dielectric layer 510 is formed on a clean surface that is exposed by the removal of the protective layer 320. In the embodiment of the present invention, since local oxidation can be suppressed, a curved surface shape such as fine dents is suppressed on the surface of the recess groove 300 exposed by the removal of the protective layer 320, thereby providing a very uniform surface state. You can prepare. Accordingly, thickness uniformity of the gate dielectric layer 510 may also be improved. A gate 530 filling the recess groove 300 on the gate dielectric layer 510 is formed to implement a transistor structure of a DRAM device.

본 발명의 실시예에서는 리세스홈(300)을 형성하는 과정에 유발되는 다공성 산화물층(310)을 제거하는 과정 및 보호층(320)을 형성하는 과정을 도입함으로써, 게이트 유전층(510) 아래의 채널 부분의 표면이 굴곡된 형상을 가지는 것을 억제할 수 있다. 채널 표면의 굴곡진 형상을 유도하는 국부적 산화가 억제됨에 따라, 국부적 산화에 의한 셀 트랜지스터의 동작 불균일 또는 동작 신뢰성 저하를 억제할 수 있다. 특히, 채널 길이의 변동을 억제하여 셀 문턱 전압의 변동을 줄여 셀 문턴 전압의 산포가 증가되는 것을 억제할 수 있다. 또한, 게이트 유전층(510) 아래의 채널 표면이 미세하게 굴곡지는 것을 억제할 수 있어, 트랜지스터의 동작 시 국부적 전계 집중이 유도되는 것을 억제할 수 있다. 이에 따라, 누설 전류의 증가를 억제하고, 셀 트랜지스터의 동작 균일성을 개선할 수 있다. In the exemplary embodiment of the present invention, a process of removing the porous oxide layer 310 and the process of forming the protective layer 320 induced by the process of forming the recess groove 300 may be performed. It is possible to suppress that the surface of the channel portion has a curved shape. As local oxidation, which induces a curved shape of the channel surface, is suppressed, it is possible to suppress an operation unevenness or a decrease in operational reliability of the cell transistor due to local oxidation. In particular, it is possible to suppress the variation of the cell length voltage by suppressing the fluctuation of the channel length to suppress the increase in the distribution of the cell munturn voltage. In addition, the surface of the channel under the gate dielectric layer 510 may be suppressed to be minutely bent, so that local electric field concentration may be suppressed during the operation of the transistor. As a result, an increase in leakage current can be suppressed, and operation uniformity of the cell transistor can be improved.

도 1 내지 도 9는 본 발명의 실시예에 따른 리세스 게이트 형성 방법을 보여주는 도면들이다. 1 to 9 illustrate a method of forming a recess gate according to an exemplary embodiment of the present invention.

도 10은 SPM 세정 시 국부적 산화가 유발되는 정도를 보여주는 측정 그래프이다. 10 is a measurement graph showing the extent to which local oxidation is induced upon SPM cleaning.

Claims (7)

반도체 기판에 게이트가 채워질 리세스(recess)홈을 형성하는 단계;Forming a recess groove in the semiconductor substrate to be filled with the gate; 상기 리세스홈 형성 시 상기 리세스홈 표면에 수반된 손상을 회복시키기 위해 상기 리세스홈 표면을 건식 식각하는 단계; Dry etching the recess groove surface to restore damage associated with the recess groove surface when the recess groove is formed; 상기 건식 식각에 의해 상기 리세스홈 표면에 발생된 다공성 산화물층을 습식 제거하는 단계;Wet removing the porous oxide layer formed on the recess groove surface by the dry etching; 상기 다공성 산화물층의 제거에 의해 노출된 상기 리세스홈 표면에 표면 보호를 위한 보호층을 형성하는 단계;Forming a protective layer for surface protection on the surface of the recess groove exposed by the removal of the porous oxide layer; 상기 보호층이 형성된 상기 리세스홈 표면 아래로 문턱 전압(Vt) 조절을 위한 불순물을 이온주입하는 단계;Ion implanting an impurity for controlling a threshold voltage (Vt) below a surface of the recess groove in which the protective layer is formed; 상기 보호층을 제거하는 단계; Removing the protective layer; 상기 보호층이 제거된 상기 리세스홈 표면에 게이트 유전층을 형성하는 단계; 및Forming a gate dielectric layer on a surface of the recess groove from which the protective layer is removed; And 상기 게이트 유전층 상에 상기 리세스홈을 채우는 게이트를 형성하는 단계를 포함하는 리세스 게이트 형성 방법.Forming a gate filling the recess groove on the gate dielectric layer. 제1항에 있어서,The method of claim 1, 상기 리세스홈은 바닥 부분에 선폭이 상대적으로 넓은 벌브(bulb) 부분을 가지게 형성되는 리세스 게이트 형성 방법.And the recess groove has a bulb portion having a relatively wide line width at a bottom portion thereof. 제1항에 있어서,The method of claim 1, 상기 건식 식각하는 단계는 The dry etching step 상기 리세스홈 표면을 불화탄소 가스 및 산소 가스를 포함하는 식각 가스를 이용하여 일부 식각하여 상기 손상을 회복시키는 리세스 게이트 형성 방법.And partially etching the recess groove surface by using an etching gas including a fluorocarbon gas and an oxygen gas to recover the damage. 제1항에 있어서,The method of claim 1, 상기 다공성 산화물층을 습식 제거하는 단계는Wet removing the porous oxide layer is 상기 건식 식각 직후에 상기 다공성 산화물층 상에 희석 불산 또는 버퍼 산화물 식각액(BOE)을 제공하여 수행되는 리세스 게이트 형성 방법.And forming a dilute hydrofluoric acid or buffer oxide etchant (BOE) on the porous oxide layer immediately after the dry etching. 제1항에 있어서,The method of claim 1, 상기 보호층을 형성하는 단계는Forming the protective layer 상기 다공성 산화물층이 습식 제거된 표면 상에 오존수를 제공하여 표면을 산화시키는 단계를 포함하는 리세스 게이트 형성 방법.And providing ozone water on the surface from which the porous oxide layer has been wet removed to oxidize the surface. 제1항에 있어서,The method of claim 1, 상기 이온주입 단계 이후에After the ion implantation step 상기 보호층 상에 과수를 포함하는 세정액을 제공하여 표면 세정하는 단계를 더 포함하는 리세스 게이트 형성 방법. And cleaning the surface by providing a cleaning liquid including fruit water on the protective layer. 제1항에 있어서,The method of claim 1, 상기 보호층을 제거하는 단계는Removing the protective layer 희석 불산을 이용하는 습식 식각으로 상기 게이트 유전층 형성 직전에 사전 과정으로 수행되는 리세스 게이트 형성 방법. The recess gate forming method is performed by a preliminary process immediately before the gate dielectric layer is formed by wet etching using dilute hydrofluoric acid.
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