KR101008783B1 - Ｄｍｏｓ 트랜지스터 - Google Patents

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산요 세미컨덕터 컴퍼니 리미티드
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Abstract

DMOS 트랜지스터의 온 저항을 저감함과 함께, 정전 파괴 강도의 열화를 방지하는 것을 과제로 한다. DMOS 트랜지스터의 소스층(5)의 단부는, 게이트 전극(7)의 내측의 코너부(7A)로부터 후퇴하여 배치되어 있다. 또한，소스층(5) 상의 실리사이드층(11)을 소스층(5)의 단부로부터 밖으로 연장시키지 않도록 하였다. 즉, 소스층(5)의 표면에는 실리사이드층(11)을 형성하지만, 소스층(5)과 게이트 전극(7)의 내측의 코너부(7A) 사이에 노출된 보디층(4)의 표면에 대해서는, 실리사이드층(11)을 형성하고 있지 않다. 이것에 의해，전류 집중이 없어져서, 전류는 DMOS 트랜지스터의 전체에 거의 균일하게 흐르도록 되기 때문에, 정전 파괴 강도를 향상시킬 수 있다.
DMOS 트랜지스터, 실리사이드층, 층간 절연막, 게이트 전극, 전계 완화

Description

ＤＭＯＳ 트랜지스터{DMOS TRANSISTOR}
본 발명은, DMOS 트랜지스터에 관한 것이다.
DMOS 트랜지스터(Double-diffused M0S transistor)는, 불순물의 이중 확산에 의해 소스층과 채널로 되는 보디층이 형성된 M0S 전계 효과형 트랜지스터로서, 전원 회로나 드라이버 회로 등의 전력용 반도체 소자로서 이용되고 있다.
최근, 휴대 전화 등의 전자 기기의 소형화, 저소비 전력화의 요구에 따라, DMOS 트랜지스터의 온 저항(DMOS 트랜지스터가 온하고 있을 때의 저항)의 저감이 요구되고 있다.
특허 문헌 1∼6에는, DMOS 트랜지스터의 온 저항의 저감, 내압의 향상 등에 관한 기술이 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 평10-233508호 공보
[특허 문헌 2] 일본 특허 공개 제2004-39773호 공보
[특허 문헌 3] 일본 특허 공개 제2004-79800호 공보
[특허 문헌 4] 일본 특허 공개 제2007-128978호 공보
[특허 문헌 5] 일본 특허 공표 제2007-535813호 공보
[특허 문헌 6] 일본 특허 공개 제2008-34737호 공보
DMOS 트랜지스터의 온 저항을 저감하기 위해서, 소스층 등의 표면에, 코발트나 티탄 등의 천이 금속과 실리콘의 반응 생성물인 실리사이드층을 형성하는 것이 유효하다. 그러나, 실리사이드층은 저저항이기 때문에, 트랜지스터 내에서 전계, 전류의 집중을 일으키기 쉬어, DMOS 트랜지스터의 정전 파괴 강도가 열화한다고 하는 문제가 있다.
본 발명의 DMOS 트랜지스터는, 반도체층과, 상기 반도체층의 표면에 형성된 제1 도전형의 보디층과, 상기 보디층의 표면에 형성된 제2 도전형의 소스층과, 상기 소스층의 표면에 형성된 실리사이드층과, 상기 보디층 및 상기 소스층을 둘러싸고 링 형상으로 형성된 게이트 전극을 구비하고，상기 소스층의 단부는 상기 게이트 전극의 내측의 코너부로부터 후퇴하여 배치되며, 상기 소스층과 상기 게이트 전극의 내측의 코너부 사이에 노출된 상기 보디층의 표면에 상기 실리사이드층이 형성되어 있지 않은 것을 특징으로 한다.
상기 구성에 의하면, 소스층의 표면에 형성된 실리사이드층을 형성하였으므로, DMOS 트랜지스터의 온 저항을 저감할 수 있다.
또한，소스층의 단부는 게이트 전극의 내측의 코너부로부터 후퇴하여 배치되며, 소스층과 게이트 전극의 내측의 코너부 사이에 노출된 보디층의 표면에 실리사 이드층이 형성되어 있지 않다고 하는 구성을 채용하였으므로, DMOS 트랜지스터의 외부로부터 서지 전류 등에 수반하는 전하가 들어갔을 때에, 소스 단부에서의 전계가 완화되어, 이 부분에서의 전류 집중도 일어나기 어렵기 때문에 정전 파괴 강도의 열화를 방지할 수 있다.
본 발명의 DMOS 트랜지스터에 의하면, DMOS 트랜지스터의 온 저항을 저감함과 함께, 그 정전 파괴 강도의 열화를 방지할 수 있다.
본 발명의 실시 형태에 의한 DMOS 트랜지스터는, 전원 회로나 드라이버 회로 등의 전력용 반도체 소자로서, IC에 내장할 수 있으며，특히, 실리사이드 기술을 이용하여 매우 낮은 온 저항(예를 들면, 100mΩ)을 실현함과 함께, 전계, 전류가 집중하지 않도록 실리사이드층을 형성함으로써, 정전 파괴 강도의 열화를 방지한 것이다.
이하, 이 DMOS 트랜지스터의 구성에 대하여 도면을 참조하여 설명한다. 도 1은, 본 발명의 실시 형태에 의한 DMOS 트랜지스터의 평면도, 도 2는 도 1의 X-X선에서의 단면도, 도 3은 도 1의 Y-Y선에서의 단면도이다.
도시한 바와 같이, P형의 실리콘 기판(1) 상에 N-형의 실리콘층(2)이 에피택셜 성장에 의해 형성되어 있다. 실리콘 기판(1)과 실리콘층(2)의 경계에는, 실리콘층(2)보다 고농도인 N+형의 매립층(3)이 형성되는 것이 바람직하다. 이것은, DMOS 트랜지스터의 드레인 저항을 저감하기 위해 형성되고, 실리콘 기판(1)에 도입 된 안티몬(Sb) 등의 N형 불순물이 상기 에피택셜 성장시에 실리콘층(2) 내에 상방 확산됨으로써 형성된다.
실리콘층(2)의 표면에는, P형 불순물의 확산에 의해 P+형의 보디층(4)이 형성되어 있다. 보디층(4)의 표면에는 N++형의 소스층(5)이 형성되어 있다. 또한，보디층(4)의 표면에 보디층(4)의 전위를 소스 전위로 설정하기 위한 P++형의 보디 전위 설정층(6)이 형성되어 있는 것이 바람직하다. 이 보디 전위 설정층(6)은 소스층(5)에 둘러싸여 있다.
그리고, 보디층(4) 및 소스층(5)을 둘러싸고 링 형상의 게이트 전극(7)이 형성되어 있다. 게이트 전극(7)은 링의 내측에 4개의 코너부(7A)(도 1에서 파선으로 둘러싼 부분)를 갖고 있다. 또한, N+형이란 N-형보다 고농도인 확산층이며, N++형이란 N+형보다 고농도인 N형 확산층인 것을 나타내고 있다. 마찬가지로, P++형이란 P+형보다 고농도인 P형 확산층인 것을 나타내고 있다.
게이트 전극(7)은, 실리콘층(2)의 표면에 형성된 게이트 절연막(8) 상에 형성되어 있다. 게이트 전극(7)의 좌우의 양단부는, 게이트 절연막(8)으로부터 DMOS 트랜지스터의 주위를 둘러싸고 형성된 전계 완화 절연막(9) 상에 연장되어 있다. 전계 완화 절연막(9)은, 예를 들면 LOCOS(Local Oxidation Of Silicon)법에 의해 형성된 게이트 절연막(8)보다 두꺼운 절연막이며, DMOS 트랜지스터의 게이트 전계를 완화하는 역할을 갖는다(도 1, 도 2를 참조).
상기 보디층(4)은, 게이트 전극(7)을 마스크로 한 이온 주입법에 의해, 게이트 전극(7)의 내측의 엣지에 자기 정합적으로 형성되어 있다. 그리고, 보디층(4) 의 단부는, 게이트 전극(7)의 단부 하방의 실리콘층(2)까지 횡 방향으로 연장되어 있다. 게이트 전극(7)의 하방에서 게이트 전극(7)에 중첩된 보디층(4)의 부분이 채널 영역 CH로 되어 있다(도 3을 참조). 또한，게이트 전극(7)의 외측에 인접하여, 실리콘층(2)의 표면에 N++형의 드레인층(10)이 형성되어 있다.
상기 구성의 DMOS 트랜지스터에서, 게이트 전극(7)에 임계값 이상의 전압을 인가하면，채널 영역 CH가 P형으로부터 N형으로 반전되어, DMOS 트랜지스터는 온한다. 그리고, 이 상태에서 소스층(5)과 드레인층(10) 사이에 전압을 인가하면，소스층(5)으로부터 실리콘층(2)을 통하여 드레인층(10)에 이르는 소스 드레인 간의 전류 경로가 형성된다.
본 실시 형태에서는，DMOS 트랜지스터의 온 저항을 저감하기 위해서, 소스층(5), 보디 전위 설정층(6), 드레인층(10)의 표면에는, Ti(티탄) 실리사이드, Co(코발트) 실리사이드 등의 실리사이드층(11)이 형성되어 있다.
상기 구성에서, 게이트 전극(7)의 내측의 코너부(7A)에서는，DMOS 트랜지스터의 외부로부터 서지 전류 등에 수반하는 전하가 들어간 경우, 전계 집중이 일어나기 쉽다. 따라서，소스층(5)의 단부는 게이트 전극(7)의 내측의 코너부(7A)로부터 후퇴하여 배치되어 있다.
또한，소스층(5) 상의 실리사이드층(11)을 소스층(5)의 단부로부터 보디층(4)의 표면을 따라, 코너부(7A)의 방향으로 연장한 경우에는, 그 연장된 실리사이드층(11)의 부분에 전류가 집중되어, DMOS 트랜지스터의 파괴가 생기기 쉽다. 이것은 실리사이드층(11)이 저저항이며, 게이트 전극(7)의 내측의 코너부(7A)에서 는 비교적 전계가 강하기 때문이다.
따라서，본 실시 형태에서는，소스층(5) 상의 실리사이드층(11)을 소스층(5)의 단부로부터 밖으로 연장시키지 않도록 구성하였다. 즉, 소스층(5)의 표면에는 실리사이드층(11)을 형성하지만, 소스층(5)과 게이트 전극(7)의 내측의 코너부(7A) 사이에 노출된 보디층(4)의 표면에 대해서는, 실리사이드층(11)을 형성하고 있지 않다. 이것에 의해，전류 집중이 없어져서, 전류는 DMOS 트랜지스터의 전체에 거의 균일하게 흐르게 되기 때문에, DMOS 트랜지스터의 정전 파괴 강도를 향상시킬 수 있다.
실리사이드층(11)을 소스층(5)의 밖으로 연장시키지 않기 위한 하나의 방법으로서는, 소스층(5)과 게이트 전극(7)의 내측의 코너부(7A) 사이에 노출된 보디층(4)의 표면에 실리콘 산화막 등으로 이루어지는 실리사이드 저지막(12)을 형성하는 것이다(도 1, 도 2를 참조). 본 실시 형태에서는，게이트 전극(7)의 측벽에 측벽 스페이서(13)를 형성하고 있으므로, 실리사이드 저지막(12)은 노출된 보디층(4)의 표면으로부터 측벽 스페이서(13)를 덮어 형성된다.
실리사이드 공정에서는，소스층(5) 및 실리사이드 저지막(12) 상에 Ti 등의 천이 금속이 스퍼터되고, 그 후의 열 처리에 의해 실리사이드 반응을 발생시킨다. 이때, 실리사이드 저지막(12) 상에서는 천이 금속과 실리콘의 접촉이 없으므로, 실리사이드 반응은 생기지 않는다. 실리사이드 저지막(12) 상에 미반응으로 남은 천이 금속막은 에칭액에 의해 선택적으로 제거된다. 이와 같이 하여, 소스층(5)이나 보디 전위 설정층(6) 상에만, 선택적으로 실리사이드층(11)을 형성할 수 있다. 또 한, 게이트 전극(7)에 대해서는, 그 표면은 실리사이드 저지막(12)으로부터 노출해 둠으로써, 게이트 전극(7)의 표면에도 실리사이드층(11)을 동시 형성할 수 있다.
소스층(5)의 단부에서의 전계를 더 완화하기 위한 수단으로서, P+형의 전계 완화층(13)을 형성하는 것이 바람직하다. 이 전계 완화층(13)은, 게이트 전극(7)의 내측의 코너부(7A)로부터 후퇴한 상기 소스층(5)의 단부에 인접하고 있으며, 실리콘층(2) 내에 붕소 등의 P+형 불순물을 도입함으로써 형성된다. 더 바람직하게는, 전계 완화층(13)은 게이트 전극(7)이 연장되어 있는 전계 완화 절연막(9)의 하방에 형성된다(도 1, 도 2를 참조).
상기 전계 완화층(13)을 형성한 구성에 의하면, 보디층(4)의 공핍층과 전계 완화층(13)의 공핍층이 일체로 되고, 이 일체화된 공핍층(14)에 의해, 소스층(5)의 단부에서의 전계가 완화됨으로써, 정전 파괴 강도를 더 높일 수 있다.
마지막으로, DMOS 트랜지스터의 전극 취출 구조에 대하여 설명한다. DMOS 트랜지스터의 전체면은 BPSG 등의 층간 절연막(15)에 의해 덮여져 있으며, 각각 소스층(5), 보디 전위 설정층(6) 상의 층간 절연막(15)에 컨택트홀(16)이 형성되고, 이들 컨택트홀(16)에 텅스텐 등의 금속 포스트(17)가 매립된다. 그리고, 층간 절연막(15)의 표면에, 배리어층(18)을 개재하여 Al-Si-Cu 합금 등으로 이루어지는 소스 배선층(19)이 형성되어 있다. 이것에 의해，소스층(5)과 보디 전위 설정층(6)은 소스 배선층(19)에 전기적으로 접속된다. 이 결과, 보디층(4)의 전위는, 소스층(5)의 전위와 함께，소스 배선층(19)으로부터 공급되는 소스 전위로 설정되게 된다(도 2 참조).
마찬가지로, 드레인층(10) 상의 층간 절연막(15)에 컨택트홀(20)이 형성되고, 이 컨택트홀(20)에 텅스텐 등의 금속 포스트(21)가 매립된다. 그리고, 층간 절연막(15)의 표면에, 배리어층(22)을 개재하여 Al-Si-Cu 합금 등으로 이루어지는 드레인 배선층(23)이 형성되어 있다. 이것에 의해，드레인층(10)은 드레인 배선층(23)에 전기적으로 접속된다(도 3 참조).
또한，본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 변경이 가능한 것은 물론이다. 예를 들면, 상기 실시 형태에서는，N 채널형의 DMOS 트랜지스터를 예로서 설명하였지만, 본 발명은 P 채널형의 DMOS 트랜지스터에도 적용할 수 있다.
도 1은 본 발명의 실시 형태에 따른 DMOS 트랜지스터의 평면도.
도 2는 도 1의 X-X선에서의 단면도.
도 3은 도 1의 Y-Y선에서의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 실리콘 기판
2: 실리콘층
3: 매립층
4: 보디층
5: 소스층
6: 보디 전위 설정층
7: 게이트 전극
8: 게이트 절연막
9: 전계 완화 절연막
10: 드레인층
11: 실리사이드층
12: 실리사이드 저지막
13: 전계 완화층
14: 공핍층
15: 층간 절연막
16, 20: 컨택트홀
17, 21: 금속 포스트
18, 22: 배리어층
19: 소스 배선층
23: 드레인 배선층

Claims (5)

  1. 반도체층과,
    상기 반도체층의 표면에 형성된 제1 도전형의 보디층과,
    상기 보디층의 표면에 형성된 제2 도전형의 소스층과,
    상기 소스층의 표면에 형성된 실리사이드층과,
    상기 보디층 및 상기 소스층을 둘러싸고 링 형상으로 형성된 게이트 전극을 구비하고,
    상기 소스층과 상기 게이트 전극 사이에 노출된 상기 보디층의 표면에 상기 실리사이드층이 형성되어 있지 않은 것을 특징으로 하는 DMOS 트랜지스터.
  2. 반도체층과,
    상기 반도체층의 표면에 형성된 제1 도전형의 보디층과,
    상기 보디층의 표면에 형성된 제2 도전형의 소스층과,
    상기 소스층의 표면에 형성된 실리사이드층과,
    상기 보디층 및 상기 소스층을 둘러싸고 링 형상으로 형성된 게이트 전극을 구비하고,
    상기 소스층의 단부는 상기 게이트 전극의 내측의 코너부로부터 후퇴하여 배치되며, 상기 소스층과 상기 게이트 전극의 내측의 코너부 사이에 노출된 상기 보디층의 표면에 상기 실리사이드층이 형성되어 있지 않은 것을 특징으로 하는 DMOS 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 소스층과 상기 게이트 전극의 내측의 코너부 사이에 노출된 상기 보디층의 표면은, 상기 실리사이드층의 형성을 저지하는 실리사이드 저지막에 의해 피복되어 있는 것을 특징으로 하는 DMOS 트랜지스터.
  4. 제1항 또는 제2항에 있어서,
    상기 게이트 전극의 내측의 코너부로부터 후퇴한 상기 소스층의 단부에 인접하여 상기 반도체층 내에 제2 도전형의 전계 완화 반도체층이 형성된 것을 특징으로 하는 DMOS 트랜지스터.
  5. 제4항에 있어서,
    상기 게이트 전극은 게이트 절연막 상으로부터 전계 완화 절연막 상에 연장되고, 상기 전계 완화 반도체층은, 상기 전계 완화 절연막의 하방에 배치되어 있는 것을 특징으로 하는 DMOS 트랜지스터.
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