KR101002549B1 - Manufacturing method of isolation layer for semiconductor device - Google Patents

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Abstract

본 발명은 EFH를 용이하게 조절하여 메모리 셀 간의 전기적 간섭 현상(interference)을 개선할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공한다.The present invention provides a method of forming a device isolation layer of a semiconductor device capable of easily adjusting the EFH to improve electrical interference between memory cells.

본 발명에 따른 반도체 소자의 소자 분리막 형성방법은 활성 영역에는 터널 절연막 및 도전막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계, 터널 절연막의 측벽, 도전막의 측벽 및 트렌치의 표면에 제1 절연막을 형성하는 단계, 제1 절연막 사이의 공간이 채워지도록 제1 절연막 상에 제1 절연막에 비해 유동성이 높은 제2 절연막을 형성하는 단계, 도전막의 측벽에 형성된 제1 절연막이 노출되어 식각되도록 제2 절연막을 식각하는 단계, 제1 도전막 사이의 공간이 채워지도록 제1 절연막 상에 제3 절연막을 형성하는 단계, 도전막의 표면을 세정함과 아울러 제3 절연막이 도전막 및 터널 절연막 측벽에 형성된 제1 절연막보다 낮은 높이가 되도록 제3 절연막의 높이를 낮추는 단계를 포함한다.In the method of forming a device isolation film of a semiconductor device according to the present invention, a tunnel insulating film and a conductive film are formed in an active region, and a semiconductor substrate having a trench is provided in the device isolation region. Forming a first insulating film, forming a second insulating film having a higher fluidity than the first insulating film on the first insulating film so that the space between the first insulating film is filled, and exposing the first insulating film formed on the sidewall of the conductive film to be etched. Etching the second insulating film so as to form a third insulating film on the first insulating film so as to fill the space between the first conductive film, cleaning the surface of the conductive film, and the third insulating film is formed on the sidewalls of the conductive film and the tunnel insulating film. Lowering the height of the third insulating film so that the height is lower than that of the first insulating film formed on the first insulating film.

소자 분리막, 간섭 현상, 터널 절연막의 특성, 문턱 전압 시프트 Device isolation layer, interference phenomenon, characteristics of tunnel insulation layer, threshold voltage shift

Description

반도체 소자의 소자 분리막 형성방법{Manufacturing method of isolation layer for semiconductor device} Manufacturing method of isolation layer for semiconductor device

본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로 특히, EFH를 용이하게 조절하여 메모리 셀 간의 전기적 간섭 현상(interference)을 개선할 수 있는 반도체 소자의 소자 분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation layer of a semiconductor device, and more particularly, to a method of forming a device isolation layer of a semiconductor device capable of easily adjusting EFH to improve electrical interference between memory cells.

반도체 메모리 소자는 데이터가 저장되는 다수의 메모리 셀들을 포함한다. 플래시 메모리 소자를 예를 들면, 플래시 메모리 소자는 다수의 메모리 셀들이 직렬로 배열된 스트링 구조를 포함한다. 메모리 셀 어레이는 이러한 스트링들을 다수개 포함하는데, 각각의 스트링들은 소자 분리막을 경계로 격리된다. 각각의 메모리 셀들은 터널 절연막, 플로팅 게이트용 도전막, 유전체막 및 콘트롤 게이트용 도전막이 적층된 구조로 형성된다.The semiconductor memory device includes a plurality of memory cells in which data is stored. For example, a flash memory device includes a string structure in which a plurality of memory cells are arranged in series. The memory cell array includes a plurality of such strings, each of which is isolated to the device isolation layer. Each of the memory cells has a structure in which a tunnel insulating film, a floating gate conductive film, a dielectric film, and a control gate conductive film are stacked.

반도체 메모리 소자의 집적도가 증가하면서, 서로 다른 스트링에 포함된 메모리 셀들의 간격 또한 좁아지고 있다. 이에 따라, 이웃하는 메모리 셀 간의 간섭 을 방지하기 위한 연구가 활발하게 진행되고 있다. 메모리 셀 간의 간섭을 방지하기 위한 방법으로 플로팅 게이트용 도전막 측벽에 스페이서(spacer)를 형성하는 방법이 제안되었다.As the degree of integration of semiconductor memory devices increases, the spacing of memory cells included in different strings is also narrowing. Accordingly, studies to prevent interference between neighboring memory cells have been actively conducted. As a method for preventing interference between memory cells, a method of forming a spacer on a sidewall of a conductive film for a floating gate has been proposed.

스페이서는 소자 분리막을 형성한 후 스페이서막을 증착하고 식각하는 일련의 공정을 통해 형성된다. 이러한 스페이서 사이에는 절연물로 이루어진 소자 분리막 대신 콘트롤 게이트용 도전막이 연장되어 형성될 수 있으므로 이웃하는 메모리 셀 간의 커패시터스가 낮아져 전기적 간섭현상(interference)을 줄일 수 있다. 그러나 반도체 소자가 고집적화가 가속화됨에 따라 플로팅 게이트용 도전막 사이의 간격이 좁아져서 스페이서를 형성하기 위한 피치 확보가 어려워지고 있다. 또한 스페이서를 형성하더라도 스페이서 사이의 간격이 좁아서 후속 공정에서 형성되는 유전체막으로 스페이서 사이의 간격이 매립될 수 있다. 그 결과 콘트롤 게이트막이 플로팅 게이트막 사이에 연장되어 형성될 수 있는 높이가 한정되므로(즉, EFH: Effective Field Height가 낮아지므로) 메모리 셀간 간섭현상을 개선하는데 제한이 따른다. The spacer is formed through a series of processes of depositing and etching the spacer layer after forming the device isolation layer. Since the conductive film for the control gate may be formed to extend between the spacers instead of the device isolation layer formed of an insulator, the capacitors between neighboring memory cells may be lowered, thereby reducing electrical interference. However, as the integration of semiconductor devices is accelerated, the gap between the conductive films for floating gates is narrowed, making it difficult to secure pitches for forming spacers. In addition, even when the spacers are formed, the gaps between the spacers are narrow so that the gaps between the spacers may be filled with a dielectric film formed in a subsequent process. As a result, since the height at which the control gate layer can be formed to extend between the floating gate layers is limited (that is, the EFH: the effective field height is lowered), there is a limitation in improving the interference between memory cells.

본 발명은 EFH를 용이하게 조절하여 메모리 셀 간의 전기적 간섭 현상(interference)을 개선할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공한다.The present invention provides a method of forming a device isolation layer of a semiconductor device capable of easily adjusting the EFH to improve electrical interference between memory cells.

본 발명에 따른 반도체 소자의 소자 분리막 형성방법은 활성 영역에는 터널 절연막 및 도전막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계, 터널 절연막의 측벽, 도전막의 측벽 및 트렌치의 표면에 제1 절연막을 형성하는 단계, 제1 절연막 사이의 공간이 채워지도록 제1 절연막 상에 제1 절연막에 비해 유동성이 높은 제2 절연막을 형성하는 단계, 도전막의 측벽에 형성된 제1 절연막이 노출되어 식각되도록 제2 절연막을 식각하는 단계, 제1 도전막 사이의 공간이 채워지도록 제1 절연막 상에 제3 절연막을 형성하는 단계, 도전막의 표면을 세정함과 아울러 제3 절연막이 도전막 및 터널 절연막 측벽에 형성된 제1 절연막보다 낮은 높이가 되도록 제3 절연막의 높이를 낮추는 단계를 포함한다.In the method of forming a device isolation film of a semiconductor device according to the present invention, a tunnel insulating film and a conductive film are formed in an active region, and a semiconductor substrate having a trench is provided in the device isolation region. Forming a first insulating film, forming a second insulating film having a higher fluidity than the first insulating film on the first insulating film so that the space between the first insulating film is filled, and exposing the first insulating film formed on the sidewall of the conductive film to be etched. Etching the second insulating film so as to form a third insulating film on the first insulating film so as to fill the space between the first conductive film, cleaning the surface of the conductive film, and the third insulating film is formed on the sidewalls of the conductive film and the tunnel insulating film. Lowering the height of the third insulating film so that the height is lower than that of the first insulating film formed on the first insulating film.

제1 절연막을 형성하는 단계 이후, 제1 절연막을 어닐링하는 단계를 더 포함한다.After forming the first insulating film, the method may further include annealing the first insulating film.

제2 절연막은 제1 절연막에 비해 유동성이 높은 것을 특징으로 한다.The second insulating film has a higher fluidity than the first insulating film.

제3 절연막은 제1 절연막에 비해 건식 식각률이 높도록 제1 절연막에 비해 카본 함량이 적은 산화막을 이용하여 형성한다.The third insulating film is formed using an oxide film having a lower carbon content than the first insulating film so that the dry etching rate is higher than that of the first insulating film.

제2 절연막의 식각시 노출되어 식각되는 제1 절연막은 제2 절연막보다 느리게 식각된다.The first insulating film exposed and etched during the etching of the second insulating film is etched slower than the second insulating film.

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트렌치는 활성 영역 및 소자 분리 영역에 터널 절연막 및 도전막을 적층한 후, 활성 영역의 도전막 상에 소자 분리 하드 마스크 패턴을 형성하고 소자 분리 하드 마스크 패턴을 식각 마스크로 이용하여 도전막, 터널 절연막, 소자 분리 영역의 반도체 기판을 식각하여 형성할 수 있다. 이 경우 제2 절연막을 형성하는 단계 이후, 소자 분리 하드 마스크 패턴이 노출되도록 제1 CMP공정을 실시함으로써 활성 영역 상에 형성된 제1 및 제2 절연막을 제거한다. 또한 제3 절연막을 형성하는 단계 이후, 소자 분리 하드 마스크 패턴이 노출되도록 제2 CMP공정을 실시함으로써 활성 영역 상에 형성된 제3 절연막을 제거한다. 그리고 제2 CMP공정을 실시하는 단계 이후, 소자 분리 하드 마스크 패턴을 제거하는 단계를 포함한다. 소자 분리 하드 마스크 패턴을 제거하는 단계에서 노출된 상기 제3 절연막 및 제1 절연막의 상부가 상기 소자 분리 하드 마스크 패턴과 함께 식각된다.The trench is formed by stacking a tunnel insulating film and a conductive film in the active region and the isolation region, and then forming a device isolation hard mask pattern on the conductive layer in the active region and using the device isolation hard mask pattern as an etching mask. The semiconductor substrate in the device isolation region may be formed by etching. In this case, after forming the second insulating layer, the first and second insulating layers formed on the active region are removed by performing a first CMP process to expose the device isolation hard mask pattern. In addition, after forming the third insulating layer, the second insulating layer formed on the active region is removed by performing a second CMP process to expose the device isolation hard mask pattern. And after performing the second CMP process, removing the device isolation hard mask pattern. An upper portion of the third insulating film and the first insulating film exposed in the removing of the device isolation hard mask pattern is etched together with the device isolation hard mask pattern.

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본 발명은 상부가 V자 형태인 절연막과, V자 형태의 절연막을 채우며 식각률이 높은 다른 절연막을 이용하여 V자 형태인 절연막의 저면을 채움으로써 소자 분리막을 형성한다. 그 결과 본 발명에 따른 소자 분리막은 V자 형태인 절연막을 이용하여 터널 절연막과 콘트롤 게이트용 도전막 사이의 거리를 확보하고 V자 형태인 절연막의 저면을 채우는 다른 절연막의 높이를 조절하여 플로팅 게이트용 도전막 사이에 콘트롤 게이트용 도전막이 연장되어 형성될 수 있게 하여 간섭 현상을 개선함과 아울러 용이하게 EFH를 조절할 수 있다.The device isolation film is formed by filling the bottom surface of the V-shaped insulating film by using an insulating film having a V-shaped upper portion and another insulating film having a high etching rate by filling the V-shaped insulating film. As a result, the device isolation film according to the present invention uses a V-shaped insulating film to secure the distance between the tunnel insulating film and the control gate conductive film and to adjust the height of another insulating film filling the bottom surface of the V-shaped insulating film for floating gate. The conductive film for the control gate can be formed to extend between the conductive films, thereby improving the interference phenomenon and easily adjusting the EFH.

본 발명은 스페이서 형성을 위한 막 증착 공정 및 식각 공정없이 플로팅 게이트용 도전막 사이의 간섭현상을 개선할 수 있다.The present invention can improve the interference between the conductive film for the floating gate without the film deposition process and the etching process for forming the spacer.

본 발명은 플로팅 게이트용 도전막을 산화시키는 HDP산화막 대신 HTO, LP-TEOS, O3-TEOS등으로 소자 분리막 형성 공정을 진행하여 플로팅 게이트용 도전막의 손실을 최소화할 수 있다.The present invention can minimize the loss of the conductive film for the floating gate by performing a device isolation film forming process with HTO, LP-TEOS, O 3 -TEOS instead of the HDP oxide film to oxidize the conductive film for the floating gate.

본 발명은 셀 어레이 영역의 내부에 남아 반도체 기판의 표면에 산화막을 형성시켜 콘택 저항을 높이는 SOG막을 셀 어레이 영역에서 거의 제거하므로 SOG막에 의한 소자 불량을 개선할 수 있다.According to the present invention, since the SOG film remaining inside the cell array region to form an oxide film on the surface of the semiconductor substrate to increase the contact resistance is almost removed from the cell array region, device defects caused by the SOG film can be improved.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 소자 분리막 형성방법 및 그 후속 공정의 일부를 단계적으로 나타내는 단면도들이다.1A to 1K are cross-sectional views sequentially illustrating a method of forming a device isolation layer and a subsequent process of the semiconductor device according to the present invention.

도 1a를 참조하면, 반도체 소자를 형성하기 위한 반도체 기판(101)이 제공된다. 플래시 소자의 경우를 예로 들면, 터널 절연막(103), 플로팅 게이트(floating gate)용 도전막(105) 및 소자 분리 하드 마스크 패턴(107)이 적층된 반도체 기판(101) 제공된다.Referring to FIG. 1A, a semiconductor substrate 101 for forming a semiconductor device is provided. For example, in the case of a flash device, a semiconductor substrate 101 in which a tunnel insulating film 103, a floating gate conductive film 105, and a device isolation hard mask pattern 107 are stacked is provided.

터널 절연막(103)은 산화막으로 형성할 수 있으며, 플로팅 게이트용 도전막(105)은 폴리실리콘막으로 형성할 수 있고, 소자 분리 하드 마스크패턴(107)은 질화막 또는 산화막으로 형성할 수 있다. 또한, 플로팅 게이트용 도전막(105)으로 이용되는 폴리실리콘막은 도프트(doped) 폴리실리콘막과 언도프트(undoped) 폴리실리콘막이 적층된 구조를 포함한다.The tunnel insulating film 103 may be formed of an oxide film, the floating gate conductive film 105 may be formed of a polysilicon film, and the device isolation hard mask pattern 107 may be formed of a nitride film or an oxide film. In addition, the polysilicon film used as the conductive film 105 for the floating gate includes a structure in which a doped polysilicon film and an undoped polysilicon film are stacked.

소자분리 하드 마스크 패턴(107)은 반도체 기판(101)에 트렌치(109)를 형성하기 위해 형성되는 것이다. 트렌치(109)는 소자분리 하드 마스크 패턴(107)을 식각 마스크로 사용하여 플로팅 게이트용 도전막(105) 및 터널 절연막(103)을 식각한 후 노출된 반도체 기판(101)을 식각함으로써 형성된다. 여기서, 트렌치(109)는 반도체 기판(101)의 소자 분리 영역에 형성된다. 소자 분리 영역을 사이에 두고 분 리된 영역은 반도체 기판(101)의 활성영역이 된다. 즉, 활성영역은 소자 분리 하드 마스크 패턴(107)의 하부에 정의된다. 소자 분리 하드 마스크 패턴(107)에 의해 패터닝된 터널 절연막(103) 및 플로팅 게이트용 도전막(105)은 반도체 기판(101)의 활성영역에 남는다.The device isolation hard mask pattern 107 is formed to form the trench 109 in the semiconductor substrate 101. The trench 109 is formed by etching the floating gate conductive film 105 and the tunnel insulating film 103 using the device isolation hard mask pattern 107 as an etching mask and then etching the exposed semiconductor substrate 101. The trench 109 is formed in the device isolation region of the semiconductor substrate 101. The region separated through the device isolation region is an active region of the semiconductor substrate 101. That is, the active region is defined under the device isolation hard mask pattern 107. The tunnel insulating film 103 and the floating film conductive film 105 patterned by the device isolation hard mask pattern 107 remain in the active region of the semiconductor substrate 101.

도 1b를 참조하면, 트렌치의 표면, 터널 절연막(103)의 측벽, 플로팅 게이트용 도전막(105)의 측벽, 및 소자 분리 하드 마스크 패턴(107)의 표면을 포함한 반도체 기판(101)의 표면에 제1 절연막(111)을 형성한 후, 제1 절연막(111)의 막질이 치밀해지도록 어닐링(annealing)을 실시한다.Referring to FIG. 1B, a surface of a semiconductor substrate 101 including a surface of a trench, a sidewall of a tunnel insulating film 103, a sidewall of a conductive film 105 for floating gates, and a surface of an element isolation hard mask pattern 107 is provided. After the first insulating film 111 is formed, annealing is performed so that the film quality of the first insulating film 111 becomes dense.

제1 절연막(111)은 HDP(High Density Plasma) 대신 HTO(High Temperature Oxidation), LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate), O3 TEOS 중 적어도 어느 하나의 막을 포함하는 것이 바람직하다. 제1 절연막(111)은 HTO, LP-TEOS, O3 TEOS 중 어느 하나로 형성되므로 플로팅 게이트용 도전막(105)의 손실을 최소화할 수 있다. 제1 절연막(111)을 HDP로 형성하는 경우, HDP 증착 챔버에서 이루어지는 열공정에 의해 플로팅 게이트용 도전막(105)이 산화되고 후속 습식 식각 공정에서 산화된 플로팅 게이트용 도전막(105)이 손실되는 문제가 발생한다. 플로팅 게이트용 도전막(105)이 손실되면, 플로팅 게이트용 도전막(105)과 후속 공정에서 형성되는 콘트롤 게이트용 도전막 사이의 커플링비가 낮아지는 동시에 게이트 패턴 형성공정 진행시 활성영역을 손상시켜 반도체 소자의 불량을 유발한다. 이에 따라 제1 절연막(111)은 HTO, LP-TEOS, O3 TEOS 방법으로 형성하는 것이 바람 직하다. 이러한 HTO, LP-TEOS, O3 TEOS 제1 절연막(111)을 형성하는 경우, 소스 가스에 카본(carbon) 등의 불순물이 포함되어 있어 제1 절연막(111)에 카본 등의 불순물을 포함시킬 수 있으므로 건식 식각에 대한 식각률을 줄일 수 있다.The first insulating layer 111 may include at least one of a high temperature oxide (HTO), a low pressure tetra ethyl ortho silicate (LP-TEOS), and an O 3 TEOS instead of a high density plasma (HDP). Since the first insulating layer 111 is formed of any one of HTO, LP-TEOS, and O 3 TEOS, the loss of the conductive layer 105 for the floating gate can be minimized. When the first insulating film 111 is formed of HDP, the floating gate conductive film 105 is oxidized by a thermal process performed in the HDP deposition chamber, and the floating gate conductive film 105 oxidized in a subsequent wet etching process is lost. Problem occurs. When the floating gate conductive film 105 is lost, the coupling ratio between the floating gate conductive film 105 and the control gate conductive film formed in a subsequent process is lowered, and the active region is damaged during the gate pattern forming process. It causes the defect of semiconductor device. Accordingly, the first insulating layer 111 is preferably formed by HTO, LP-TEOS, O 3 TEOS method. In the case of forming the HTO, LP-TEOS, and O 3 TEOS first insulating layer 111, impurities such as carbon may be included in the source gas, so that impurities such as carbon may be included in the first insulating layer 111. Therefore, the etching rate for dry etching can be reduced.

제1 절연막(111) 형성 후 750℃이상의 온도로 어닐링을 실시하면, 제1 절연막(111)의 막질이 치밀해져 습식 식각률이 낮아진다.When annealing is performed at a temperature of 750 ° C. or higher after the formation of the first insulating layer 111, the film quality of the first insulating layer 111 is dense and the wet etching rate is lowered.

도 1c를 참조하면, 제1 절연막(111) 형성 후 제1 절연막(111) 사이의 간격을 매립하도록 제2 절연막(113)을 형성한다. 제2 절연막(113)은 매립 특성이 우수한 PSZ(polysilazane)을 이용하여 SOG(Spin On Glass) 방법으로 형성되는 것이 바람직하다. 특히, 제2 절연막(113)은 메모리 셀 어레이 영역 외부의 주변회로 영역에 형성된 제1 절연막(111) 사이의 공간 및 심(seam)이 완전히 매립되도록 형성된다. 도면에 도시하진 않았으나, 주변회로 영역에 형성된 트렌치의 폭은 메모리 셀 어레이 영역에 비해 넓다. 트렌치의 표면을 따라 형성되는 제1 절연막(111)은 메모리 셀 어레이 영역의 트렌치를 거의 매립할 수 있으나, 주변회로 영역의 트렌치는 매립하지 못하고 일정간격으로 이격되어 형성될 수 있다. 이에 따라 제2 절연막(113)의 타겟은 주변 회로 영역에 형성된 제1 절연막(111) 사이의 공간을 기준으로 한다.Referring to FIG. 1C, after forming the first insulating layer 111, the second insulating layer 113 is formed to fill a gap between the first insulating layers 111. The second insulating layer 113 is preferably formed by a spin on glass (SOG) method using polysilazane (PSZ) having excellent buried characteristics. In particular, the second insulating layer 113 is formed so that the space and seam between the first insulating layer 111 formed in the peripheral circuit region outside the memory cell array region are completely filled. Although not shown in the drawings, the width of the trench formed in the peripheral circuit area is wider than that of the memory cell array area. The first insulating layer 111 formed along the surface of the trench may almost fill the trench of the memory cell array region, but the trench of the peripheral circuit region may be formed to be spaced apart at a predetermined interval. Accordingly, the target of the second insulating film 113 is based on the space between the first insulating film 111 formed in the peripheral circuit region.

제2 절연막(113) 형성 후, 제2 절연막(113)의 막질을 치밀화함과 아울러 제1 절연막(111)의 막질을 더욱 치밀화하기 위해 어닐링 공정이 더 실시될 수 있다. 제1 및 제2 절연막(111, 113)을 동시에 어닐링하더라도 PSZ를 이용하여 SOG방법으 로 형성된 제2 절연막(113)은 제1 절연막(111)보다 많은 함량의 솔벤트를 포함하고 있으므로 제1 절연막(111)보다 유동성이 높아 제1 절연막(111)보다 막질이 치밀하지 못하다. After the formation of the second insulating layer 113, an annealing process may be further performed to further densify the film quality of the second insulating film 113 and to further increase the film quality of the first insulating film 111. Even though the first and second insulating layers 111 and 113 are annealed at the same time, the second insulating layer 113 formed by the SOG method using PSZ contains more solvent than the first insulating layer 111. The fluidity is higher than that of 111, and the film quality is less dense than that of the first insulating layer 111.

도 1d를 참조하면, 제2 절연막(113)을 형성한 후 소자 분리 하드 마스크 패턴(107)의 상부가 노출되도록 제1 화학적 기계적 연마(chemical mechanical polishing; 이하, "CMP"라 함)공정을 실시한다. 제1 CMP 공정은 질화막으로 형성된 소자 분리 하드 마스크 패턴(107)의 상부에서 정지된다. 도면에서는 질화막으로 형성된 소자 분리 하드 마스크 패턴(107)을 예로 들었으나, 소자 분리 하드 마스크 패턴(107)이 산화막으로 형성되는 경우 제1 CMP 공정은 플로팅 게이트용 도전막(105) 상부에서 정지된다.Referring to FIG. 1D, after forming the second insulating layer 113, a first chemical mechanical polishing (hereinafter, referred to as “CMP”) process is performed to expose the upper portion of the device isolation hard mask pattern 107. do. The first CMP process is stopped on the device isolation hard mask pattern 107 formed of the nitride film. Although the device isolation hard mask pattern 107 formed of a nitride film is illustrated as an example in the drawing, when the device isolation hard mask pattern 107 is formed of an oxide film, the first CMP process is stopped on the conductive film 105 for the floating gate.

도 1e를 참조하면, 습식 식각 공정으로 제2 절연막 및 제1 절연막(111)을 식각하여 플로팅 게이트용 도전막(105) 사이의 제1 절연막(111)의 상부에 홈(115)을 형성한다. 제2 절연막은 제1 절연막(111)에 비해 막질이 치밀하지 못하여 습식식각 공정을 통해 제1 절연막(111)보다 빨리 식각된다. 또한 트렌치 중앙부에 형성된 제2 절연막이 식각되면서 제1 절연막(111)의 측벽 상부가 먼저 노출되어 제2 절연막에 비해 느린 속도로 식각된다. 이에 따라 제1 절연막(111)의 상부에 형성된 홈은 "V"자 형태가 된다. 결과적으로 플로팅 게이트용 도전막(105) 사이의 제1 절연막(111)의 상부가 "V"자 형태가 된다. 이러한 식각 공정을 통해 셀 어레이 영역에 형성된 제2 절연막은 미량으로 남아 있거나, 모두 제거된다. 셀 어레이 영역에 많은 양의 제2 절연막이 남게 되면, 게이트 패턴 사이의 접합영역을 노출시키는 콘택홀을 형성하고 베리어 메탈을 증착하는 후속 공정 진행시 제2 절연막에 포함된 솔벤트가 아웃개싱(out-gasing)될 수 있다. 제2 절연막으로부터 배출된 가스는 반도체 기판(101)의 표면을 산화시켜 콘택홀 내부에 형성될 콘택 플러그와 접합 영역 사이의 콘택 저항을 높여서 반도체 소자의 불량을 유발한다. 본 발명에서는 반도체 소자의 불량을 유발하는 제2 절연막을 셀 어레이 영역에서 제거하므로 반도체 소자의 불량을 개선할 수 있다.Referring to FIG. 1E, the second insulating film and the first insulating film 111 are etched by a wet etching process to form a groove 115 on the first insulating film 111 between the floating gate conductive film 105. Since the second insulating film is less dense than the first insulating film 111, the second insulating film is etched faster than the first insulating film 111 through a wet etching process. In addition, as the second insulating layer formed in the center portion of the trench is etched, the upper portion of the sidewall of the first insulating layer 111 is first exposed to be etched at a slower speed than the second insulating layer. Accordingly, the groove formed in the upper portion of the first insulating layer 111 is in the shape of a "V". As a result, the upper portion of the first insulating film 111 between the conductive films 105 for floating gates has a "V" shape. Through the etching process, the second insulating layer formed in the cell array region remains in a small amount or all are removed. If a large amount of the second insulating film is left in the cell array region, the solvent contained in the second insulating film is outgassed during the subsequent process of forming a contact hole and exposing the barrier metal to expose the junction region between the gate patterns. gasing). The gas discharged from the second insulating layer oxidizes the surface of the semiconductor substrate 101 to increase the contact resistance between the contact plug and the junction region to be formed inside the contact hole, thereby causing a defect of the semiconductor device. In the present invention, since the second insulating layer causing the defect of the semiconductor element is removed from the cell array region, the defect of the semiconductor element can be improved.

식각 공정 완료 후, 어닐링 공정을 추가로 실시하여 남은 제1 절연막(111)의 막질을 더욱 치밀화함과 아울러 미량의 제2 절연막이 남은 경우 제2 절연막에 포함된 솔벤트를 아웃 개싱시킬 수 있다.After completion of the etching process, the annealing process may be further performed to further densify the film quality of the remaining first insulating film 111, and may also outgas the solvent included in the second insulating film when a small amount of the second insulating film is left.

도 1f를 참조하면 제1 절연막(111) 상부를 "V"자 형태로 형성한 후, 플로팅 게이트용 도전막(105) 사이의 공간이 채워지도록 제3 절연막(117)을 형성한다. 제3 절연막(117)은 카본 등의 불순물을 제1 절연막(111)에 비해 적게 포함하고 있거나, 불순물을 포함하지 않은 SiO2 막으로 형성되는 것이 바람직하다.Referring to FIG. 1F, after the upper portion of the first insulating layer 111 is formed in a “V” shape, the third insulating layer 117 is formed to fill the space between the conductive layers 105 for the floating gate. The third insulating film 117 contains less impurities, such as carbon, than the first insulating film 111, or SiO 2 that does not contain impurities. It is preferably formed into a film.

도 1g를 참조하면, 제3 절연막(117)을 형성한 후 소자 분리 하드 마스크 패턴(107)의 상부가 노출되도록 제2 CMP공정을 실시한다. 제2 CMP 공정은 질화막으로 형성된 소자 분리 하드 마스크 패턴(107)의 상부에서 정지된다. 소자 분리 하드 마스크 패턴(107)이 산화막으로 형성된 경우, 제2 CMP 공정은 플로팅 게이트용 도전막(105) 상부에서 정지된다.Referring to FIG. 1G, after forming the third insulating layer 117, a second CMP process is performed to expose the upper portion of the device isolation hard mask pattern 107. The second CMP process is stopped on top of the device isolation hard mask pattern 107 formed of a nitride film. When the device isolation hard mask pattern 107 is formed of an oxide film, the second CMP process is stopped on the conductive film 105 for the floating gate.

도 1h를 참조하면, 소자 분리 하드 마스크 패턴(107)이 질화막으로 형성되어 남아있는 경우 소자 분리 하드 마스크 패턴(107)을 제거한다. 소자 분리 하드 마스크 패턴(107) 제거시 제3 절연막(117)이 식각되어 제1 절연막(111)을 노출시킬수 있다. 소자 분리 하드 마스크 패턴(107)은 습식 식각 또는 건식 식각 방법으로 제거될 수 있다.Referring to FIG. 1H, when the device isolation hard mask pattern 107 is formed of a nitride film and remains, the device isolation hard mask pattern 107 is removed. When the device isolation hard mask pattern 107 is removed, the third insulating layer 117 may be etched to expose the first insulating layer 111. The device isolation hard mask pattern 107 may be removed by a wet etching method or a dry etching method.

도 1i를 참조하면, 건식 또는 습식 식각 공정을 실시하여 노출된 플로팅 게이트용 도전막(105)의 표면을 세정한다. 이러한 세정 공정의 영향으로 제1 및 제3 절연막(111, 117)이 식각되어 소자 분리막(119)이 형성된다.Referring to FIG. 1I, a dry or wet etching process is performed to clean the exposed surface of the floating gate conductive film 105. Under the influence of the cleaning process, the first and third insulating layers 111 and 117 are etched to form the device isolation layer 119.

세정 공정을 습식 식각으로 실시하는 경우, 어닐링 공정을 거친 제1 절연막(111)은 어닐링 공정을 거치지 않은 제3 절연막(117)에 비해 막질이 치밀하여 제3 절연막(117)보다 느리게 식각된다. 세정 공정을 건식 식각으로 실시하는 경우, 제3 절연막(117)에 비해 카본등의 불순물 함량이 많은 제1 절연막(111)은 제3 절연막(117)보다 느리게 식각된다. 이에 따라 세정 공정 후 제1 절연막(111)은 터널 절연막(103)의 측벽 및 플로팅 게이트용 도전막(105)의 하단 측벽을 감싸는 형태로 형성되고, 제3 절연막(117)은 제1 절연막(111)보다 낮은 높이로 형성된다. 그 결과, 제1 절연막(111)은 후속 공정에서 형성되는 콘트롤 게이트용 도전막과 터널 절연막(103) 사이를 이격시키는 역할을 할 수 있으며, 제3 절연막(117)은 콘트롤 게이트용 도전막이 플로팅 게이트용 도전막(105) 사이로 연장되어 형성될 수 있도록 제1 절연막(111)의 저면에 형성되어 메모리 셀간의 간섭현상을 개선시킬 수 있다.When the cleaning process is performed by wet etching, the first insulating film 111 that has undergone the annealing process is denser than the third insulating film 117 that has not undergone the annealing process and is etched slower than the third insulating film 117. When the cleaning process is performed by dry etching, the first insulating layer 111, which contains more impurities such as carbon than the third insulating layer 117, is etched slower than the third insulating layer 117. Accordingly, after the cleaning process, the first insulating film 111 is formed to surround the sidewall of the tunnel insulating film 103 and the lower sidewall of the floating gate conductive film 105, and the third insulating film 117 is formed of the first insulating film 111. It is formed at a height lower than). As a result, the first insulating film 111 may serve to space between the control gate conductive film and the tunnel insulating film 103 formed in a subsequent process, and the third insulating film 117 may include a floating gate having a control gate conductive film. It may be formed on the bottom surface of the first insulating layer 111 so as to extend between the conductive layers 105 for the purpose of improving interference between the memory cells.

도 1j를 참조하면, 세정 공정 진행 후 완성된 소자 분리막(119)의 표면을 포함한 플로팅 게이트용 도전막(105)의 표면에 유전체막(121)을 형성한다.Referring to FIG. 1J, a dielectric film 121 is formed on the surface of the floating gate conductive film 105 including the surface of the device isolation film 119 after the cleaning process is performed.

도 1k를 참조하면, 유전체막(121)상에 플로팅 게이트용 도전막(105) 사이의 간격이 매립되도록 콘트롤 게이트용 도전막(123)을 형성한다. 본 발명에 따른 소자 분리막(119)의 형성방법에 따라 콘트롤 게이트용 도전막(123)은 제1 절연막(111)을 통해 터널 절연막(103)과 일정한 간격을 유지할 수 있고, 제1 절연막(111)의 저면에 형성된 제3 절연막(117)을 통해 플로팅 게이트용 도전막(105)들 사이에 형성될 수 있다. Referring to FIG. 1K, a control gate conductive film 123 is formed on the dielectric film 121 such that a gap between the floating gate conductive film 105 is filled. According to the method of forming the device isolation layer 119 according to the present invention, the control gate conductive layer 123 may maintain a constant distance from the tunnel insulating layer 103 through the first insulating layer 111, and the first insulating layer 111 may be formed. It may be formed between the conductive film 105 for the floating gate through the third insulating film 117 formed on the bottom of the.

이와 같이 본 발명에 따른 제1 절연막(111)은 콘트롤 게이트용 도전막(123)과 통해 터널 절연막(103) 사이의 간격을 이격시킬 수 있으므로 터널 절연막(103)의 사이클링 특성을 개선할 수 있다. 또한 본 발명에 따른 제3 절연막(117)은 플로팅 게이트용 도전막(105) 사이에 콘트롤 게이트용 도전막(123)이 형성되게 할 수 있으므로 메모리 셀간 커패시턴스를 낮추어 전기적 간섭현상(interference)을 개선할 수 있다.As described above, since the first insulating film 111 according to the present invention may be spaced apart from the tunnel insulating film 103 through the control gate conductive film 123, the cycling characteristics of the tunnel insulating film 103 may be improved. In addition, since the control gate conductive film 123 is formed between the floating gate conductive film 105 in the third insulating film 117 according to the present invention, the capacitance between memory cells can be lowered to improve electrical interference. Can be.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 소자 분리막 형성방법 및 그 후속 공정의 일부를 단계적으로 나타내는 단면도들.1A to 1K are cross-sectional views illustrating a method of forming a device isolation layer and a subsequent step in a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 103 : 터널 절연막101 semiconductor substrate 103 tunnel insulating film

105 : 플로팅 게이트용 도전막 107 : 소자 분리 하드 마스크 패턴105: conductive film for floating gate 107: device isolation hard mask pattern

109 : 트렌치 111 : 제1 절연막109 trench 111 first insulating film

113 : 제2 절연막 115 : 홈113: second insulating film 115: groove

117 : 제3 절연막 119 : 소자 분리막117: third insulating film 119: device isolation film

121 : 유전체막 123 : 콘트롤 게이트용 도전막121: dielectric film 123: conductive film for control gate

Claims (19)

활성 영역에는 터널 절연막 및 도전막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a tunnel insulating film and a conductive film formed in the active region and a trench formed in the device isolation region; 상기 터널 절연막의 측벽, 상기 도전막의 측벽 및 상기 트렌치의 표면을 포함한 상기 반도체 기판의 표면에 제1 절연막을 형성하는 단계;Forming a first insulating film on a surface of the semiconductor substrate including a sidewall of the tunnel insulating film, a sidewall of the conductive film, and a surface of the trench; 상기 제1 절연막 사이의 공간이 채워지도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;Forming a second insulating film on the first insulating film to fill a space between the first insulating film; 상기 도전막의 측벽에 형성된 상기 제1 절연막이 노출되어 식각되도록 상기 제2 절연막을 식각하는 단계;Etching the second insulating film so that the first insulating film formed on the sidewall of the conductive film is exposed and etched; 상기 제1 도전막 사이의 공간이 채워지도록 상기 제1 절연막 상에 제3 절연막을 형성하는 단계;Forming a third insulating film on the first insulating film to fill the space between the first conductive films; 상기 제3 절연막이 상기 도전막 및 상기 터널 절연막 측벽에 형성된 상기 제1 절연막보다 낮은 높이가 되도록 상기 제3 절연막의 높이를 낮추는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법.And lowering the height of the third insulating film so that the third insulating film is lower than the first insulating film formed on the conductive and sidewalls of the tunnel insulating film. 제 1 항에 있어서,The method of claim 1, 상기 제1 절연막을 형성하는 단계 이후, 상기 제1 절연막을 어닐링하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.After the forming of the first insulating film, further comprising annealing the first insulating film. 제 1 항에 있어서,The method of claim 1, 상기 제2 절연막은 상기 제1 절연막에 비해 유동성이 높은 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.And the second insulating film has higher fluidity than the first insulating film. 제 1 항에 있어서,The method of claim 1, 상기 제3 절연막은 상기 제1 절연막에 비해 건식 식각률이 높도록 상기 제1 절연막에 비해 카본 함량이 적은 산화막을 이용하여 형성하는 반도체 소자의 소자 분리막 형성방법.And the third insulating film is formed using an oxide film having a lower carbon content than the first insulating film so that a dry etching rate is higher than that of the first insulating film. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 제2 절연막의 식각시 노출되어 식각되는 상기 제1 절연막은 상기 제2 절연막보다 느리게 식각되는 반도체 소자의 소자 분리막 형성방법.The method of claim 1, wherein the first insulating layer exposed and etched during the etching of the second insulating layer is etched slower than the second insulating layer. 삭제delete 삭제delete 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 트렌치는The trench 상기 활성 영역 및 상기 소자 분리 영역에 상기 터널 절연막 및 상기 도전막을 적층한 후, After the tunnel insulating film and the conductive film are stacked in the active region and the device isolation region, 상기 활성 영역의 상기 도전막 상에 소자 분리 하드 마스크 패턴을 형성하고 상기 소자 분리 하드 마스크 패턴을 식각 마스크로 이용하여 상기 도전막, 상기 터널 절연막, 상기 소자 분리 영역의 상기 반도체 기판을 식각하여 형성하는 반도체 소자의 소자 분리막 형성방법.Forming an isolation layer hard mask pattern on the conductive layer in the active region and etching the conductive layer, the tunnel insulation layer, and the semiconductor substrate in the isolation region using the isolation layer hard mask pattern as an etching mask A device isolation film forming method of a semiconductor device. 제 10 항에 있어서,The method of claim 10, 상기 제2 절연막을 형성하는 단계 이후, After forming the second insulating film, 상기 소자 분리 하드 마스크 패턴이 노출되도록 제1 CMP공정을 실시함으로써 상기 활성 영역 상에 형성된 상기 제1 및 제2 절연막을 제거하는 반도체 소자의 소자 분리막 형성방법.And removing the first and second insulating films formed on the active region by performing a first CMP process to expose the device isolation hard mask pattern. 제 11 항에 있어서,The method of claim 11, 상기 제3 절연막을 형성하는 단계 이후,After forming the third insulating film, 상기 소자 분리 하드 마스크 패턴이 노출되도록 제2 CMP공정을 실시함으로써 상기 활성 영역 상에 형성된 상기 제3 절연막을 제거하는 반도체 소자의 소자 분리막 형성방법.And removing the third insulating film formed on the active region by performing a second CMP process to expose the device isolation hard mask pattern. 제 12 항에 있어서,13. The method of claim 12, 상기 제2 CMP공정을 실시하는 단계 이후,After the step of performing the second CMP process, 상기 소자 분리 하드 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법.And removing the device isolation hard mask pattern. 제 13 항에 있어서,The method of claim 13, 상기 소자 분리 하드 마스크 패턴을 제거하는 단계에서 노출된 상기 제3 절연막 및 제1 절연막의 상부가 상기 소자 분리 하드 마스크 패턴과 함께 식각되는 반도체 소자의 소자 분리막 형성방법.And forming upper portions of the third insulating film and the first insulating film exposed in the removing of the device isolation hard mask pattern together with the device isolation hard mask pattern. 활성 영역 및 소자 분리 영역을 포함하는 반도체 기판의 상기 소자 분리 영역을 식각하여 트렌치를 형성하는 단계;Etching the device isolation region of the semiconductor substrate including an active region and a device isolation region to form a trench; 상기 트렌치의 측벽 및 저면 상에 제1 절연막을 형성하는 단계;Forming a first insulating film on sidewalls and a bottom surface of the trench; 상기 트렌치가 채워지도록 상기 제1 절연막 상부에 제2 절연막을 형성하는 단계;Forming a second insulating film on the first insulating film to fill the trench; 상기 트렌치의 측벽 상에 형성된 상기 제1 절연막이 노출되어 식각될 수 있도록 상기 제2 절연막을 식각하는 단계;Etching the second insulating film so that the first insulating film formed on the sidewall of the trench may be exposed and etched; 상기 트렌치가 채워지도록 상기 제1 절연막 상에 제3 절연막을 형성하는 단계; 및Forming a third insulating film on the first insulating film to fill the trench; And 상기 제3 절연막을 식각하여 상기 제1 절연막의 상부보다 상기 제3 절연막의 높이를 낮추는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법.Etching the third insulating film to lower the height of the third insulating film than the upper portion of the first insulating film. 제 15 항에 있어서,The method of claim 15, 상기 제3 절연막은 상기 제1 절연막보다 식각률이 높은 반도체 소자의 소자 분리막 형성방법.And the third insulating layer has an etch rate higher than that of the first insulating layer. 제 15 항에 있어서,The method of claim 15, 상기 제3 절연막을 형성하는 단계 이전,Before forming the third insulating film, 상기 제1 절연막의 습식 식각률이 상기 제3 절연막보다 낮아지도록 상기 제1 절연막을 어닐링하는 단계를 더 실시하는 반도체 소자의 소자 분리막 형성방법.And annealing the first insulating film so that a wet etch rate of the first insulating film is lower than that of the third insulating film. 제 15 항에 있어서,The method of claim 15, 상기 제1 절연막의 건식 식각률이 상기 제3 절연막보다 낮아지도록 상기 제1 절연막은 상기 제3 절연막보다 높은 함량의 카본을 포함하는 반도체 소자의 소자 분리막 형성방법.The method of claim 1, wherein the first insulating film includes carbon having a higher content than that of the third insulating film so that a dry etching rate of the first insulating film is lower than that of the third insulating film. 삭제delete
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