KR100988782B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR100988782B1
KR100988782B1 KR1020080057787A KR20080057787A KR100988782B1 KR 100988782 B1 KR100988782 B1 KR 100988782B1 KR 1020080057787 A KR1020080057787 A KR 1020080057787A KR 20080057787 A KR20080057787 A KR 20080057787A KR 100988782 B1 KR100988782 B1 KR 100988782B1
Authority
KR
South Korea
Prior art keywords
gate
layer
gate insulating
insulating layer
silicon layer
Prior art date
Application number
KR1020080057787A
Other languages
English (en)
Other versions
KR20090131836A (ko
Inventor
이형근
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020080057787A priority Critical patent/KR100988782B1/ko
Publication of KR20090131836A publication Critical patent/KR20090131836A/ko
Application granted granted Critical
Publication of KR100988782B1 publication Critical patent/KR100988782B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 소자 및 그의 제조 방법이 개시된다. 이 방법은, 소스 영역과 드레인 영역 사이의 반도체 기판에 미리 정한 간격으로 다수개의 제1 게이트용 트렌치를 형성하는 단계와, 다수개의 제1 게이트용 트렌치를 포함하여 반도체 기판의 전면에 제1 게이트 절연층을 형성하는 단계와, 제1 게이트 절연층의 상부에 폴리 실리콘층을 형성하는 단계와, 폴리 실리콘층의 상부에 제2 게이트 절연층과 상부 실리콘층을 순차적으로 적층하여 형성하는 단계와, 상부 실리콘층에 미리 정한 간격으로 다수개의 제2 게이트용 트렌치를 형성하는 단계와, 다수개의 제2 게이트용 트렌치를 포함하여 상부 실리콘층의 전면에 제2 게이트 절연층을 형성하는 단계 및 제1 게이트용 트렌치와 상기 제2 게이트용 트렌치가 서로 엇갈려서 톱니모양으로 맞물리도록, 순차적으로 적층된 상부 실리콘층과 제2 게이트용 트렌치를 상기 폴리 실리콘층의 상부에 포개는 단계를 구비하는 것을 특징으로 한다. 그러므로, 폴리 실리콘층의 상부와 하부에 게이트 절연층을 형성하고 특히 라디에이터 모양으로 게이트 절연층과 게이트인 폴리 실리콘층을 형성하므로서 더욱 넓은 영역에서 입체적으로 채널이 형성될 수 있도록 하여 소스와 드레인간에 다량의 전류가 흐를 수 있도록 하는 효과를 갖는다.
Figure R1020080057787
반도체 소자, MOS 트랜지스터, 게이트, 소스 영역, 드레인 영역

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the device}
본 발명은 MOS(Metal Oxide Semiconductor) 트랜지스터와 같은 반도체 소자에 관한 것으로서, 특히 드레인 영역과 소스 영역 사이에 게이트를 형성하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
이하, 일반적인 MOS 트랜지스터 같은 반도체 소자를 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 1은 일반적인 MOS 트랜지스터의 3차원 모습을 개략적으로 나타내는 도면으로서, 소스 영역(30), 드레인 영역(32), 게이트 절연막(40) 및 게이트(42)로 구성된다.
도 2는 도 1에 도시된 MOS 트랜지스터를 A-A' 방향으로 절취한 단면도로서, 반도체 기판(10), 소자 분리막(20), 소스 및 드레인 영역(30 및 32), 게이트 절연막(40) 및 게이트(42)로 구성된다.
도 1 및 도 2를 참조하면, 일반적인 MOS 트랜지스터의 경우, 게이트 절연막(40)은 메탈(metal)인 게이트(42)의 절연체 역할을 하며, 채널은 소스 영역(30)과 드레인 영역(32) 사이의 게이트 절연막(40)의 하부에 형성된다. 즉, 채널은 게이트 절연막(40)의 하단 영역에 수평하게 형성되어 소스(30)와 드레인(32) 사이에 전류가 흐를 수 있도록 한다.
전술한 바와 같은 일반적인 MOS 트랜지스터는 채널이 형성되는 부위가 게이트 절연막(40)의 하단에 수평 형태로 한정되어 있다. 그러므로, 일반적인 MOS 트랜지스터는 소스와 드레인간에 보다 많은 전류를 흘리기에는 구조적인 한계를 갖는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 트랜지스터에서 채널이 형성되는 부위를 입체적으로 증가시켜, 다량의 전류가 소스와 드레인 사이에 형성된 채널을 통해 흐를 수 있도록 하는 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 소스 영역과 드레인 영역 사이의 반도체 기판에 미리 정한 간격으로 다수개의 제1 게이트용 트렌치를 형성하는 단계와, 상기 다수개의 제1 게이트용 트렌치를 포함하여 상기 반도체 기판의 전면에 제1 게이트 절연층을 형성하는 단계와, 상기 제1 게이트 절연층의 상부에 폴리 실리콘층을 형성하는 단계와, 상기 폴리 실리콘층의 상부에 제2 게이트 절연층과 상부 실리콘층을 순차적으로 적층하여 형성하는 단계와, 상기 상부 실리콘층에 미리 정한 간격으로 다수개의 제2 게이트용 트렌치를 형성하는 단계와, 상기 다수개의 제2 게이트용 트렌치를 포함하여 상기 상부 실리콘층의 전면에 상기 제2 게이트 절연층을 형성하는 단계 및 상기 제1 게이트용 트렌치와 상기 제2 게이트용 트렌치가 서로 엇갈려서 톱니모양으로 맞물리도록, 순차적으로 적층된 상기 상부 실리콘층과 상기 제2 게이트용 트렌치를 상기 폴리 실리콘층의 상부에 포개는 단계로 이루어지는 것이 바람직하다.
또는, 본 발명에 의한 반도체 소자는, 소스 영역과 드레인 영역 사이의 반도체 기판에 미리 정한 간격으로 형성된 다수개의 제1 게이트용 트렌치와, 상기 다수개의 제1 게이트용 트렌치를 포함하여 상기 반도체 기판의 전면에 형성된 제1 게이트 절연층과, 상기 제1 게이트 절연층의 상부에 형성된 폴리 실리콘층 및 상기 폴리 실리콘층의 상부에 순차적으로 적층되어 형성된 제2 게이트 절연층과 상부 실리콘층을 구비하고, 상기 반도체 소자의 채널은 상기 소스 영역과 상기 드레인 영역의 사이에서, 상기 제1 게이트 절연층의 하단, 상기 제2 게이트 절연층의 상단 및 상기 제2 게이트 절연층의 말단에 형성되는 것으로 구성되는 것이 바람직하다.
본 발명에 의한 반도체 소자 및 그의 제조 방법은 폴리 실리콘층의 상부와 하부에 게이트 절연층을 형성하고 특히 라디에이터 모양으로 게이트 절연층과 게이트인 폴리 실리콘층을 형성하므로서 더욱 넓은 영역에서 입체적으로 채널이 형성될 수 있도록 하여 소스와 드레인간에 다량의 전류가 흐를 수 있도록 하는 효과를 갖는다.
이하, 본 발명에 의한 반도체 소자의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 외관을 나타내는 도면으로서, 소스 영역(130), 드레인 영역(132), 제1 게이트 절연층(200), 폴리 실리콘층(202), 제2 게이트 절연층(204) 및 콘텍(500)으로 구성된다. 도 4는 도 3에 도시된 반도체 소자를 B-B' 방향으로 절취한 개략적인 단면도를 나타낸다.
도 3 및 도 4에 도시된 반도체 소자는 MOS 트랜지스터에 해당한다. 따라서, 소스 영역(130)은 MOS 트랜지스터의 소스가 형성되는 영역이고, 드레인 영역(132)은 모스 트랜지스터의 드레인이 형성되는 영역이다.
도 3 및 도 4를 참조하면, 본 발명에 의한 반도체 소자는 반도체 기판(또는, 하부 실리콘층)(300), 제1 및 제2 게이트용 트렌치들(302 및 402), 제1 및 제2 게이트 절연층들(200 및 204), 폴리 실리콘층(202), 상부 실리콘층(400)을 갖는다.
여기서, 제1 게이트용 트렌치(302)는 소스 영역(130)과 드레인 영역(132) 사이의 반도체 기판(300)에 미리 정한 간격으로 다수 개가 형성되어 있다. 이와 비슷 하게, 제2 게이트용 트렌치(402)는 소스 영역(130)과 드레인 영역(132) 사이의 상부 실리콘층(400)에 미리 정한 간격으로 다수 개가 형성되어 있다.
제1 게이트 절연층(200)은 다수 개의 제1 게이트용 트렌치(302)를 포함하여 반도체 기판(300)의 전면에 형성되어 있다. 이와 비슷하게 제2 게이트 절연층(204)은 다수 개의 제2 게이트용 트렌치(402)를 포함하여 상부 실리콘층(400)의 전면에 형성되어 있다.
폴리 실리콘층(202)은 제1 게이트 절연층(200)과 제2 게이트 절연층(204)의 사이에 형성되어 있으며, 게이트에 해당한다.
구조적으로 보면, 제2 게이트 절연층(204)과 상부 실리콘층(400)는 폴리 실리콘층(202)의 상부에 순차적으로 적층되어 형성되어 있다.
전술한 본 발명에 의한 반도체 소자의 경우, 도 1에 도시된 일반적인 반도체 소자와 달리, 폴리 실리콘층(202)의 하부와 상부에 제1 및 제2 게이트 절연층들(200 및 204)이 각각 형성되어 있다. 따라서, 소스 영역(130)과 드레인 영역(132) 사이에서, 제1 게이트 절연층(200)의 하단에 반도체 기판(또는, 하부 실콘층)에도 채널이 형성되고, 제2 게이트 절연층(204)의 상단에 상부 실리콘층(400)에도 채널이 형성되고, 제2 게이트 절연층(200)의 Y축 방향의 말단(220)에 인접한 실리콘층(미도시)에도 채널이 형성된다.
결국, 제1 및 제2 게이트 절연층들(200 및 204)과 맞닿은 모든 실리콘층(300, 400)에서 채널이 입체적으로 형성될 수 있다. 그러므로, 도 1 및 도 2에 도시된 일반적인 반도체 소자에서 소스 및 드레인간에 흐르는 전류보다 도 3 및 도 4에 도시된 반도체 소자에서 훨씬 다량의 전류가 소스와 드레인간에 흐를 수 있다.
전술한 제1 및 제2 게이트 절연층(200 및 204)은 산화막일 수 있다.
도 4에서 제1 게이트용 트렌치(302)가 반도체 기판에 형성되는 것으로 설명하였다. 그러나, 제1 게이트용 트렌치(302)는 하부 실리콘층(또는, 에피층)에도 형성될 수 있다. 이 경우, 참조부호 300은 반도체 기판이 아니라 하부 실리콘층에 해당한다. 이때, 하부 실리콘층(300)은 반도체 기판상에 형성된다.
전술한 본 발명에 의한 반도체 소자의 제1 및 제2 게이트 절연층들(200 및 204)과 게이트(202)는 흡사 라디에이터(radiator) 모양을 갖지만 본 발명은 이에 국한되지 않고 채널이 형성되는 영역이 확장될 수 있다면 어떠한 형태로도 구현될 수 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 5a 내지 도 5c들은 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 의한 공정 단면도를 나타낸다.
도 5a를 참조하면, 소스 영역(130)과 드레인 영역(132) 사이의 반도체 기판(300)에 미리 정한 간격으로 다수개의 제1 게이트용 트렌치(302)를 형성한다. 예를 들면, 마스크를 이용한 사진 및 식각 공정에 의해 반도체 기판(300)에 제1 게이트용 트렌치(302)를 형성할 수 있다. 이때, 제1 게이트용 트렌치(302)는 반도체 기판(300)에 형성되는 것으로 기술하였지만 본 발명은 이에 국한되지 않는다. 즉, 도 5a에 도시된 참조부호 300은 반도체 기판 대신에 하부 실리콘층을 의미할 수도 있다. 하부 실리콘층(300)은 반도체 기판에 형성되는 에피층을 의미할 수 있다. 이 경우, 제1 게이트용 트렌치(302)는 하부 실리콘층(300)에 형성된다.
이후, 도 5b에 도시된 바와 같이, 다수 개의 제1 게이트용 트렌치(302)를 포함하여 반도체 기판(300)의 전면에 제1 게이트 절연층(200)을 형성한다. 예를 들어, 산화막(200)을 제1 게이트용 트렌치(302)를 포함하는 반도체 기판(300)의 전면에 제1 게이트 절연층으로서 증착하여 형성할 수 있다.
이후, 도 5c에 도시된 바와 같이, 제1 게이트 절연층(200)의 상부에 폴리 실리콘층(202)을 게이트로서 형성한다.
이후, 도 4에 도시된 바와 같이, 폴리 실리콘층(202)의 상부에 제2 게이트 절연층(204)과 상부 실리콘층(400)을 순차적으로 적층하여 형성한다. 본 발명에 의하면, 제2 게이트 절연층(204)과 상부 실리콘층(400)을 다음과 같이 순차적으로 적층하여 형성할 수 있다.
먼저, 도 5a에 도시된 바와 같은 동일한 모습으로, 상부 실리콘층(400)에 미리 정한 간격으로 다수 개의 제2 게이트용 트렌치(402)를 형성한다. 이후, 도 5b에 도시된 바와 같은 동일한 모습으로, 다수 개의 제2 게이트용 트렌치(402)를 포함하여 상부 실리콘층(400)의 전면에 제2 게이트 절연층(204)을 형성한다. 예를 들어, 산화막을 제2 게이트용 트렌치(402)를 포함하는 상부 실리콘층(400)의 전면에 제2 게이트 절연층으로서 증착하여 형성할 수 있다. 이후, 도 4에 도시된 바와 같이 제1 게이트용 트렌치(302)와 제2 게이트용 트렌치(402)가 서로 엇갈려서 톱니 모양 으로 맞물리도록, 순차적으로 적층된 상부 실리콘층(400)과 제2 게이트용 트렌치(204)를 폴리 실리콘층(202)의 상부에 포갠다. 결국, 도 5a 및 도 5b에 도시된 바와 같이 상부 실리콘층(400)에 제2 게이트 절연층(204)을 적층하여 형성한 후, SOI 웨이퍼의 제작 과정과 유사한 방법으로 이들 적층된 결과물을 폴리 실리콘층(202)의 상부에 뒤집어서 포갬으로서, 도 4에 도시된 바와 같은 형태의 반도체 소자를 형성할 수 있다.
콘텍(500)과 더블어 MOS 트랜지스터를 형성하는 후속 공정은 일반적인 사항이므로 여기서는 상세한 설명을 생략한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 일반적인 MOS 트랜지스터의 3차원 모습을 개략적으로 나타내는 도면이다
도 2는 도 1에 도시된 MOS 트랜지스터를 A-A' 방향으로 절취한 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 외관을 나타내는 도면이다.
도 4는 도 3에 도시된 반도체 소자를 B-B' 방향으로 절취한 개략적인 단면도를 나타낸다.
도 5a 내지 도 5c들은 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 의한 공정 단면도를 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
300 : 반도체 기판 또는 하부 실리콘층 200 : 제1 게이트 절연층
202 : 폴리 실리콘층 204 : 제2 게이트 절연층
400 : 상부 실리콘층 500 : 콘텍

Claims (7)

  1. 소스 영역과 드레인 영역 사이의 반도체 기판에 미리 정한 간격으로 다수개의 제1 게이트용 트렌치를 형성하는 단계;
    상기 다수개의 제1 게이트용 트렌치를 포함하여 상기 반도체 기판의 전면에 제1 게이트 절연층을 형성하는 단계;
    상기 제1 게이트 절연층의 상부에 폴리 실리콘층을 형성하는 단계;
    상기 폴리 실리콘층의 상부에 제2 게이트 절연층과 상부 실리콘층을 순차적으로 적층하여 형성하는 단계;
    상기 상부 실리콘층에 미리 정한 간격으로 다수개의 제2 게이트용 트렌치를 형성하는 단계;
    상기 다수개의 제2 게이트용 트렌치를 포함하여 상기 상부 실리콘층의 전면에 상기 제2 게이트 절연층을 형성하는 단계; 및
    상기 제1 게이트용 트렌치와 상기 제2 게이트용 트렌치가 서로 엇갈려서 톱니모양으로 맞물리도록, 순차적으로 적층된 상기 상부 실리콘층과 상기 제2 게이트용 트렌치를 상기 폴리 실리콘층의 상부에 포개는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제1 항에 있어서, 상기 반도체 소자의 제조 방법은
    상기 반도체 기판에 하부 실리콘층을 형성하는 단계를 더 구비하고,
    상기 제1 게이트용 트렌치는 상기 하부 실리콘층에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 소스 영역과 드레인 영역 사이의 반도체 기판에 미리 정한 간격으로 형성된 다수개의 제1 게이트용 트렌치;
    상기 다수개의 제1 게이트용 트렌치를 포함하여 상기 반도체 기판의 전면에 형성된 제1 게이트 절연층;
    상기 제1 게이트 절연층의 상부에 형성된 폴리 실리콘층; 및
    상기 폴리 실리콘층의 상부에 순차적으로 적층되어 형성된 제2 게이트 절연층과 상부 실리콘층을 구비하고,
    상기 반도체 소자의 채널은 상기 소스 영역과 상기 드레인 영역의 사이에서, 상기 제1 게이트 절연층의 하단, 상기 제2 게이트 절연층의 상단 및 상기 제2 게이트 절연층의 말단에 형성되는 것을 특징으로 하는 반도체 소자.
  5. 삭제
  6. 제4 항에 있어서, 상기 반도체 소자는
    상기 반도체 기판상에 형성된 하부 실리콘층을 더 구비하고,
    상기 제1 게이트용 트렌치는 상기 하부 실리콘층에 형성되어 있는 것을 특징으로 하는 반도체 소자.
  7. 제4 항에 있어서, 상기 제1 및 상기 제2 게이트 절연층은 산화막인 것을 특징으로 하는 반도체 소자.
KR1020080057787A 2008-06-19 2008-06-19 반도체 소자 및 그의 제조 방법 KR100988782B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080057787A KR100988782B1 (ko) 2008-06-19 2008-06-19 반도체 소자 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080057787A KR100988782B1 (ko) 2008-06-19 2008-06-19 반도체 소자 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090131836A KR20090131836A (ko) 2009-12-30
KR100988782B1 true KR100988782B1 (ko) 2010-10-20

Family

ID=41690966

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080057787A KR100988782B1 (ko) 2008-06-19 2008-06-19 반도체 소자 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR100988782B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264764A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264764A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
KR20090131836A (ko) 2009-12-30

Similar Documents

Publication Publication Date Title
US10395972B2 (en) Semiconductor device and manufacturing method thereof
TWI463571B (zh) 半導體裝置的製造方法
US8637384B2 (en) FinFET parasitic capacitance reduction using air gap
US9660022B2 (en) Semiconductive device with a single diffusion break and method of fabricating the same
TWI431775B (zh) 積體電路結構
TWI503984B (zh) 積體電路裝置及其製造方法
EP2590221B1 (en) Finfet devices
TWI407564B (zh) 具有溝槽底部多晶矽結構之功率半導體及其製造方法
TWI610435B (zh) 具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法
CN104517848A (zh) Ldmos晶体管结构及其形成方法
TWI539533B (zh) 半導體裝置及其製造方法
JP2010087133A (ja) 半導体装置およびその製造方法
JP2022551159A (ja) Ｌｄｍｏｓデバイス及びその製造方法
JP5775650B1 (ja) 半導体装置の製造方法、及び、半導体装置
US6849913B2 (en) Integrated circuit including an inductor, active layers with isolation dielectrics, and multiple insulation layers
US20160314978A1 (en) Spacer Enabled Poly Gate
US20080111197A1 (en) Semiconductor device including a misfet having divided source/drain regions
KR100988782B1 (ko) 반도체 소자 및 그의 제조 방법
TWI458022B (zh) 低閘極電荷的溝槽式功率半導體製造方法
JP2007200981A (ja) 横型パワーｍｏｓｆｅｔおよびその製造方法
TWI490950B (zh) 溝渠式金屬氧化物半導體結構及其形成方法
US20130323888A1 (en) Process for fabricating a transistor comprising nanoscale semiconductor features using block copolymers
JP2012243976A (ja) 半導体装置及びその製造方法
KR20130007178A (ko) 게이트 올 어라운드 방식의 2중 채널 형성 방법
TWI515777B (zh) 功率半導體元件及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee