KR100984878B1 - 유도 결합된 고밀도 플라즈마 프로세싱 챔버를 위한 내부밸런스 코일 - Google Patents

Abstract

챔버내의 자기장을 이용하여 플라즈마를 생성하기 위해 반도체 프로세싱 시스템에서 이용되는 코일이 제공된다. 코일은 제 1 코일 세그먼트, 제 2 코일 세그먼트 및 내부 밸런스 캐패시터를 포함한다. 제 1 코일 세그먼트는 제 1 단부 및 제 2 단부를 갖는다. 코일 세그먼트의 제 1 단부는 전력원에 접속되도록 구성된다. 제 2 코일 세그먼트는 제 1 및 제 2 단부를 갖는다. 제 1 코일 세그먼트의 제 2 단부는 외부 밸런스 캐패시터와 접속되도록 구성된다. 내부 밸런스 캐패시터는 제 1 코일 세그먼트의 제 2 단부와 제 2 코일 세그먼트의 제 1 단부 사이에 직렬로 접속된다. 내부 밸런스 캐패시터 및 코일 세그먼트는 제 2 코일 세그먼트를 따르는 가상 접지와 실질적으로 정렬되는 제 1 코일 세그먼트에 다른 전압 피크를 제공하도록 구성된다.

Description

유도 결합된 고밀도 플라즈마 프로세싱 챔버를 위한 내부 밸런스 코일{INTERNAL BALANCED COIL FOR INDUCTIVELY COUPLED HIGH DENSITY PLASMA PROCESSING CHAMBER}

본 발명은 전반적으로 반도체 프로세싱 장치 분야에 관한 것이다. 특히, 본 발명은 예를 들어, 고밀도 플라즈마 증착 챔버에 사용되는 코일들과 같이 플라즈마를 생성하는 방법 및 장치에 관한 것이다. 상기 방법 및 장치는 예를 들어, 집적회로를 형성하는데 이용되는 에칭 프로세스와 같은, 다른 반도체 프로세스에도 적용될 수 있다.

현대 반도체 장치 제조에 있어 중요한 단계중 하나는 반도체 기판상에 실리콘 산화물막과 같은 막을 형성하는 것이다. 실리콘 산화물은 반도체 장치를 제조하는 데 있어 전기적으로 절연성인 유전체층으로서 광범위하게 사용된다. 공지된 것처럼, 실리콘 산화물막은 열적 화학적 기상 증착("CVD") 프로세스 또는 플라즈마 강화적 기상 증착("PECVD") 프로세스에 의해 증착될 수 있다. 종래의 열적 CVD 프로세스에서, 기판의 표면에 반응성 가스들이 공급되며, 원하는 막이 생성되도록 열-유도 화학적 반응이 발생된다. 종래의 플라즈마-증착 프로세스에서, 원하는 막을 생성하기 위해 반응성 종들이 활성화 및/또는 분해되도록 제어된 플라즈마가 형성된다.

수십년전에 반도체 장치가 처음 도입된 이후로 반도체 장치의 기하학구조는 크기가 상당히 감소되었으며 크기 감소는 지속되고 있다. 장치 기하학구조 스케일의 지속적인 감소는 반도체 기판상에 제조되는 집적회로에 형성되는 상호접속부들 및 회로 소자들의 밀도를 극적으로 증가시키게 되었다. 이렇게 조밀하게 패키징된 집적회로의 설계 및 제조에 있어 반도체 제조자가 직면하게 되는 오래된 과제 중 하나는 회로 소자들 간에 위조(spurious) 상호작용 방지가 요구된다는 것이며, 이는 기하학적 구조 스케일 감소가 지속됨에 따라 지속된 개선이 요구되기 때문이다.

통상적으로 원치않는 상호작용은 물리적 및 전기적으로 소자들을 절연시키기 위해 유전체 물질로 충전되는 인접한 소자들 사이에 공간을 제공함으로써 방지된다. 이러한 공간을 본 명세서에서는 때로 "갭" 또는 "트렌치"라 칭하며, 이러한 공간을 충전시키는 프로세스는 보편적으로 "갭충전(gapfill)" 프로세스라 불린다. 이러한 갭들을 완전히 충전시키는 막을 생성하도록 주어지는 프로세스의 능력은 "갭충전 층" 또는 갭충전 막"으로 설명되는 막을 이용하는, 프로세스의 "갭충전 능력(gapfill ability)"이라 칭한다. 회로 밀도가 작은 피쳐 크기에 따라 증가됨에 따라, 이들 갭들의 폭은 감소되어, 갭의 높이 대 폭의 비율로 정의되는 갭들의 종횡비는 증가된다. 비교적 열악한 갭충전 능력을 갖는 경향이 있는 종래의 CVD 기술들을 이용해서는 높은 종횡비 갭들을 완전히 충전하는 것이 어렵다. 특히 금속간 유전체("IMD") 분야, 전금속 유전체("PMD") 분야, 및 얕은-트렌치-절연("STI") 분야에서 갭들을 충전하는데 보편적으로 이용되는 유전체 막들에 대한 하나의 패밀리로는 실리콘 산화물(때로는 "실리카 글래스" 또는 "실리케이트 글래스"라 불림)이 있다.

일부 집적회로 제조자들은 실리콘 산화물 갭충전층들을 증착하는 데 있어 고밀도 플라즈마 CVD("HDP-CVD")를 이용하게 되었다. 이러한 시스템은 표준 용량성 결합된 플라즈마 CVD 시스템에 의해 제공되는 플라즈마 밀도보다 대략 크기가 2 차수 큰 약 10¹¹ 이온/cm₃ 이상의 밀도를 갖는 플라즈마를 생성한다. 유도 결합된 플라즈마("ICP") 시스템들은 HDP-CVD 시스템들의 예이다. 이러한 HDP-CVD 기술들에 의해 증착된 막들이 개선된 갭충전 특성을 갖게 하는 다른 요인은 물질의 증착에 따른 동시적 스퍼터링 발생이다. 스퍼터링은 물질이 충돌에 의해 방출되는 물리적 프로세스로, HDP-CVD 프로세스의 높은 이온 밀도에 의해 촉진된다. 따라서, HDP 증착의 스퍼터링 성분들은 상승된 표면들의 코너와 같은, 소정의 피쳐들 상에서의 증착을 늦춰, 갭충전 능력 증가에 기여한다.

HDP 및 ICP 프로세스들의 사용에도 불구하고, 원하는 증착 특성을 달성하는데 있어서는 다수의 만성적인 과제가 남아있다. 여기에는 특히 챔버에서 구조물을 손상시키는 온도를 야기시킬 수 있는 고에너지 프로세스를 이용하는 경우, 프로세싱 챔버 내의 플라즈마의 열적 특성의 제어에 대한 요구조건이 포함된다. 또한, 웨이퍼 양단에 균일한 증착 프로세스를 제공하는 것이 일반적 조건이다. 불균일성은 장치 성능에서의 모순을 유도하며 다수의 상이한 요인들에 의해 야기될 수 있다. 웨이퍼 상의 상이한 지점들에서의 증착 특성은 다수의 상이한 작용의 복잡한 상호작용으로부터 야기된다. 예를 들면, 갭이 챔버 속으로 주입되는 방식, 프리커서 종들을 이온화시키는데 이용되는 전력 레벨, 이온들을 지향시키는 전기장의 사용 등이 웨이퍼에 양단의 균일한 증착 특성에 근본적으로 영향을 미칠 수 있다. 또한, 이러한 작용들이 나타나는 방식은 챔버내의 이온 분포에 영향을 미치는 상이한 확산 작용을 제공함으로써 챔버의 물리적 형상 및 크기와 관련될 수 있다.

HDP 및 ICP 프로세스들이 갖는 특정한 한가지 과제는 자기장 및 플라즈마를 생성하는데 이용되는 무선주파수(RF) 코일의 사용으로 인해 발생되는 전압의 관리에 있다. 이러한 코일을 구동시키는데 이용되는 피크 대 피크 전압은 1kV를 초과할 수 있으며, 이러한 전압의 장기간 사용과 관련된 효과로는 챔버 돔 흑화(blackening), 및 집적회로의 입자 및 금속 오염이 포함된다. 전압 감소 및/또는 고전압의 작용을 완화시키는데 이용되는 기술들로는 외부 밸런스 캐패시터 뱅크, 패러데이 차폐 및 챔버 돔 표면의 고전압 패딩이 포함된다. 이러한 완화 기술들은 고전압의 작용을 완화시키는데 있어 적어도 일부는 성공적이지만, 개선된 기술들이 요구된다.

또한 앞서 개시된 단점들에 부가하여, 본 발명은 고전압이 적어도 부분적으로는 HDP/CVD 프로세스들을 이용하여 형성된 층들의 오염에 기여한다는 문제를 제시한다. 고전압은 오염을 방지하기 위해 가스 배플과 같은 챔버 내부 구조물의 내부 표면에 제공되는, 이를 테면 시즌 코팅과 같은 보호 코팅의 손상을 야기시킬 수 있다. 이러한 보호 코팅의 손상은 예를 들면 금속 오염과 같이, 챔버 내부 구조물 로부터의 오염을 야기시킬 수 있다. 이러한 오염은 형성된 층들의 물리적 특성, 예를 들면 HDP/CVD 프로세스를 이용하여 형성된 층들의 유전체 특성에 영향을 미칠 수 있다. 회로들 축소가 지속됨에 따라, 개선된 유전체 특성을 갖는 층들을 제공하는 것이 요구된다.

따라서, HDP 및 ICP 프로세스들에서 웨이퍼 양단의 증착을 개선시키는 플라즈마를 생성하는 개선된 시스템들이 요구되고 있다.

본 발명은 전반적으로 반도체 프로세싱 장치 분야에 관한 것이다. 특히, 본 발명은 고밀도 플라즈마 증착 챔버에 이용되는 이를테면 코일과 같이, 플라즈마 생성을 위한 방법 및 장치에 관한 것이다. 상기 방법 및 장치는 예를 들어, 집적회로를 형성하는데 이용되는 에칭 프로세스와 같은 다른 반도체 프로세스에도 적용될 수 있다.

다수의 실시예에서, 챔버의 자기장을 이용하여 플라즈마를 생성하도록 반도체 처리 시스템에서 이용되는 코일이 제공된다. 코일은 제 1 코일 세그먼트, 제 2 코일 세그먼트, 제 3 코일 세그먼트, 제 1 내부 밸런스 캐패시터 및 제 2 내부 밸런스 캐패시터를 포함한다. 제 1 코일 세그먼트는 제 1 단부 및 제 2 단부를 갖는다. 제 1 코일 세그먼트의 제 1 단부는 전력원에 접속되도록 구성된다. 제 2 코일 세그먼트는 제 1 단부 및 제 2 단부를 갖다. 제 3 코일 세그먼트는 제 1 단부 및 제 2 단부를 갖는다. 제 3 코일 세그먼트의 제 2 단부는 외부 밸런스 캐패시터와 접속되도록 구성된다. 제 1 내부 밸런스 캐패시터는 제 1 코일 세그먼트의 제 2 단부와 제 2 코일 세그먼트의 제 1 단부 사이에 직렬로 접속된다. 제 2 내부 밸런스 캐패시터는 제 2 코일 세그먼트의 제 2 단부와 제 3 코일 세그먼트의 제 1 단부 사이에 직렬로 접속된다. 제 1 내부 밸런스 캐패시터는 제 3 코일 세그먼트를 따른 제 1 가상 접지와 실질적으로 정렬된 제 1 전압 피크를 제공하도록 구성되고, 제 2 내부 밸런스 캐패시터는 제 1 코일 세그먼트를 따른 제 2 가상 접지와 실질적으로 정렬되는 제 2 전압 피크를 제공하도록 구성되며, 외부 밸런스 캐패시터는 제 2 코일 세그먼트를 따른 제 3 가상 접지와 실질적으로 정렬되는 제 3 전압 피크를 제공하도록 구성된다.

특정 실시예에서, 코일은 균일한 가열을 제공하도록 구성될 수 있다. 코일 세그먼트들은 실질적으로 유사한 길이 및/또는 인덕턴스를 가질 수 있다. 코일 세그먼트들 및 내부 밸런스 캐패시터는 키트(kit)의 부품들로서 제공될 수 있다.

다수의 실시에에서, 반도체 프로세스에서 코일을 통해 플라즈마를 생성하는 방법이 제공된다. 전류는 제 1 코일 세그먼트의 단부 부근에 배치되는 제 1 전압 피크 및 제 1 코일 세그먼트의 중심부 부근에 배치되는 가상 접지가 생성되도록 코일의 제 1 세그먼트를 통과한다. 전류는 제 2 코일 세그먼트의 단부 부근에 배치되는 제 2 전압 피크 및 제 2 코일 세그먼트의 중심부 부근에 배치되는 가상 접지가 생성되도록 코일의 제 2 세그먼트를 통과한다. 제 1 코일 세그먼트의 단부 부근의 전압 피크는 제 2 코일 세그먼트의 가상 접지와 정렬된다.

다수의 실시예에서, 기판 프로세싱 장치가 제공된다. 상기 장치는 적어도 하나의 내부 밸런스 캐패시터를 갖는 코일 및 가스 분배기를 포함한다. 코일은 제 1 코일 세그먼트 및 제 2 코일 세그먼트를 포함한다. 제 1 및 제 2 코일 세그먼트는 자기장을 이용하여 플라즈마를 생성하도록 정렬된다. 코일은 적어도 약 2개의 권선(turn)을 포함한다. 적어도 하나의 내부 밸런스 캐패시터는 제 1 코일 세그먼트와 제 2 코일 세그먼트 사이에 직렬로 접속된다. 가스 분배기가 코일 부근에 배치된다. 전기장은 가스 분배기를 통해 코일로부터 가스 분배기에 접속된 접지된 구조물을 향해 연장된다. 적어도 하나의 캐패시터 및 코일의 세그먼트들은 가스 분배기를 통해 제 1 코일로부터 연장되는 자기장의 전압을 감소시키도록 배열된다. 코일은 챔버 흑화 한계 전압 미만의 전압으로 고 전력의 HDP/CVD 프로세스를 제공하도록 구성된다.

특정 실시예에서, 장치는 제 1 코일 세그먼트 및 제 2 코일 세그먼트를 포함하는 제 2 코일을 포함할 수 있다. 제 2 코일의 제 1 및 제 2 코일 세그먼트들은 제 2 자기장을 이용하여 플라즈마를 생성하도록 배열된다. 적어도 하나의 내부 밸런스 캐패시터는 제 2 코일의 제 1 코일 세그먼트 및 제 2 코일 세그먼트 사이에 직렬로 접속될 수 있다. 제 1 코일 및 제 2 코일은 플라즈마가 생성되도록 코일들로부터 자기장이 적어도 부분적으로 중첩되도록 배열된다. 특정 실시예에서, 코일들은 챔버 흑화 한계치(blackening threshold) 미만의 전압으로 고 전력의 HDP/CVD 프로세스를 제공하도록 구성될 수 있다.

다수의 실시예에서, 기판상에 층을 증착하는 방법이 제공된다. 증착 가스는 가스 분배기로부터 반도체 프로세스 챔버 속으로 방출된다. 플라즈마는 반도체 프로세스 챔버에 자기장을 인가하는 유도 코일을 이용하여 생성된다. 코일의 세그먼트들 사이에 위치된 캐패시터는 코일에 인가되는 전압이 감소되도록 충전된다. 전기장은 전압을 이용하여 코일에 대해 생성되며 전기장은 가스 분배기를 통해 적어도 하나의 코일 세그먼트로부터 접지 구조물을 향해 연장된다. 층은 플라즈마를 이용하여 반도체 기판상에 증착된다.

다수의 실시예에서, 적어도 하나의 HDP/CVD 반도체 프로세싱 챔버를 이용한 층 증착 방법이 제공된다. 적어도 하나의 HDP/CVD 증착 파라미터의 값이 결정된다. 챔버 내부의 구조물의 표면상에 증착되는 보호 챔버 코팅의 에칭률은 HDP/CVD 증착 파라미터의 값을 기초로 결정된다. 구조물의 표면상에 보호 챔버 코팅을 제공하기 위한 챔버 시즌 파라미터의 값은 에칭률에 따라 결정된다. 챔버는 챔버 시즌 파라미터의 값을 기초로 구조물의 표면상에 보호 코팅을 제공하도록 시즈닝된다. 반도체 웨이퍼가 챔버로 삽입된다. HDP/CVD 프로세스가 적용되어 HDP/CVD 증착 파라미터의 값을 기초로 웨이퍼 상에 층이 증착된다. HDP/CVD는 보호 코팅이 제거되고 구조물의 표면의 일부가 노출되기 전에 중단된다. 웨이퍼가 챔버로부터 제거된다.

다수의 실시예에서, 반도체 웨이퍼 상에 층을 증착하는 장치가 제공된다. 상기 장치는 반도체 프로세스 챔버, 챔버 내에 플라즈마를 생성하는 코일, 및 챔버로 가스를 전달하는 가스 공급부를 포함한다. 프로세서는 코일의 전력 레벨, 챔버로의 가스 공급, 및 웨이퍼 상의 층 증착을 제어한다. 프로세서는 HDP/CVD 증착 파라미터를 기초로 챔버 안쪽의 구조물의 표면상에 배치되는 보호 챔버 코팅의 에칭률을 결정하도록 구성된다.

본 명세서 및 도면의 나머지 부분들을 참조로 본 발명의 장점 및 특징이 이해될 것이다.

본 발명은 전반적으로 반도체 프로세싱 장치 분야에 관한 것이다. 특히, 본 발명은 고밀도 플라즈마 증착 챔버에 이용되는 이를테면 코일과 같이, 플라즈마 생성을 위한 방법 및 장치에 관한 것이다. 상기 방법 및 장치는 예를 들어, 집적회로를 형성하는데 이용되는 에칭 프로세스와 같은 다른 반도체 프로세스에도 적용될 수 있다.

1. 예시적인 ICP 챔버

본 발명의 실시예들은 캘리포니아 산타클라라의 어플라이드 머티리얼스사에서 제조되는 시스템들을 이용하며, 이들에 대한 설명은 공동 양도된 미국 특허 번호 5,994,662호; 6,170,428호; 및 6,450,117호 및 미국 특허 출원 번호 10/963,030호 및 11/075,527호에 개시되며, 이들은 특허 및 출원들은 본 명세서에서 참조된 다. ICP 반응기의 개요는 도 1과 관련하여 제공된다. 도 1은 일 실시예로 예시적인 HDP-CVD 시스템(110)의 구조를 개략적으로 나타낸다. 시스템(110)은 챔버(113), 진공 시스템(170), 소스 플라즈마 시스템(180A), 바이어스 플라즈마 시스템(180B), 가스 전달 시스템(133), 및 원격 플라즈마 세정 시스템(150)을 포함한다.

본 발명의 실시예들은 낮은, 중간 및 높은 전력 HDP/CVD 프로세스를 이용할 수 있다. 낮은, 중간 및 높은 전력 프로세스들은 200, 300 및 450mm 웨이퍼들을 처리하도록 구성된 단면 직경 및/또는 치수를 갖는 HDP/CVD 챔버들을 이용할 수 있다. 300mm 웨이퍼에 대해, 통상적으로 높은 전력 프로세스는 통상적으로 약 15kW 이상, 예를 들면 15 내지 18kW의 전력을 포함한다. 중간 전력 프로세스는 통상적으로 약 8 내지 12kW 범위의 전력을 포함한다. 낮은 전력 프로세스는 일반적으로 약 8kW 미만이다. 예를 들여, 450mm 웨이퍼와 같은 큰 웨이퍼에 대해, 낮은, 중간 및 높은 전력 프로세스들에 해당하는 전력 레벨들이 증가될 수 있다. 예를 들어, 200mm 웨이퍼와 같은 작은 웨이퍼에 대해, 낮은, 중간 및 높은 전력 프로세스들에 해당하는 전력 레벨들이 감소될 수 있다. 하기에 설명되는 것처럼, 하기 본 명세서에 개시되는 코일들은 챔버 흑화에 대해 한계 전압 미만인 코일에 인가되는 전압들로 높은 전력 프로세스들을 제공하는데 이용될 수 있다.

챔버(113)의 상위 부분은 이를 테면 알루미늄 산화물 또는 알루미늄 질화물, 사파이어, SiC 또는 석영과 같은 세라믹 물질로 이루어진 돔(114)을 포함한다. 히터 플레이트(123) 및 콜드 플레이트(124)가 돔(114) 위에 제공되고, 돔(114)과 열 적으로 결합된다. 히터 플레이트(123) 및 콜드 플레이트(124)는 돔 온도가 약 100℃ 내지 200℃ 범위에 대해 약 ±10℃ 내에서 제어되게 한다. 돔(114)은 플라즈마 프로세싱 영역(116)의 상부 경계를 한정한다. 플라즈마 프로세싱 영역(116)은 기판(117)과 기판 지지 부재(118)의 상부 표면에 의한 바닥부 상에 한정된다.

챔버(113)의 하위 부분은 진공 시스템과 챔버를 결합시키는 바디 부재(122)를 포함한다. 기판 지지 부재(118)의 베이스 부분(121)은 바디 부재(122) 상에 장착되며 바디 부재(122)와 함께 연속적인 내부 표면을 형성한다. 기판은 챔버(113) 측면에 있는 삽입/제거 개구(미도시)를 통해 로봇 블레이드(미도시)에 의해 챔버(113) 안팎으로 전달된다. 상부 로딩 위치(157)에서 기판이 기판 지지 부재(118)의 기판 수용부(119) 상에 위치되는 하부 프로세싱 위치(156)로 로봇 블레이드로부터 기판을 이동시키기 위해 모터(미도시)의 제어하에 리프트 핀들(미도시)이 상승 및 하강된다. 기판 수용부(119)는 기판 프로세싱 동안 기판 지지 부재(118)에 기판을 고정하는 정전기척(120)을 포함한다. 바람직한 실시예에서, 기판 지지 부재(118)는 알루미늄 산화물 또는 알루미늄 세라믹 물질로 구성된다.

진공 시스템(170)은 트윈-블레이드 트로틀 밸브(126)를 수용하며 게이트 밸브(127) 및 터보-분자형 펌프(128)에 부착되는 트로틀 바디(125)를 포함한다. 트로틀 바디(125)는 가스 흐름을 최소로 차단하며, 대칭 펌핑을 허용한다. 게이트 밸브(127)는 트로틀 바디(125)로부터 터보-분자형 펌프(128)를 절연시킬 수 있고, 트토틀 밸브(126)가 완전히 개방될 때 배출 흐름 용량을 제한함으로써 챔버 압력을 제한할 수 있다. 트로틀 밸브, 게이트 밸브, 및 터보-분자형 펌프의 배열은 약 1 millitorr 내지 약 2 torr 사이에서 챔버 압력을 정확하고 안정되게 제어할 수 있게 한다.

소스 플라즈마 시스템(180A)은 돔(114) 상에 장착된 상부 코일(129) 및 측면 코일(130)을 포함한다. 대칭 접지 차폐물(미도시)은 코일들 간의 전기적 결합을 감소시킨다. 상부 코일(129)은 상부 소스 RF 생성기(131A)에 의해 전력이 공급되는 반면, 측면 코일(130)은 측면 소스 RF 생성기(131B)에 의해 전력이 공급되어, 각각의 코일에 대해 독립적인 전력 레벨 및 주파수 동작이 허용된다. 이러한 이중 코일 시스템은 챔버(113)의 방사상 이온 밀도를 제어하여, 플라즈마 균일성을 개선시킨다. 측면 코일(130) 및 상부 코일(129)은 통상적으로 유도적으로 구동되어, 상보형(complimentary) 전극이 요구되지 않는다. 특정 실시예에서, 상부 소스 RF 생성기(131A)는 공칭적으로 2MHz에서 2500와트까지의 RF 전력을 제공하며 측면 소스 RF 생성기(131B)는 공칭적으로 2MHz에서 5000와트까지의 RF 전력을 제공한다. 상부 및 측면 RF 생성기들의 동작 주파수들은 공칭 동작 주파수(예를 들어, 각각 1.7-1.9MHz 및 1.9-2.1MHz)로부터 상쇄되어, 플라즈마-생성 효율이 개선된다. 다수의 실시예들에서, 상부 및 측면 코일들은 액체로 냉각될 수 있다.

바이어스 플라즈마 시스템(180B)은 바이어스 RF("BRF") 생성기(131C) 및 바이어스 매칭 네트워크(132C)를 포함한다. 바이어스 플라즈마 시스템(180B)은 상보형 전극으로 작용하는 바디 부재(122)와 부분(117)을 용량성 결합시킨다. 바이어스 플라즈마 시스템(180B)은 소스 플라즈마 시스템(180A)에 의해 생성된 플라즈마 종들(예를 들어, 이온들)의 기판 표면으로의 전달을 가능케하는 역할을 한다. 특정 실시예에서, 바이어스 RF 생성기는 13.56MHz에서 5000와트까지의 RF 전력을 제공한다.

RF 생성기들(131A, 131B)은 약 1.8 내지 약 2.1MHz 사이의 주파수 범위에서 동작하며 디지털방식으로 제어되는 합성기를 포함한다. 각각의 생성기는 챔버 및 코일로부터 생성기로 다시 반사되는 전력을 측정하고 당업자에 의해 인식되는 바와 같이, 가장 낮은 반사 전력을 얻도록 동작 주파수를 조절하는 RF 제어 회로(미도시)를 포함한다. 통상적으로 RF 생성기들은 50 옴의 특성 임피던스를 갖는 로드에서 동작하도록 설계된다. RF 전력은 생성기와 상이한 특성 임피던스를 갖는 로드로부터 반사될 수 있다. 이는 로드로 전달되는 전력을 감소시킬 수 있다. 부가적으로, 로드로부터 생성기로 다시 반사되는 전력은 오버로딩되어 생성기를 손상시킬 수 있다. 플라즈마의 임피던스는 다른 요인들 중에서, 플라즈마 이온 밀도에 따라 5 옴 미만 내지 900 옴 초과의 범위일 수 있고, 반사된 전력은 주파수의 함수일 수 있기 때문에, 반사된 전력에 따른 생성기 주파수 조절은 RF 생성기로부터 플라즈마로 전달되는 전력을 증가시키고 생성기를 보호한다. 반사된 전력을 감소시키고 효율을 개선하는 또 다른 방식은 매칭 네트워크를 이용하는 것이다.

매칭 네트워크들(132A, 132B)은 각각 상부 코일(129) 및 측면 코일(130)을 갖는 생성기들(131A, 131B)의 출력 임피던스와 매칭된다. RF 제어 회로는 로드가 변함에 따라 생성기가 로드와 매칭되도록 매칭 네트워크 내에서 캐패시터들의 값을 변화시킴으로써 매칭 네트워크들을 조절할 수 있다. RF 제어 회로는 로드로부터 다시 생성기로 반사되는 전력이 소정 한계치를 초과할 때 매칭 네트워크를 조절할 수 있다. 일정한 매칭을 제공하고, 매칭 네트워크 조절로부터 RF 제어 회로를 효과적으로 중단시키는 방법 중 하나는 반사된 전력에 대한 임의의 예상된 값 이상으로 반사된 전력 한계치를 설정하는 것이다. 이는 가장 최근 조건에서 매칭 네트워크를 일정하게 유지함으로써 소정의 조건하에서 플라즈마 안정화를 보조할 수 있다.

다른 조치로 플라즈마 안정화가 보조될 수도 있다. 예를 들어, RF 제어 회로는 로드(플라즈마)로 전달되는 전력을 결정하는데 이용될 수 있고 층을 증착하는 동안 거의 일정하게 전달된 전력을 유지하기 위해 생성기 출력 전력을 증가 또는 감소시킬 수 있다.

가스 전달 시스템(133)은 가스 전달 라인들(138)(단지 일부만이 도시됨)을 통해 기판을 처리하기 위해 몇 개의 소스 챔버로부터 가스들을 제공한다. 당업자들이 인식하는 바와 같이, 챔버(113)에 대한 가스 전달 라인들(138)의 실제 접속 및 사용되는 실제 소스들은 챔버(113) 내에서 실행되는 증착 및 세정 프로세스들에 따라 변한다. 가스들은 가스 링(137) 및/또는 가스 분배기(111)를 통해 챔버(113)로 주입된다.

일 실시예에서, 제 1 가스 소스(134A), 제 2 가스 소스(134B), 다기능 가스 흐름 제어기(135A') 및 다기능 가스 흐름 제어기(135B')는 가스 전달 라인들(138)(단지 일부만이 도시됨)을 통해 가스 링(137)에 있는 링 플래넘(plenum)으로 가스를 제공한다. 가스 링(137)은 기판 위로 가스의 균일한 흐름을 제공하는 다수의 소스 가스 노즐들(139)(설명을 위해 단지 한 개만이 도시됨)을 갖는다. 노즐 길이 및 노즐 각도는 각각의 챔버내에서의 특정한 프로세스에 대한 가스 활용 효율 및 균일한 프로파일의 변경이 허용되도록 변할 수 있다. 바람직한 실시예에서, 가스 링(137)은 알루미늄 산화물 세라믹으로 형성된 12개의 소스 가스 노즐을 갖는다.

또한 가스 링(137)은 바람직한 실시예에서, 소스 가스 노즐들(139)과 동일평면이고 소스 가스 노즐들(139)보다 짧으며, 일 실시예에서는 바디 플래넘으로부터 가스를 수신하는 다수의 산화제 가스 노즐들(140)(단지 하나만이 도시됨)을 갖는다. 일부 실시예에서서는 가스들을 챔버(113) 속으로 주입하기 이전에 소스 가스들과 산화제 가스들을 혼합하지 않는 것이 바람직하다. 다른 실시예에서, 산화제 가스 및 소스 가스는 바디 플래넘과 가스 링 플래넘 사이에 구멍들(미도시)을 제공함으로써 챔버(113) 속으로 가스들을 주입하기 이전에 혼합될 수 있다. 일 실시예에서, 제 3 가스 소스(134C), 제 4 가스 소스(134D), 제 5 가스 소스(134D'), 가스 흐름 제어기(135C) 및 다기능 가스 흐름 제어기(135D)는 가스 전달 라인들(138)을 통해 바디 플래넘에 가스를 공급한다. 밸브(143B)(다른 밸브들은 도시되지 않음)와 같은 추가의 밸브들이 흐름 제어기로부터 챔버로의 가스를 차단할 수 있다.

가연성, 유독성, 또는 부식성 가스들이 사용되는 실시예에서는, 증착 이후 가스 전달 라인들에 남아있는 가스를 제거하는 것이 바람직할 수 있다. 이는 예를 들어, 전달 라인(138A)으로부터 챔버(113)를 절연시키고 진공 포어라인(144)으로 전달 라인(138A)을 배기시키기 위해, 밸브(143B)와 같은 3-웨이 밸브를 사용하여 달성될 수 있다. 도 1에 도시된 것처럼, 밸브(143A) 및 밸브(143C)와 같은 다른 유사한 밸브들이 다른 가스 전달 라인들에 통합될 수 있다. 예를 들어, 다기능 가스 흐름 제어기(135D)가 밸브(143A)와 접속되어 제 4 가스 소스(134D)와 제 5 가스 소스(134D')로부터 챔버로 기체 가스를 제공할 수 있다.

또한, 챔버(113)는 가스 분배기(111)(또는 상부 노즐) 및 상부 배기구(146)를 포함한다. 가스 분배기(111) 및 상부 배기구(146)는 가스들의 상부 및 측면 흐름의 독립적 제어를 허용하여 막의 증착 및 도핑 파라미터들의 미세한 조절을 허용하고 막 균일성을 개선시킨다. 상부 배기구(146)는 가스 분배기(111) 둘레의 환형 개구이다. 가스 분배기(111)는 개선된 가스 분배를 위해 본 발명의 실시예에 따른 단계에서 다수의 구멍을 포함한다. 일 실시예에서, 제 1 가스 소스(134A)는 소스 가스 노즐들(139) 및 가스 분배기(111)에 공급된다. 소스 노즐 다기능 가스 흐름 제어기(135A')는 소스 가스 노즐들(139)에 전달되는 가스의 양을 제어하며 상부 노즐 다기능 가스 흐름 제어기(135A)는 가스 분배기(111)로 전달되는 가스의 양을 제어한다. 유사하게, 다기능 가스 흐름 제어기(135B) 및 다기능 가스 흐름 제어기(135B')는 제 2 가스 소스(134B)와 같이, 단일의 산소 소스로부터 상부 배기구(146) 및 산화제 가스 노즐(140) 모두에 대한 산소 흐름을 제어하는데 이용될 수 있다. 가스 분배기(111) 및 상부 배기구(146)에 공급되는 가스들은 챔버(113) 속으로 가스가 흐르기 전에 개별적으로 유지되거나, 또는 챔버(113) 속으로 이들이 흘러가기 전에 상부 플래넘(148)에서 혼합될 수 있다. 동일한 가스의 개별 소스들이 챔버의 다양한 부분에 대한 공급을 위해 이용될 수 있다.

가스 분배기(111)는 가스 배플(158)을 포함한다. 가스 배플(158)은 세정 가 스의 흐름이 챔버 벽을 향하게 지향시키기 위해 가스 분배기(111) 상에 형성되며 원격적으로 생성된 플라즈마 및 세정 가스의 흐름을 지향시키는데 이용될 수 있다. 가스 분배기는 챔버(113) 속으로 개별 가스들을 통과시키는 개별 채널들을 포함하며, 가스들은 반도체 기판 위에서 혼합되고 반응한다.

웨이퍼 상에 유전체층을 증착하는 동안 오염을 방지하기 위해, 챔버(113)는 가스 분배기(111)를 커버하는 보호 코팅(159)으로 시즈닝될 수 있다. 예를 들어, SiO2인 보호 코팅은 챔버 내부 구조를 커버하여 증착 프로세스 동안 유전체층을 오염시키는 챔버 안쪽 구조로부터의 물질들이 챔버로 방출되지 않는다. 다수의 실시예에서, 챔버는 유전체층이 웨이퍼 상에 증착되기 이전에 보호 코팅으로 시즈닝될 수 있다.

플라즈마 세정 시스템(150)으로부터 생성된 원격 마이크로파는 챔버 부품들로부터의 증착 잔류물을 주기적으로 세정하기 위해 제공된다. 세정 시스템은 반응기 캐비티(153)의 세정 가스 소스(134E)(예를 들어, 분자형 불소, 삼불화 질소, 다른 탄화불소 또는 등가물)로부터 플라즈마를 생성하는 원격 마이크로파 생성기(151)를 포함한다. 다수의 실시예에서, 가스 흐름 제어기(135E)는 세정 가스 소스(134E)로부터 반응기 캐비티(153)로 가스 흐름을 제어한다. 이러한 플라즈마로부터 형성되는 반응성 종들은 애플리케이터 튜브(155)를 경유하여 세정 가스 공급 포트(154)를 통해 챔버(113)로 전달된다. 세정 플라즈마를 포함하도록 이용되는 물질들(반응기 캐비티(153) 및 애플리케이터 튜브(155))은 플라즈마에 의한 공격을 견딜 수 있다. 원격 캐비티에서의 세정 플라즈마 생성은 효과적인 마이크로파 생 성기의 이용을 허용하며 인시튜로 형성되는 플라즈마에 존재할 수 있는 글로우 방전의 충격, 방사, 또는 온도에 대해 챔버 부품들이 처리되지 않게 한다. 결과적으로, 비교적 민감한 부품들, 이를 테면 정전기 척(120)은 인시튜 플라즈마 세정 프로세스에서 요구될 수 있는 것처럼, 더미 웨이퍼로 커버되거나 보호될 필요가 없다.

도 1에서, 플라즈마 세정 시스템(150)은 챔버(113) 아래에 도시되었으나, 미국 출원 번호 10/963,030호에 개시된 것처럼 선택적으로 다른 위치에서 예를 들어, 챔버(113) 위에서 사용될 수 있고, 상기 문헌은 본 명세서에서 참조된다. 선택적 실시예에서, 반응기 캐비티와 공급 포트 간의 간격은 실제적으로 짧게 유지되는데, 이는 원하는 플라즈마 종들의 농도가 반응기 캐비티로부터의 간격에 따라 감소될 수 있기 때문이다. 배플 위의 챔버 상부에 위치된 세정 가스 공급부를 이용하여, 세정 가스 공급 포트를 통해 제공되는 원격적으로 생성된 플라즈마 종들은 배플에 의해 챔버 측면으로 지향될 수 있다.

시스템 제어기(160)는 시스템(110)의 동작을 제어한다. 바람직한 실시예에서, 시스템 제어기(160)는 메모리(162)를 포함하며, 메모리는 하드 디스크 드라이브, 플로피 디스크 드라이브(미도시), 및 프로세서(161)에 연결된 카드 랙(미도시)과 같이 만질 수 있는 매체(tangible medium)를 포함한다. 카드 랙은 싱글-보드 컴퓨터(SBC)(미도시), 아날로그 및 디지털 입/출력 보드(미도시), 인터페이스 보드(미도시) 및 스텝퍼 모터 제어기 보드(미도시)를 포함할 수 있다. 시스템 제어기는 보드, 카드 케이지 및 제어기 치수 및 형태를 한정하는 VME(Versa Modular European) 기준을 따른다. 또한, VME 기준은 16-비트 데이터 버스 및 24-비트 어드레스 버스를 갖는 버스 구조를 한정한다. 시스템 제어기(160)는 예를 들어, 하드 디스크 드라이브와 같이 만질 수 있는 매체에 저장된 컴퓨터 프로그램의 제어하에, 또는 이동식 디스크에 저장된 프로그램과 같은 다른 컴퓨터 프로그램들을 통해 동작한다. 컴퓨터 프로그램은, 예를 들어, 타이밍, 가스들의 혼합물 및 특정 프로세스들의 다른 파라미터들을 지시한다. 사용자와 시스템 제어기 간의 인터페이스는 캐소드 레이 튜브("CRT")와 같은 모니터 및 광 펜을 통한다.

시스템 제어기(160)는 챔버를 시즈닝하는데 이용되는 챔버 시즌 시간 및 가스들, 챔버를 세정하는데 이용되는 세정 시간 및 가스들, HDP CVD 프로세스를 이용하는 플라즈마 애플리케이션을 제어한다. 이러한 제어를 달성하기 위해, 시스템 제어기(160)는 시스템(110)의 다수의 부품들과 결합된다. 예를 들어, 시스템 제어기(160)는 진공 시스템(170), 소스 플라즈마 시스템(180A), 바이어스 플라즈마 시스템(180B), 가스 전달 시스템(133), 원격 플라즈마 세정 시스템(150)과 결합된다. 시스템 제어기(160)는 라인(163)을 이용하여 진공 시스템(170)에 결합된다. 시스템 제어기(160)는 라인(164A)을 이용하여 소스 플라즈마 시스템(180)에 결합되며 라인(164B)을 이용하여 바이어스 플라즈마 시스템(180B)에 결합된다. 시스템 제어기(160)는 라인(165)을 이용하여 가스 전달 시스템(133)에 결합된다. 시스템 제어기(160)는 라인(166)을 이용하여 원격 플라즈마 세정 시스템(150)에 결합된다. 라인들(163, 164A, 164B, 165, 166)은 시스템 제어기(160)로부터의 신호들을 각각 진공 시스템(170), 소스 플라즈마 시스템(180A), 바이어스 플라즈마 시스템(180B), 가스 전달 시스템(133), 및 원격 플라즈마 세정 시스템(150)에 전송된다. 예를 들어, 시스템 제어기(160)는 라인(165)을 이용하여 가스 흐름 제어기들 및 다기능 가스 흐름 제어기들 각각을 개별적으로 제어한다. 라인(165)은 각각의 흐름 제어기에 접속된 몇개의 개별 제어 라인들을 포함할 수 있다. 시스템 제어기(160)는 시스템(110)의 부품들을 제어하기 위해 몇개의 분산된 프로세서들을 포함할 수 있다는 것이 이해될 것이다. 소스 플라즈마 시스템(180A)은 상부 코일(129) 및 측면 코일(130)에 접속되어 상부 코일 전압 및 측면 코일 전압이 시스템 제어기(160)에 의해 제어될 수 있다.

2. 내부 밸런스 코일 설계

도 2a는 본 발명의 실시예에 따른 내부 밸런스 캐패시터가 통합되기에 적합한 측면 코일(200)을 나타낸다. 측면 코일(200)은 단부(204)를 갖는 상부 권선(206) 및 단부(202)를 갖는 하부 권선(208)을 포함한다. 내부 밸런스 캐패시터에 대한 부착점(A)은 상부 권선(206)을 따라 단부(204)를 마주하게 위치된다. 하부 권선(208)을 따른 부착점(B)은 단부(202)를 마주하게 위치된다. 도체들은 부착점(A)과 부착점(B)을 접속시킨다.

도 2b는 본 발명의 실시예에 따른 내부 밸런스 캐패시터가 통합되는 측면 코일을 나타낸다. 내부 밸런스 캐패시터(210)는 상부 권선(206)과 하부 권선(208) 사이에 직렬로 삽입된다. 내부 밸런스 캐패시터 패키지(210)는 부착점(A)과 부착점(B)에 접속되며 부착점들을 통해 하부 코일과 상부 코일을 접속시킨다. 단부(204)로부터 부착점(A)으로 상부 권선(206)을 따르는 간격은 단부(202)로부터 부착점(B)으로 하부 권선(208)을 따르는 간격과 동일하다. 상부 권선(206)의 직경이 하부 권선(208)의 직경과 대략 동일함에 따라, 상부 권선 및 하부 권선의 인덕턴스는 실질적으로 동일하다. 상부 권선(206) 및 하부 권선(208)은 각각 제 1 코일 세그먼트 및 제 2 코일 세그먼트를 한정한다. 따라서, 제 1 코일 세그먼트 및 제 2 코일 세그먼트 각각은 실질적으로 동일한 길이, 직경 및 인덕턴스를 갖는다. 바람직한 실시예에서, 측면 코일 인덕턴스는 플라즈마 없이 약 4mH이며 플라즈마가 HDP/CVD로 생성될 때 약 2mH일 수 있으며, 2개의 코일 세그먼트들 각각의 인덕턴스는 플라즈마가 생성될 때 약 1mH이다.

도 2c는 본 발명의 실시예에 따른 내부 밸런스 캐패시터(210)의 측면도를 나타낸다. 내부 밸런스 캐패시터(210)는 각각 부착점(A)과 부착점(B)에서 하부 권선(208)과 상부 권선(206)을 접속시킨다. 내부 밸런스 캐패시터(210)는 몇개의 세라믹 캐패시터들(212)을 포함한다. 높은 전압 및 내구성 이용을 위해 세라믹 캐패시터(212)가 선택된다.

도 2d는 본 발명의 실시예에 따라, 도 2c의 세라믹 캐패시터 패키지의 상부도를 도시한다. 세라믹 캐패시터 패키지의 긴 측면은 와전류가 최소화되도록 자기장(B-필드)과 실질적으로 평행하게 배열된다.

도 2e는 본 발명의 실시예에 따른 내부적 밸런스 측면 코일에 대한 RF 회로의 개략도이다. 로컬 매치 네트워크(230)가 측면 코일(200)에 부착된다. 로컬 매치 네트워크(230)는 단부(202)에서 측면 코일(200)과 접속된다. 로컬 매치 네트워크들은 ICP 설계 분야에서 공지되어 있으며, 로컬 매치 네트워크(230)는 측면 코일(200)의 입력 임피던스와 매치 네트워크의 출력 임피던스를 매칭시키는 공지된 방법들을 이용한다. 인덕터(222)는 선택적이나, 인덕터(222)는 측면 코일(200)과 로컬 매치 네트워크(230) 사이에 직렬로 도시된다. 측면 코일(200)의 단부(204)는 밸런스 캐패시터(220)와 접속되며, 밸런스 캐패시터(220)는 접지 기준 전압과 접속된다. 밸런스 캐패시터(220)가 측면 코일(200) 외측에 있기 때문에, 밸런스 캐패시터(220)는 외부 밸런스 캐패시터로도 불릴 수 있다. 밸런스 캐패시터(220)는 캐패시터들의 뱅크를 포함한다.

상부 권선(206), 하부 권선(208) 및 내부 밸런스 캐패시터(210)는 낮은 전압을 갖는 플라즈마 유도가 허용되도록 선택된 물리적 특성을 갖는다. 상부 권선 코일 세그먼트 및 하부 권선 코일 세그먼트의 인덕턴스들은 생성되는 플라즈마의 특성 및 코일 세그먼트들의 형상 및 치수와 관련된다. 코일 세그먼트들의 인덕턴스는 예를 들어, 공지된 주파수에서 Z-스캔 데이터로부터 측정 및 유도되는 임피던스로부터 측정 및/또는 계산될 수 있다. 바람직한 실시예에서, 측면 코일 임피던스(Z)는 약 2.1MHz의 주파수에서 0.7+j 25.2Ω이다. 캐패시터 값들은 코일 세그먼트들의 인덕턴스를 기초로 선택된다. 바람직한 실시예에서, 밸런스 캐패시터(220)는 약 6600pF의 캐패시턴스를 가지며, 밸런스 캐패시터(220)는 약 12,400pF의 캐패시터를 갖는다.

내부 밸런스 캐패시터(210) 및 밸런스 캐패시터(220)는 반응기 챔버에 플라즈마가 유도되도록 측면 코일(220)을 구동시키는데 이용되는 전압 감소를 제공한다. 밸런스 캐패시터(220)는 측면 코일(200) 내부에 가상 접지를 제공하여 단부들(202, 204) 상에 피크 대 피크 전압이 감소된다. 또한, 내부 밸런스 캐패시터(210)는 반응기 챔버에 플라즈마를 유도하는데 이용되는 전압의 추가 감소를 제공한다. 일반적으로, 전압 감소는 1/(N+1)과 관련되며, N은 내부 밸런스 캐패시터들의 개수이다. 따라서, 도 2b 내지 도 2e에 도시된 것처럼, 단일의 내부 밸런스 캐패시터에 대해, 전압은 0.5배만큼 감소되어 인가되는 전압이 반감된다. 추가의 내부 밸런스 캐패시터들이 이용되어 코일을 구동시키는데 이용되는 전압을 더 감소시킬 수 있다.

도 3a는 본 발명의 실시예에 따른 2개의 내부 밸런스 캐패시터들을 포함하는 측면 코일(300)을 나타낸다. 측면 코일(300)은 측면 코일(300)의 하부 권선(308)에 부착된 단부(302), 측면 코일(300)의 상부 권선(306)에 부착된 단부(304)를 포함한다. 내부 밸런스 캐패시터(310)는 상부 권선(306)에 직렬로 삽입되며, 내부 밸런스 캐패시터(311)는 측면 코일(300)의 하부 권선(308)에 직렬로 삽입된다. 제 1 코일 세그먼트(314)는 상부 권선(306)의 3분의 2를 포함하며 내부 밸런스 캐패시터(310)로부터 단부(304)를 향해 연장된다. 제 2 코일 세그먼트(316)는 상부 권선(306)의 3분의 1 및 하부 권선(308)의 3분의 1을 포함하며 내부 밸런스 캐패시터(310)와 내부 밸런스 캐패시터(311) 사이에서 연장된다. 제 3 코일 세그먼트(318)는 하부 권선(308)의 3분의 2를 포함하며 내부 밸런스 캐패시터(311)로부터 단부(302)를 향해 연장된다. 각각의 코일 세그먼트는 실질적으로 유사한 인덕턴스를 가지며 전체 권선 개수와 실질적으로 유사한 분수(fraction), 예를 들면 2개의 권선의 3분의 1을 포함한다. 각각의 내부 밸런스 캐패시터는 B 필드와 관련하여 내부 밸런스 캐패시터 패키지의 배향을 포함하여, 앞서 개시된 것처럼, 내부 밸런스 캐패시터들의 패키지를 포함한다.

제 1 코일 세그먼트를 따른 가상 피크들은 균일하게 플라즈마 및/또는 플라즈마 챔버를 가열하기 위해 또 다른 코일 세그먼트를 따르는 가상 접지와 정렬될 수 있다. 각각의 코일 세그먼트의 전압 프로파일은 각각의 코일 세그먼트의 각각의 단부 부근의 전압 피크 및 각각의 코일 세그먼트의 중심부 부근의 가상 접지를 포함할 수 있다. 도 3a에 도시된 것처럼, 전압 피크(314P)는 내부 밸런스 캐패시터(310)와 그 부근에서 결합되는 제 1 코일 세그먼트(314)의 단부 부근에 도시되며, 전압 피크(316P)는 내부 밸런스 캐패시터(310)와 그 부근에서 결합되는 제 2 코일 세그먼트(316)의 단부 부근에 도시된다. 가상 접지(318g)는 제 3 코일 세그먼트(318)의 중심부 부근에 도시된다. 전압 피크(314P) 및 전압 피크(316P)는 플라즈마 및/또는 플라즈마 챔버를 균일하게 가열하기 위해 가상 접지(318g)와 각각 정렬된다. 3개의 코일 세그먼트와 2개의 내부 밸런스 캐패시터를 포함하는 코일에 대한 가상 접지들 및 전압 피크들이 하기 도 5c 및 도 5d에 도시된다.

도 3b는 본 발명의 실시예에 따르는 2개의 내부 밸런스 캐패시터를 포함하는 RF 회로의 개략도를 나타낸다. 측면 코일(300)의 단부(302)는 로컬 매치 네트워크(330)와 접속된다. 로컬 매치 네트워크는 ICP 설계 분야에 공지되어 있으며, 로컬 매치 네트워크(330)는 측면 코일(300)의 입력 임피던스와 매치 네트워크의 출력 임피던스를 매칭시키는 공지된 방법을 이용한다. 측면 코일(300)의 단부(304)는 밸런스 캐패시터(320)와 접속된다. 또한, 밸런스 캐패시터(320)는 접지 기준 전압에 접속된다.

제 1 코일 세그먼트(314), 캐패시터(310), 제 2 코일 세그먼트(316), 캐패시터(311) 및 제 3 코일 세그먼트(318)는 낮은 전압으로 플라즈마 유도가 허용되도록 선택된 물리적 특성을 갖는다. 각각의 코일 세그먼트의 인덕턴스는 실질적으로 다른 코일 세그먼트의 인덕턴스와 유사하다. 각각의 세그먼트의 인덕턴스는 코일 세그먼트의 형상 및 크기 및 생성된 플라즈마의 성질과 관련될 수 있다. 코일 세그먼트들의 인덕턴스는 앞서 개시된 것처럼, 예를 들어 공지된 주파수에서의 임피던스로부터 측정 및/또는 계산될 수 있다. 바람직한 실시예에서, 상부 코일의 임피던스는 약 1.9MHz에서 0.55+j14Ω이다. 각각의 내부 밸런스 캐패시터의 캐패시턴스는 다른 캐패시터와 실질적으로 동일하다. 캐패시터 값들은 앞서 개시된 것처럼 코일 세그먼트들의 인덕턴스를 기초로 선택된다. 바람직한 실시예에서, 내부 밸런스 캐패시터는 약 9,500pF의 캐패시턴스를 가지며, 밸런스 캐패시터(320)는 약 18,900pF 캐패시턴스를 갖는다.

내부 밸런스 캐패시터(310), 내부 밸런스 캐패시터(311) 및 밸런스 캐패시터(320)는 반응기 챔버에 플라즈마가 유도되도록 측면 코일(300)을 구동시키기 위해 사용되는 전압 감소를 제공한다. 밸런스 캐패시터(320)는 측면 코일(300) 안쪽에 가상 접지를 제공하여, 단부(302)와 단부(304) 상에 피크 대 피크 전압을 감소시킨다. 또한, 내부 밸런스 캐패시터(310) 및 내부 밸런스 캐패시터(311)는 반응기 챔버에 플라즈마를 유도하는데 이용되는 전압의 추가 감소를 제공한다. 앞서 설명된 것처럼, 전압 감소는 1/(N+1)과 관련되며, N은 내부 밸런스 캐패시터의 개수이다. 따라서, 도 3a 및 3b에 도시된 것처럼, 2개의 내부 밸런스 캐패시터에 대해, 인가되는 전압이 3분의 1이 되도록 전압은 0.33배만큼 감소된다. 각각의 코일 세그먼트의 임피던스는 플라즈마가 생성될 때 약 2/3mH이다. 추가의 내부 밸런스 캐패시터가 사용되어 코일을 구동시키는데 사용되는 전압을 추가로 감소시킬 수 있다.

도 4a는 본 발명의 실시예에 따른 내부 밸런스 캐패시터의 통합에 적합한 상부 코일(400)을 나타낸다. 상부 코일(400)은 직렬 연결된 5개의 링을 포함하며 대략 나선형이다. 코일(400)은 단부(402)를 포함한다. 단부(402)는 상부 코일(400)의 중심부 부근에 배치된다. 또한, 상부 코일(400)은 단부(404)를 포함한다. 단부(404)는 상부 코일(400) 위로 주변에 배치된다.

도 4b는 본 발명의 실시예에 따른 내부 밸런스 캐패시터 통합에 적합한 도 4a의 상부 코일의 측면도를 나타낸다. 상부 코일(400)은 앞서 개시된 것처럼, 플라즈마 챔버의 일부를 한정하는 돔(406) 상에 위치된다. 상부 코일(400)은 챔버에 플라즈마를 생성하기 위해 이용되는 E-필드를 제공한다. 배플(408)은 챔버에 배치된다. 가스 공급 라인(409)은 배플(408)에 기계적으로 결합되어 챔버에 가스를 공급한다. 가스 공급 라인(409)은 접지된다.

본 발명과 관련된 작업은 높은 코일 전압이 배플의 유효 수명을 감소시키고 플라즈마 챔버에 불순물을 제공할 수 있는 배플(408)의 마모 및 가열을 야기시킬 수 있다는 것을 제시했다. 상부 코일(400)로부터의 E-필드는 배플(408)을 통해 접지된 가스 공급 라인(409)을 통과한다. 플라즈마가 배플을 향해 지향되도록 E-필드에 의해 플라즈마가 지향될 수 있다. E-필드 라인을 따른 전위는 플라즈마가 이온 충격으로 배플에 충격을 가하게 할 수 있고, 이는 배플이 가열되게 하여 일부 실시예에서는 플라즈마 증착 프로세스 동안 배플을 손상시킬 수 있다. 배플(408)에 충격이 가해지도록 지향된 플라즈마는 예들 들어, SiO₂ 시즌 코팅과 같은 보호 코팅이 배플(408)로부터 제거되게 하여, 배플이 손상되고 플라즈마 증착 챔버로 파편이 방출될 수 있다. 보호 코팅의 손상은 가스 배플의 표면 위로 불균일하게 발생되어, 가스 배플의 일부는 손상되는 반면 가스 배플의 나머지 부분들은 보호 코팅으로 코팅된 채 유지된다. 따라서, 상부 코일(400)에 인가되는 전압 감소는 챔버 오염을 감소시킬 수 있고 배플(408)의 유효 수명을 증가시킬 수 있다.

도 4c는 본 발명의 실시예에 따라 내부 밸런스 캐패시터를 포함하는 상부 코일을 나타낸다. 상부 코일(400)은 내부 밸런스 캐패시터(410)를 포함한다. 내부 밸런스 캐패시터(410)는 앞서 개시된 것처럼 세라믹 캐패시터의 패키지를 포함한다. 내부 밸런스 캐패시터(410)는 2개의 코일 세그먼트로 상부 코일(400)을 나누며 코일 세그먼트들의 인덕턴스에 기초한 캐패시턴스를 갖는다. 코일 세그먼트의 인덕턴스는 앞서 개시된 것처럼 계산 및/또는 측정될 수 있다. 바람직한 실시예에서, 내부 밸런스 캐패시터(410)는 약 3.7개의 권선에 삽입된다. 내부 밸런스 캐패시터는 각각의 코일 세그먼트에 대해 실질적으로 유사한 인덕턴스를 제공하는 위치에서 삽입된다. 바람직한 실시예에서, 내부 밸런스 캐패시터(410)는 5,500pF의 캐패시턴스를 갖고 외부 밸런스 캐패시터는 8,500pF의 캐패시턴스를 갖는다. 코일(400)은 앞서 개시된 것처럼 외부 밸런스 캐패시터 및 로컬 매치 네트워크에 접속될 수 있다. 내부 밸런스 캐패시터(410)는 대략 0.5배만큼 코일에 인가되는 전압을 감소시킨다. 따라서, 플라즈마를 생성시키기 위해 상부 코일(400)에 인가되는 전압은 내부 밸런스 캐패시터(410)가 존재하지 않을 경우 사용되는 전압의 대략 절반이다.

도 4d는 본 발명의 실시예에 따른 2개의 내부 밸런스 캐패시터를 포함하는 상부 코일을 나타낸다. 코일(400)은 내부 밸런스 캐패시터(412)와 내부 밸런스 캐패시터(414)를 포함한다. 내부 밸런스 캐패시터들은 앞서 개시된 것처럼 세라믹 캐패시터들의 패키지를 포함한다. 내부 밸런스 캐패시터(412) 및 내부 캐패시터(414)는 상부 코일(400)을 3개의 코일 세그먼트로 나눈다. 제 1 코일 세그먼트(416)는 단부(402)로부터 내부 밸런스 캐패시터(412)로 연장된다. 제 2 코일 세그먼트(418)는 내부 밸런스 캐패시터(412)로부터 내부 밸런스 캐패시터(414)로 연장된다. 제 3 코일 세그먼트(418)는 내부 밸런스 캐패시터(412)로부터 단부(402)로 연장된다. 바람직한 실시예에서, 내부 밸런스 캐패시터(412)는 대략 2.9 권선으로 직렬로 삽입되며, 내부 밸런스 캐패시터(414)는 대략 4.1 권선으로 삽입된다.

내부 밸런스 캐패시터의 위치들은 각각의 코일 세그먼트가 다른 코일 세그먼트와 대략 동일한 인덕턴스를 갖도록, 코일 세그먼트들의 길이를 한정하도록 선택된다. 따라서, 각각의 코일 세그먼트는 다른 코일 세그먼트들과 거의 동일한 인덕턴스를 갖는다. 각각의 내부 밸런스 캐패시터는 다른 내부 밸런스 캐패시터들과 대략 동일한 인덕턴스를 갖는다. 내부 밸런스 캐패시터들의 캐패시턴스는 3개의 코일 세그먼트들의 인덕턴스를 기초로 한다. 코일 세그먼트들의 인덕턴스는 앞서 개시된 것처럼 계산 및/또는 측정될 수 있다. 바람직한 실시예에서, 내부 밸런스 캐패시터(411) 및 내부 밸런스 캐패시터(412)는 각각 약 7,700pF의 캐패시턴스를 가지며, 외부 밸런스 캐패시터는 약 1500pF의 캐패시턴스를 갖는다. 상부 코일(400)은 앞서 개시된 것처럼 외부 밸런스 캐패시터 및 로컬 매치 네트워크와 접속될 수 있다. 2개의 내부 밸런스 캐패시터는 대략 0.33배만큼 코일에 인가되는 전압을 감소시킨다. 따라서, 플라즈마를 생성하기 위해 상부 코일(400)에 인가되는 전압은 2개의 내부 밸런스 캐패시터가 제공되지 않는 경우 사용되는 전압의 대략 3분의 1이다. 전압을 생성하기 위해 상부 코일에 인가되는 전압을 보다 더 감소시키기 위해 추가의 내부 밸런스 캐패시터들이 사용될 수 있다.

3. 시뮬레이션 결과들

도 5a 내지 도 6c는 HDP/CVD 플라즈마 증착 프로세스에 이용되는 코일들의 컴퓨터 시뮬레이션의 결과를 나타낸다. 약 2.1MHz 주파수의 측면 코일 여기 및 약 1.9MHz 주파수의 상부 코일 여기가 시뮬레이션에 이용된다. 도 5a 내지 도 5d에는 측면 코일에 대해 4.260kW의 RF 전력이 이용되며 도 6a 내 도 6c는 상부 코일에 대해 2.2kW의 전력이 이용된다. 이러한 시뮬레이션에는 종래의 RF 회로 분석 기술 및 공칭 컴퓨터 시뮬레이션이 이용된다.

도 5a는 본 발명의 실시예에 따라, 도 2b의 내부 밸런스 캐패시터를 갖는 측면 코일에 대해 코일 길이를 따르는 위상 각도 및 측면 코일 전압(코일-접지)의 도면을 나타낸다. 전압 프로파일(522)은 앞서 개시된 것처럼 측면 코일의 하부 권 선 세그먼트를 따라 도시된다. 코일 길이 제로(도 2e에 "d"로 표시)는 단부(204)에 해당하며, 대략 150cm의 코일 길이는 내부 밸런스 캐패시터의 위치(도 2e에 "c"로 표시)에 해당한다. 전압 프로파일(522)은 약 75cm에서 가상 접지를 나타내며, 각각 약 700V 및 680V의 0cm 및 150cm에서 전압 피크를 나타낸다. 전압 프로파일(524)은 앞서 개시된 것처럼 측면 코일의 상부 권선 세그먼트를 따라 도시된다. 전압 프로파일(524)은 약 150cm 내지 약 300cm의 측면 코일을 따라 도시된다. 전압 프로파일(524)은 약 225cm에서 가상 접지를 나타내며 각각, 약 640V 및 750V의 150cm 및 300cm에서 피크 전압을 나타낸다. 비교를 위해, 전압 프로파일(510)은 외부 밸런스 캐패시터를 사용하여 그리고 내부 밸런스 캐패시터를 사용하지 않고 구동된 측면 코일에 대해 도시된다. 전압 프로파일(510)은 약 170cm에서 코일의 중심부 부근에서 가상 접지를 나타내며 각각 단부(204) 및 단부(202) 부근에서 대략 1530V 및 1250V의 전압 피크를 나타낸다. 따라서, 시뮬레이션은 2개의 코일 세그먼트들을 이용하는 내부 밸런스 캐패시터는 약 50%만큼 전압이 감소된다는 것을 나타낸다.

도 5b는 본 발명의 실시예에 따라, 도 2b 및 도 5a의 내부 밸런스 캐패시터를 갖는 측면 코일에 대한 챔버 벽을 따르는 위상 각도 및 측면 코일 전압(코일-접지)을 나타낸다. 하부 권선 세그먼트의 전압 프로파일(522)은 플라즈마 챔버의 벽, 상부 권선 코일 세그먼트의 전압 프로파일(524)을 따라 도시된다. 전압 프로파일은 감소된 피크 전압을 나타내지만, 전압 피크는 플라즈마 챔버의 벽을 따라 오버랩된다. 이러한 전압 피크 오버랩은 예를 들어 앞서 개시된 것처럼 2개의 내부 밸런스 캐패시터와 같이 추가의 내부 밸런스 캐패시터들을 사용함으로써 방지될 수 있는 불균일성 작용을 야기시킬 수 있다. 오버랩핑 전압 피크로부터 야기될 수 있는 가능성 있는 불균일성 작용으로는 불균일한 가열, 불균일한 증착률, 및 챔버 벽을 따른 불균일한 이온 충돌률이 포함된다. 임의의 경우, 이러한 불균일성의 범주는 실험을 통해 쉽게 측정될 수 있다.

도 5c는 본 발명의 실시예에 따른 도 3a의 2개의 내부 밸런스 캐패시터를 갖는 측면 코일에 대한 코일 길이에 따른 위상 각도 및 측면 코일 전압(코일-접지)을 나타내는 도면이다. 전압 프로파일(532)은 앞서 개시된 것처럼 제 1 코일 세그먼트를 따라 도시된다. 제로의 코일 길이(도 3b에 "f"로 표시)는 단부(304)에 해당한다. 0 내지 약 100cm의 코일 길이는 제 1 코일 세그먼트(314)에 해당한다. 100cm에서의 위치는 내부 밸런스 캐패시터(310)의 위치(도 3b에 "e"로 표시)에 해당한다. 전압 프로파일(532)의 도면은 0cm에서 약 470V의 전압 피크(560)를 나타내며, 약 50cm에서 가상 접지(570)를 나타내며, 100cm에서 약 570V의 전압 피크(562)를 나타낸다. 전압 프로파일(534)은 앞서 개시된 것처럼 측면 코일의 제 2 코일 세그먼트(316)를 따라 도시된다. 전압 프로파일(534)은 측면 코일을 따라 약 100cm 내지 약 200cm에서 도시된다. 전압 프로파일(534)의 도면은 100cm에서 전압 피크(562)를 나타내며, 약 150cm에서 가상 접지(572)를 나타내며, 200cm에서 대략 470V의 전압 피크(564)를 나타낸다. 전압 프로파일(536)은 앞서 개시된 것처럼 측면 코일의 제 3 세그먼트(318)를 따라 도시된다. 전압 프로파일(536)은 약 200cm 내지 약 300cm로 측면 코일을 따라 도시된다. 전압 프로파일(536)의 도면은 200cm에서 전압 피크(564)를 나타내며, 약 250cm에서 가상 접지(574)를 나타내며, 300cm에서 약 470V의 전압 피크(566)를 나타낸다. 비교를 위해, 전압 프로파일(540)은 내부 밸런스 캐패시터 없이 측면 코일에 대해 도시된다. 전압 프로파일(540)은 약 170cm에서 코일의 중심부 부근에 가상 접지를 나타내며 약 1530V 및 1250V의 피크 전압을 나타낸다. 따라서, 시뮬레이션은 3개의 코일 세그먼트가 이용되는 2개의 내부 밸런스 캐패시터가 내부 밸런스 캐패시터 없이 전압을 약 33%로 대략 0.33배만큼 전압을 감소시킨다는 것을 나타낸다.

도 5d는 본 발명의 실시예에 따른, 도 3a 및 도 5c의 내부 밸런스 캐패시터를 갖는 측면 코일에 대한 챔버 벽을 따른 위상 각도 및 측면 코일 전압(코일-접지)을 나타내는 도면이다. ICP 챔버의 벽을 따르는 측면 코일의 상부 및 하부 권선들에 대해 전압 프로파일들이 도시된다. 상부 권선에 대한 전압 프로파일은 제 1 코일 세그먼트의 전압 프로파일(532) 및 제 2 코일 세그먼트의 전압 프로파일(534)의 일부를 포함한다. 하부 권선의 전압 프로파일은 제 2 코일 세그먼트의 전압 프로파일(534)의 일부 및 제 3 코일 세그먼트의 전압 프로파일(536)을 포함한다. 측면 코일의 상부 권선의 전압 피크는 측면 코일의 하부 권선의 가상 접지와 실질적으로 정렬되고, 측면 코일의 하부 권선의 전압 피크는 측면 코일의 상부 권선의 가상 접지와 실질적으로 정렬된다. 예를 들어, 전압 피크(564)는 가상 접지(570)와 정렬되며, 전압 피크(562)는 가상 접지(574)와 정렬된다. 가상 접지들과 전압 피크들의 이러한 정렬은 전압 피크들의 정렬과 관련된 불균일성을 방지할 수 있는 균일한 플라즈마 작용을 제공할 수 있다. 가상 접지들과 전압 피크들의 정렬을 제공할 수 있는 가능성 있는 균일한 작용으로는 균일한 가열, 균일한 증착률 및 챔버 벽을 따른 균일한 이온 충돌률이 포함된다. 이러한 불균일성의 범주는 실험을 통해 쉽게 측정될 수 있다.

도 6a는 본 발명의 실시예에 따른, 도 4a 및 도 4b의 내부 밸런스 캐패시터들의 통합에 적합한 상부 코일에 대한 코일 권선들을 따른 위상 각도 및 상부 코일 전압(코일-접지)을 나타내는 도면이다. 전압 프로파일(610)은 약 3.7개의 권선에서 가상 접지(614)를 포함하며, 앞서 개시된 것처럼 상부 코일의 내부 단자에 해당하는 제로개의 권선에서 전압 피크(612)를 나타낸다. 전압 피크(612)는 약 1,700V의 전압에 해당한다. 가상 접지(614)는 앞서 개시된 것처럼 외부 밸런스 캐패시터에 의해 제공된다.

도 6b는 본 발명의 실시예에 따른 도 4c의 내부 밸런스 캐패시터를 갖는 상부 코일에 대한 코일 권선들을 따른 위상 각도 및 측면 코일 전압(코일-접지)을 나타내는 도면이다. 전압 프로파일(620)은 2.7개의 권선 부근에 위치된 가상 접지(622)를 포함하며 4.4개의 권선 부근에 위치된 가상 접지(624)를 포함한다. 전압 프로파일(620)은 상부 코일의 내부 단부에서 0개의 권선 부근에서 전압 피크(626) 및 3.7개의 권선 부근에 위치된 전압 피크(628)를 포함한다. 전압 피크(626)는 약 900V의 전압에 해당하며 내부 밸런스 캐패시터 없이 대략 전압의 절반으로 2배만큼 감소된다.

도 6c는 본 발명의 실시예에 따른 도 4d의 2개의 내부 밸런스 캐패시터를 갖는 상부 코일에 대한 코일 권선을 따른 위상 각도 및 측면 코일 전압(코일-접지)을 나타내는 도면이다. 전압 프로파일(630)은 2.0개의 부근에 위치된 가상 접지(632), 3.5개의 권선 부근에 위치된 가상 접지(634) 및 4.5개의 권선 부근에 위치된 가상 접지(636)를 포함한다. 전압 프로파일(630)은 상부 코일의 내부 단부에서 0개의 권선 부근에 위치되는 전압 피크(640), 3.0개의 권선 부근에 위치되는 전압 피크(642) 및 4.1개의 권선 부근에 위치되는 전압 피크(644)를 포함한다. 전압 피크들은 대략 500V의 전압들을 포함하여, 전압은 내부 밸런스 캐패시터 없이 전압의 약 3분의 1로 약 0.33배만큼 감소된다.

도 7은 본 발명의 실시예에 따른 웨이퍼 처리 방법(700)을 나타낸다. 방법(700)은 낮은 오염 및 긴 챔버 수명의 프로세스를 제공한다. 방법(700)은 앞서 개시된 것처럼 시스템 제어기로 구현될 수 있다. 단계(710)에서는 각각의 코일 예를 들어, 상부 코일 및 측면 코일에 대한 챔버 흑화 한계 전압을 결정한다. 이러한 한계 전압은 각각의 코일 부근, 예를 들어 앞서 개시된 것처럼 상부 및 측면 코일 부근의 챔버 돔 및/또는 측면 벽들 부근에서 챔버를 흑화시키는 전압을 결정하기 위해 상이한 전압 및 긴 노출을 사용하여 실험적으로 결정될 수 있다. 일단 이러한 전압이 한 세트의 코일을 사용하여 하나의 챔버에 대해 결정되면, 이러한 한계 전압 및 프로세스가 유사한 챔버에 적용될 수 있다. 단계(720)에서는 한계치 미만의 코일 전압으로 원하는 코팅으로 웨이퍼를 코팅하기 위한 HDP/CVD 증착 프로세스를 결정한다. 증착 프로세스 파라미터는 전력 레벨, 가스들을 포함하며 코일들에 대한 전압을 포함할 수 있다. 단계(730)에서는 결정된 HDP/CVD 파라미터들을 이용하여 이를테면 SiO₂와 같은 보호 시즌 코팅의 에칭률이 결정된다. 에칭률은 전체 챔버에 대해 결정될 필요는 없으며 예를 들어, 가스 분배기 배플, 측면 벽 및/또는 상부 돔과 같이, 보호 시즌 코팅의 에칭에 대해 민감한 챔버의 일부 및/또는 구조에 대해서만 결정될 수 있다. 특정 실시예에서, 챔버 내부 구조의 표면상에 배치된 시즌 코팅의 에칭률은 구조를 통과하는 전기장, 예를 들면 앞서 개시된 것처럼 가스 배플을 통과하는 전기장과 관련된다. 내부 구조의 표면상의 보호 시즌 코팅의 에칭률은 유전체층 증착 시간 및/또는 챔버 시즌 시간들에 응답하여 통과하는 전기장으로 구조로부터의 오염물을 모니터링함으로써 실험적으로 결정될 수 있다. 다수의 실시예에서, 보호 시즌 코팅의 에칭률은 예를 들어 가스 배플을 통과하는 전기장과 같이, 구조를 통과하는 전기장에 해당한다. 단계(740)에서는 보호 시즌 코팅을 인가하는데 이용되는 파라미터가 결정된다. 예시적인 파라미터로는 SiH₄ 및 O₂와 같은 가스, 전력 레벨 및 프로세스 기간이 포함된다. 단계(750)는 한계치 미만의 코일 전압으로 예를 들어 세정 가스를 이용하여 챔버를 세정한다. 단계(760)에서는 보호 시즌 코팅으로 챔버 표면을 커버하기 위해 단계(740)에서 결정된 파라미터들로 챔버가 시즈닝된다. 단계(740)는 단계(760) 이전에 수행되어 단계(760)에 챔버를 시즈닝하기 위해 미리결정된 파라미터들이 적용된다. 선택적으로, 단계(740)에서는 단계(760) 동안 적어도 부분적으로 수행될 수 있다. 단계(770)에서는 프로세싱을 위해 챔버 속으로 웨이퍼가 삽입된다. 단계(780)에서는 단계(720)에서 결정된 파라미터들로 웨이퍼에 HDP/CVD 프로세스가 적용된다. 단계(780)는 단계(720) 이전에 수행되어 단계(780)는 적어도 일부 미리결정된 파라미터들, 예를 들어 전력 레벨이 이용된다. 단계(790)에서는 HDP/CVD 프로세스 동안 챔버 표면의 적어도 일부(예를 들어, 배플의 일부)의 노출이 방지되도록 제때에 HDP/CVD 프로세스가 중단되어, 챔버에 대한 오염이 감소된다. 단계(795)에서 챔버로부터 웨이퍼가 제거된다. 다수의 실시예에서, 앞서 개시된 프로세서는 방법(700)의 각각의 단계를 제어하기 위해 사용 및/또는 조절될 수 있다, 예를 들면, 프로세서는 단계(710), 단계(720), 단계(730), 단계(740), 단계(750), 단계(760), 단계(770), 단계(780), 단계(790) 및 단계(795)를 동시에 제어할 수 있다.

도 7에 도시된 특정 단계들은 본 발명의 실시예에 따라 웨이퍼를 처리하는 특정 방법을 제공한다는 것이 이해될 것이다. 다른 단계 시퀀스가 선택적 실시예에 따라 수행될 수 있다. 예를 들어, 본 발명의 선택적 실시예는 다른 순서로 앞서 언급된 단계들을 수행할 수 있다. 또한, 다수의 단계들은 동시에 수행되고 단계들의 타이밍에 따라 적어도 부분적으로 중첩될 수 있다. 또한, 도 7에 도시된 각각의 단계들은 각각의 단계에 맞게 다양한 시퀀스로 수행될 수 있는 다수의 서브-단계들을 포함할 수 있다. 또한, 특정 분야에 따라 추가의 단계들이 추가 또는 제거될 수 있다. 당업자들은 다수의 변형, 변조 및 선택안을 인식할 것이다.

도 8은 본 발명의 실시예에 따라, 내부 밸런스 캐패시터를 갖는 코일을 제공하는 키트(800)를 나타낸다. 키드(800)는 앞서 개시된 것처럼 적어도 하나의 내부 밸런스 캐패시터(820) 및 코일 세그먼트(810)를 포함한다. 코일 세그먼트 및 적어 도 하나의 내부 밸런스 캐패시터는 코일 세그먼트들을 따른 가상 접지로 전압 피크들의 정렬을 제공하며, 일단 키트가 조립되면 앞서 개시된 것과 같은 균일한 작용을 제공한다. 또한 키트(800)는 키트 부품들의 어셈블리를 설명하는 명령(830)을 포함한다.

본 발명의 개시된 몇 가지 실시예를 포함하는, 본 발명의 다른 다수의 등가적 또는 선택적 실시예들을 당업자는 인식할 것이다. 따라서, 본 발명의 범주는 상기 설명을 기초로 결정되는 것이 아니라, 본 발명의 전체 등가적 범주에 따라 첨부되는 청구항들을 참조로 결정되어야 한다.

도 1은 예시적인 ICP 반응기 시스템의 개략적 단면도,

도 2a는 본 발명의 실시예에 따라 내부 밸런스 캐패시터가 통합되기에 적합한 측면 코일을 나타내는 도면,

도 2b는 본 발명의 실시예에 따라 내부 밸런스 캐패시터가 통합된 측면 코일을 나타내는 도면,

도 2c는 본 발명의 실시예에 따른 세라믹 캐패시터 패키지의 측면도,

도 2d는 본 발명의 실시예에 따른 도 2c의 세라믹 캐패시터 패키지의 상부도,

도 2e는 본 발명의 실시예에 따라, 내부 밸런스 캐패시터를 갖는 측면 코일을 갖춘 RF 회로의 개략도,

도 3a는 본 발명의 실시예에 따른 2개의 내부 밸런스 캐패시터를 포함하는 측면 코일,

도 3b는 본 발명의 실시예에 따른 2개의 내부 밸런스 캐패시터를 포함하는 RF 회로의 개략도,

도 4a는 본 발명의 실시예에 따른 내부 밸런스 캐패시터의 통합에 적합한 상부 코일의 상부도,

도 4b는 본 발명의 실시예에 따른 내부 밸런스 캐패시터의 통합에 적합한 도 4a의 상부 코일의 측면도,

도 4c는 본 발명의 실시예에 따른 내부 밸런스 캐패시터를 포함하는 상부 코 일을 나타내는 도면,

도 4d는 본 발명의 실시예에 따른 2개의 내부 밸런스 캐패시터를 포함하는 상부 코일을 나타내는 도면,

도 5a는 본 발명의 실시예에 따라, 도 2b의 내부 밸런스 캐패시터를 갖는 측면 코일에 대한 코일 길이를 따른 위상 각도 및 측면 코일(코일-접지)의 도면,

도 5b는 본 발명의 실시예에 따라, 도 2b 및 도 5a의 내부 밸런스 캐패시터를 갖는 측면 코일에 대한 챔버 벽을 따른 위상 각도 및 측면 코일 전압(코일-접지)의 도면,

도 5c는 본 발명의 실시예에 따라, 도 3a의 2개의 내부 밸런스 캐패시터를 갖는 측면 코일에 대한 코일 길이를 따른 위상 각도 및 측면 코일 전압(코일-접지)의 도면,

도 5d는 본 발명의 실시예에 따라, 도 3a 및 도 5c의 내부 밸런스 캐패시터를 갖는 측면 코일에 대한 챔버 벽을 따른 위상 각도 및 측면 코일 전압(코일-접지)의 도면,

도 6a는 본 발명의 실시예에 따라, 도 4a 및 도 4b의 내부 밸런스 캐패시터의 통합에 적합한 상부 코일에 대해 챔버 벽을 따른 위상 각도 및 측면 코일 전압(코일-접지)의 도면,

도 6b는 본 발명의 실시예에 따라, 도 4c의 내부 밸런스 캐패시터를 갖는 상부 코일에 대한 코일 권선을 따른 위상 각도 및 측면 코일 전압(코일-접지)의 도면,

도 6c는 본 발명의 실시예에 따라, 도 4d의 2개의 내부 밸런스 캐패시터를 갖는 상부 코일에 대한 코일 권선을 따른 위상 각도 및 측면 코일 전압(코일-접지)의 도면,

도 7은 본 발명의 실시예에 따른 웨이퍼 처리 방법을 나타내는 도면,

도 8은 본 발명의 실시예에 따른, 내부 밸런스 캐패시터를 갖는 코일을 제공하는 키트를 나타내는 도면.

Claims (20)

1. 챔버내의 자기장을 이용하여 플라즈마를 생성하도록 반도체 처리 시스템에서 사용하기 위한 코일로서,

   제 1 단부 및 제 2 단부를 갖는 제 1 코일 세그먼트 - 상기 제 1 코일 세그먼트의 제 1 단부는 전력원에 접속되도록 구성됨 -;

   제 1 단부 및 제 2 단부를 갖는 제 2 코일 세그먼트;

   제 1 단부 및 제 2 단부를 갖는 제 3 코일 세그먼트 - 상기 제 3 코일 세그먼트의 제 2 단부는 외부 밸런스 캐패시터에 접속되도록 구성됨 - ;

   상기 제 1 코일 세그먼트의 제 2 단부와 상기 제 2 코일 세그먼트의 제 1 단부 사이에 직렬로 접속되는 제 1 내부 밸런스 캐패시터; 및

   상기 제 2 코일 세그먼트의 제 2 단부와 상기 제 3 코일 세그먼트의 제 1 단부 사이에 직렬로 접속되는 제 2 내부 밸런스 캐패시터;를 포함하며,

   상기 제 1 내부 밸런스 캐패시터는 상기 제 3 코일 세그먼트를 따른 제 1 가상 접지와 실질적으로 정렬되는 제 1 전압 피크를 제공하도록 구성되고,

   상기 제 2 내부 밸런스 캐패시터는 상기 제 1 코일 세그먼트를 따른 제 2 가상 접지와 실질적으로 정렬되는 제 2 전압 피크를 제공하도록 구성되며,

   상기 외부 밸런스 캐패시터는 상기 제 2 코일 세그먼트를 따른 제 3 가상 접지와 실질적으로 정렬되는 제 3 전압 피크를 제공하도록 구성되는 코일.
2. 제 1 항에 있어서,

   상기 코일은 균일한 가열을 제공하도록 구성되는 것을 특징으로 하는 코일.
3. 삭제
4. 삭제
5. 제 1 항에 있어서,

   상기 코일은 상기 챔버의 측면 부근에 위치되는 측면 코일로서 이용되도록 구성되는 것을 특징으로 하는 코일.
6. 반도체 프로세스에서 코일을 이용하여 플라즈마를 생성하는 방법으로서,

   제 1 코일 세그먼트의 단부 부근에 배치되는 제 1 전압 피크 및 제 1 코일 세그먼트의 중심부 부근에 배치되는 가상 접지가 생성되도록, 전류를 코일의 제 1 세그먼트에 통과시키는 단계; 및

   제 2 코일 세그먼트의 단부 부근에 배치되는 제 2 전압 피크 및 제 2 코일 세그먼트의 중심부 부근에 배치되는 가상 접지가 생성되도록, 전류를 코일의 제 2 세그먼트에 통과시키는 단계;를 포함하며,

   상기 제 1 코일 세그먼트의 단부 부근의 전압 피크는 상기 제 2 코일 세그먼트의 가상 접지와 정렬되는

   플라즈마 생성 방법.
7. 제 6 항에 있어서,

   상기 코일 세그먼트들 사이에 직렬로 접속되는 캐패시터를 충전하는 단계를 더 포함하며, 상기 캐패시터는 상기 제 1 코일 세그먼트의 전압 피크 부근의 상기 제 1 코일 세그먼트에 접속되는 것을 특징으로 하는

   플라즈마 생성 방법.
8. 제 6 항에 있어서,

   제 3 코일 세그먼트의 단부 부근에 배치되는 제 3 전압 피크 및 제 3 코일 세그먼트의 중심부 부근에 배치되는 가상 접지를 생성하기 위해, 전류를 코일의 제 3 세그먼트에 통과시키는 단계를 더 포함하며, 상기 제 3 코일 세그먼트의 전압 피크는 상기 제 1 코일 및/또는 상기 제 2 코일의 전압 피크와 정렬되는 것을 특징으로 하는

   플라즈마 생성 방법.
9. 삭제
10. 기판 프로세싱 장치로서,

    제 1 코일 세그먼트 및 제 2 코일 세그먼트를 포함하는 코일 - 상기 제 1 및 제 2 코일 세그먼트들은 자기장을 생성하도록 배열되며, 상기 코일은 적어도 약 2개의 권선을 포함함 - ;

    상기 코일의 상기 제 1 코일 세그먼트와 상기 제 2 코일 세그먼트 사이에 직렬 접속된 적어도 하나의 내부 밸런스 캐패시터; 및

    상기 코일 부근에 배치되는 가스 분배기;를 포함하며,

    상기 가스 분배기를 통해 상기 코일로부터 상기 가스 분배기에 접속된 접지 구조물을 향해 전기장이 연장되며, 상기 코일의 적어도 하나의 캐패시터 및 세그먼트들은 상기 가스 분배기를 통해 상기 코일로부터 연장되는 전기장의 전압을 감소시키도록 배열되며, 상기 코일은 챔버 흑화 한계 전압 미만의 전압으로 고 전력의 HDP/CVD 프로세스를 제공하도록 구성되는

    기판 프로세싱 장치.
11. 삭제
12. 제 10 항에 있어서,

    제 1 코일 세그먼트 및 제 2 코일 세그먼트를 포함하는 제 2 코일 - 상기 제 2 코일의 상기 제 1 및 제 2 코일 세그먼트들은 제 2 자기장을 생성하도록 배열됨 - ; 및

    상기 제 2 코일의 상기 제 1 코일 세그먼트와 상기 제 2 코일 세그먼트 사이에 직렬로 접속되는 적어도 하나의 내부 밸런스 캐패시터;를 더 포함하며,

    상기 제 1 코일 및 상기 제 2 코일은 플라즈마를 생성하기 위해 상기 자기장들과 적어도 부분적으로 중첩되도록 배열되는 것을 특징으로 하는

    기판 프로세싱 장치.
13. 제 12 항에 있어서,

    상기 코일들은 각각의 코일에 인가되는 1kV 미만으로 높은 전력 프로세스를 제공하도록 구성되는 것을 특징으로 하는

    기판 프로세싱 장치.
14. 삭제
15. 삭제
16. 삭제
17. 삭제
18. 삭제
19. 삭제
20. 삭제

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