KR100981034B1 - 저 드롭아웃 전압 레귤레이터 - Google Patents

Abstract

패스 디바이스(Mp), 에러 증폭기(M1-M51) 및 이중 규제 루프를 구비하고, 이중 규제 루프가 DC 피드백 루프(R1, R2) 및 고역 통과 필터(Cf)를 포함하는 AC 피드백 루프(Rf, Cf)를 포함하는 저 드롭아웃 전압 레귤레이터. 이들 두 루프의 조합은 출력 우회 커패시터의 값에 실질적으로 독립적으로 레귤레이터를 안정화하는 초 저 주파수 내부 폴을 생성한다. 이는 이하의 장점들을 제공한다 : 초 저 우회 커패시터들의 사용을 허용, PSRR 주파수 거동의 허용, 레귤레이터의 효율의 증가를 허용(중 부하들에 대한 감소된 전력 소비).

패스 디바이스, 전압 레귤레이터, 내부 폴

Description

저 드롭아웃 전압 레귤레이터{Low drop-out voltage regulator}

본 발명은 전압 레귤레이터들, 특히, 저 드롭아웃(LDO) 전압 레귤레이터들에 관련한다.

저 드롭아웃 전압 레귤레이터는 양호하게 특정되고, 안정한 DC 전압을 제공하는 레귤레이터 회로이다(그 입력-대-출력 전압 차는 일반적으로 낮다). 회로의 동작은 부하를 구동하는 패스 디바이스(파워 트랜지스터 같은)의 출력 전류 흐름을 제어하기 위해 사용되는 증폭된 에러 신호를 피드백하는 것에 기초한다. 드롭 아웃 전압은 규제가 소실되는 입력/출력 차동 전압의 값이다.

레귤레이터의 저 드롭아웃 특성은 이를 자동차, 휴대용 기구 및 산업적 응용용도들 같은 다수의 응용용도들에 사용하기에 적합하게 한다(dc-dc 변환기들 및 스위칭 레귤레이터들 같은 레귤레이터들의 다른 유형들에 비해). 자동차 산업에서, 저 드롭아웃 전압은 자동차의 배터리 전압이 6V 미만이 될 수 있는 냉간-크랭크 상태들 동안 필요하다. 또한, LDO 전압 레귤레이터들에 대한 증가하는 수요는 LDO 전압 레귤레이터가 일반적으로 감소된 전압 강하를 가지는 저 전압 상태들 하에서 규 제할 필요가 있는 모바일 배터리 동작 제품들(셀룰러 전화들, 호출기들, 카메라 레코더들 및 랩톱 컴퓨터들 같은)에서 명백하다.

일반적으로, 공지된 LDO 전압 레귤레이터는 차동 트랜지스터 쌍, 중간 스테이지 트랜지스터 및 큰(외부적) 우회 커패시터에 연결된 패스 디바이스를 사용한다. 이들 소자들은 전압 규제를 제공하는 DC 규제 루프를 구성한다.

응용용도에 따라서, 레귤레이터의 임계적 구성요소는 그 우회 커패시터인 경우가 많다. 실제로, 모든 동작 상태들 하에서 안정성을 보증하기 위해, 커패시터의 큰 값들이 사용된다. 이는 레귤레이터 회로가 그 위에 구축되는 PCB상의 큰 면적 및 보다 높은 비용들로 이전된다.

그러나, 이 공지된 LDO 전압 레귤레이터는 (i) 10mA 출력 전류 가능출력 당 약 1μF 미만으로 우회 커패시터를 현저히 감소시키는 것이 곤란하고, (ii) 전력 소비의 높은 증가 없이 PSRR 주파수 거동을 현저히 증가시키는 것이 곤란하다는 단점을 갖는다.

따라서, 상술된 단점(들)이 완화될 수 있는 저 드롭아웃 전압 레귤레이터에 대한 필요성이 존재한다.

본 발명에 따라서, 청구항 1에 청구된 바와 같은 저 드롭아웃 전압 레귤레이터가 제공된다.

적어도 바람직한 형태에서, 본 발명은 전체적으로 1μF 보다 낮은 커패시터들의 사용을 가능하게 하여, 비용들이 현저히 감소될 수 있게 하고, 양호한 안정성을 보증한다(어떠한 외부 출력 커패시터도 사용되지 않는 경우에도- 레귤레이터의 순시 응답이 임계적인 요구조건이 아닌 응용용도들에 대하여 가장 비용 효율적인 해법을 제공한다). 또한, 낮은 커패시터들이 낮은 직렬 저항을 가지기 때문에, LDO의 설계가 보다 쉬워진다. 양호한 형태에서, 본 발명은 LDO 전압 레귤레이터의 전체 전력 소비를 증가시키지 않고 이런 성능을 달성한다.

본 발명을 채용하는 하나의 저 드롭아웃 레귤레이터가 이제 단지 예로서, 첨부 도면들을 참조로 설명될 것이다.

도 1은 전형적인, 전통적 저 드롭아웃 전압 레귤레이터의 블록-개요 회로도.

도 2는 도 1의 LDO 전압 레귤레이터의 단순화된 실용적 구현의 블록-개요 회로도.

도 3은 도 2의 LDO 전압 레귤레이터의 개루프 AC-모델을 예시하는 블록-개요 회로도.

도 4는 변화하는 부하의 상태들 하에서, 도 2의 LDO 전압 레귤레이터의 안정성의 그래픽적 예시도.

도 5는 본 발명을 채용하는 LDO 전압 레귤레이터의 블록-개요 회로도.

도 6은 도 5의 LDO 전압 레귤레이터의 개루프 AC 모델을 예시하는 블록-개요 회로도.

도 7은 도 5의 LDO 전압 레귤레이터의 개루프 성능의, 도 4와 유사한 그래픽적 예시도.

전통적인 공지된 저 드롭아웃 레귤레이터가 도 1에 도시되어 있다. 이는 3개의 주 부분들로 나뉘어진다 : 패스 디바이스(MOS 트랜지스터(M_p)-트랜스컨덕턴스(G_M(P)) 및 저항(R_dsp)을 가짐), 에러 증폭기(A(p)) 및 저항 피드백(R₁, R₂). 패스 디바이스(M_p)는 전원으로서 사용되며, 이는 입력 전압(V_I)으로부터의 전류(I_I)를 통과시키도록 에러 증폭기(A(p))에 의해 구동된다. 출력 전압(V_O)은 저항 래더(R₁, R₂)에 의해 구동되며, 기준 전압(V_REF)과 비교된다. 패스 디바이스(M_p)내의 전류는 이 편차에 따라 제어된다. 우회 커패시터(C_L)(전기적 직렬 저항(E_SR)을 구비)는 출력부에 접속되며, 부하의 출력 저항은 R_L로 표현된다. 출력 전압은 하기의 수학식 1에 의해 주어진다

저 드롭아웃 전압을 획득하기 위해서, PMOS 패스 디바이스는 전력 관리 응용 용도들을 위한 가장 편리한 트랜지스터이다.

대부분의 저 드롭아웃 레귤레이터 디자인들은 폴 트래킹과 조합된 규제 아키텍쳐를 사용한다. 주어진 특정 요구조건을 향상시키기 위해 토폴로지들이 변경되는 경우에도, 폴 트래킹은 공통적이며, 효과적인 설계 기술이다. 실제로, 출력 전류의 변화들로 인한 불안정성을 방지하기 위해, 로컬 피드백이 중간 스테이지의 폴과 출력 폴 사이의 트래킹을 수행하기 위해 사용된다. 도 2는 무선 응용용도들에 일반적으로 사용되는 도 1의 LDO 전압 레귤레이터의 실용적 구현의 단순화된 개요를 도시한다. 도 2의 회로에서, MOS 트랜지스터들(M₁-M₄)의 차동 쌍들은 증폭기의 제 1 스테이지를 구성하고, 중간 스테이지(M₅, M₆, M₅₁)를 구동한다. 증폭기는 전류(I_T)를 생성하는 MOS 트랜지스터들(M₁₁, M₁₂)에 의해 구성되는 입력 스테이지를 가지며, 바이어스 전류(I_BIAS)를 생성하는 전원에 의해 바이어스된다.

폴 트래킹은 M_p와 M₆ 사이에 전류 미러를 사용하여 구현된다. 중간 스테이지에 패스 디바이스의 전류 중 일부를 공급함으로써, 이 스테이지의 폴 및 임피던스는 출력 임피던스/폴을 트래킹한다. 그러나, 비록, 폴 트래킹 체계를 사용하여 부하 전류(I_LOAD)의 변화들하에서 도 2의 레귤레이터를 안정화하는 것이 보다 용이하지만, 본 발명의 발명자들은 E_SR의 변화들에 관한 안정성의 문제는 여전히 해결되지 않으며, 그 이유는 이 직렬 저항의 값을 감지하기 위한 어떠한 수단도 존재하기 않기 때문이라는 것을 인지하였다.

레귤레이터의 절대 안정성은 절대적인 제원이며, 이는 레귤레이터 설계시 다수의 절충들의 근본적 요인이다. 레귤레이터의 안정성을 보다 상세히 고려하기 이전에, 그 개루프 주파수 응답이 산출되어야만 한다.

도 3은 도 2의 저 드롭아웃 레귤레이터의 AC 모델을 도시한다. 도 3의 모델에서, 도 2의 저 드롭아웃 레귤레이터는 하기와 같이 모델링되었다.

- 차동 스테이지(트랜지스터들 M₁-M₄)는 이득(-g_m1)의 증폭기, 저항(R_{o 1}) 및 커패시터(C_o1)에 의해 모델링되었다.

- 중간 스테이지(트랜지스터들 M₅, M₆, M₅₁)는 이득(-g_m2)의 증폭기, 저항(R_o2) 및 커패시터(C_gs)에 의해 모델링되었다.

- 패스 디바이스(M_p)는 커패시터(C_gs), 전압(V_gs)에 의해 구동되는 전압 제어된 전원 및 저항(R_dsp)에 의해 모델링되었다.

- 부하 섹션은 저항(E_SR) 및 커패시터(C_L)와 저항(R_L)에 의해 모델링되었다.

- 피드백 루프는 저항들(R₁ 및 R₂)에 의해 모델링되었다.

이 모델의 개루프 이득은 수학식 2와 같다.

여기서, N_OLG(s)=-R₂g_m1r_{o 1}g_m2r_{o 2}g_mpR_s(1+E_SRC_Ls)

D_OLG(s)=(R₁+R₂)(1+R_{o 1}C_o1s)(1+R_{o 2}C_gss)(1+(E_SR+R_s)C_Ls), 및

R_s=(R₁+R₂)//R_L//R_dsp이며, '//'은 "병렬"을 나타낸다.

이 모델의 개루프 DC 이득은 수학식 3과 같다.

시스템은 3폴들 및 1 제로를 가진다. 주 폴은 출력 스테이지의 폴이다 :

E_SR은 R_s에 비해 낮으며, 무시될 수 있다. 이 폴은 부하의 함수이며, 이는 부하 전류와 함께 변화한다는 것을 의미한다는 것을 알 수 있다. 관계는 정비례이며, 폴 주파수는 출력 전류와 함께 직접적으로 증가한다. 출력 스테이지의 저주파수 이득은 이하의 수학식에 의해 주어진다 :

이 또한 출력 전류의 함수이지만, 관계는 폴의 것과는 다르다. G_m은 부하 전류의 자승근과 함께 변화한다. 부하 전류를 나타내는 R_L은 전류와 함께 직접적으로 변화한다. 이는 이득이 부하 전류의 자승근과 함께 감소한다는 것을 의미한다. 마지막으로, 출력 전류가 증가할 때, 출력 폴은 개루프 이득의 감소 보다 신속하게 증가한다. 디자인 및 동작 상태들에 의존하여, 차동 스테이지의 폴은 중간 스테이지의 것 이전 또는 이후에 배치된다.

제로는 출력 커패시터의 E_SR에 의해 생성된다 :

이런 시스템이 특정 상태들하에서 불안정할 수 있다는 것은 명백하다. 안정성의 연구를 단순화하기 위해, 이 문제점은 2 경우들로 나뉘어진다 :

- E_SR이 일정하고, 출력 전류가 변화, 및

- 출력 전류가 일정하고 E_SR이 변화.

F_poul은 주 폴이며, 출력 전류와 함께 변화한다. I_LOAD가 최소인 경우, F_poul 은 저주파수들에 배치된다. 반대의 극단에서, I_LOAD가 최대일 때, F_poul은 고주파수 폴이다. 도 4는 출력 전류가 그 최소값으로부터 그 최대값으로 진행할 때(패스 디바이스의 전류의 최소값은 피드백 저항에 의해 설정된다), 안정성의 문제를 도시한다. 이들 곡선은 시스템이 저 부하 상태들하에서 안정한 경우, 레귤레이터가 중 부하 상태들하에서 동작할 때 안정하지 않다는 것을 보여준다. 실제로, 저 부하로부터 중 부하로 변화시, 개루프 DC 이득(A_OL)은 패스 디바이스내의 전류의 자승근과 비례하여 감소하지만, 그러나, 출력 폴은 이 전류에 비례하여 고 주파수들을 향해 밀려진다. 그 이유는 주파수 응답이 -40dB/decade의 경사로 0dB-축을 교차하여 시스템의 불안정성을 초래하기 때문이다. 이 분석은 레귤레이터들의 대부분에 구현된 폴 트래킹 체계의 사용을 설명한다.

폴 트래킹의 효과가 도 4에 도시되어 있다. F_pint를 고주파수들을 향해 추진함으로써, 0dB 축은 이제 -20dB/decade의 경사로 교차된다.

E_SR인한 제로와 차동 쌍 및 중간 스테이지의 폴들이 일정하기 때문에, 주파수들(Z_ESR 및 F_pdiff) 사이의 이득은 저 부하 상태들 보다 고 부하 상태들하에서 보다 높으며, 이는 왜 안정성이 중 부하 동작들하에서 보다 중요한지를 설명한다.

이제 도 5를 참조하면, 개선된 LDO 전압 레귤레이터는 전통적인 아키텍쳐(예 로서, 도 2)에 여분의 피드백 루프를 추가한다. 도 2의 종래 기술 LDO에 비교하여, 도 5의 LDO는 커패시터(C_F)와 함께 부가적인 MOS 트랜지스터들(M_2B, M₂₁ 및 M₂₂)을 포함한다(그리고, 그를 통해 기준 전압(V_REF)이 인가되는 저항(R_F)). 도 5에 도시된 바와 같은 LDO 레귤레이터 회로는 집적 회로의 형태로 실질적으로 전체(점선내의 부분)적으로 제조되는 것이 일반적이며, 단지 우회 커패시터 및 부하(구성요소들(E_SR, C_L 및 R_L에 의해 표현됨)만이 집적 회로에 대해 외부적이다.

따라서, 도 5의 LDO는 차동 쌍(M₁₁, M₁₂) 및 R₁, R₂에 의해 형성된 피드백 루프(도 2의 종래 기술 LD0에서와 같이)를 포함한다. 부가적으로, 도 5의 LDO는 제 2 차동 쌍(M₂₁, M₂₂) 및 R_F, C_F를 포함하는 여분의 피드백 루프를 포함한다. R_F 및 C_F에 의해 형성된 고역 통과 필터로 인해, 이 부가적인 피드백은 DC이지만 중간 주파수들에서는 동작하지 않으며, 이는 출력 전압을 규제하고, 시스템을 안정화하는 것을 돕는다. R_F를 위한 큰 값은 큰 길이를 갖는 공핍형 트랜지스터 및 집적 저항을 사용함으로써 구현된다.

보다 상세히 후술될 바와 같이, 이들 두 피드백 루프들의 조합은 출력 우회 커패시터의 값에 실질적으로 독립적으로(또는, 특히, 레귤레이터의 순시 응답이 임계적 요구조건이 아닌, 심지어 존재하지 않는 응용용도들에 특히 응용성을 가짐), 레귤레이터를 안정화하는 초 저 주파수 내부 폴을 생성한다. 또한, 낮은 커패시터들이 낮은 직렬 저항을 가지기 때문에, LDO의 설계는 보다 용이해진다. 또한, C_F에 의해 제공된 고역 통과 필터의 도움으로, 여분의 피드백 루프는 고 주파수들을 위한 PSRR을 증가시킨다.

도 5의 시스템은 개별적으로 개방 및 분석되어야 하는 두 개의 루프들을 가진다. 도 6에 도시된 바와 같은 단순화된 AC-모델을 사용하여, 주 루프의 폴들 및 제로들이 발견될 수 있다.

도 6에 도시된 바와 같이, 도 5의 LDO는 하기와 같이 모델링되었다 :

- 트랜지스터들(M₁-M₄, M₂₁ & M₂₂ 및 M₁₁ & M₁₂)의 차동 스테이지들은 이득(-g_m21 &-g_m11)의 증폭기, 저항(R_{o 1}) 및 커패시터(C_o1)에 의해 모델링되었다.

- 중간 스테이지(트랜지스터들 M₅, M₆, M₅₁)는 이득(-g_m2)의 증폭기, 저항(R_o2) 및 커패시터(C_gs)에 의해 모델링되었다.

- 패스 디바이스(M_p)는 커패시터(C_gs), 전압(V_gs)에 의해 구동되는 전압 제어된 전원 및 저항(R_dsp)에 의해 모델링되었다.

- 부하 섹션은 저항(E_SR) 및 커패시터(C_L)와 저항(R_L)에 의해 모델링되었다.

- 주 피드백 루프는 저항들(R₁ 및 R₂)에 의해 모델링되었다.

- AC 피드백 루프는 R _F 및 C _F 에 의해 모델링되었다 .

주 루프를 위한 DC에서의 개루프 이득은 수학식 4와 같다 :

수학식 4는 도 5의 LDO의 DC 성능이 여분의 피드백 루프에 의해 영향을 받지 않는다는 것을 명시적으로 보여준다.

주 루프는 이제 도 2의 전통적인 구성에서의 1 대신 2의 제로들을 가지며, 3 대신 4 폴들을 갖는다. 이 새로운 구조에서, 제 1 폴은 이제 하기와 같다 :

저주파수 제로는 고역 통과 필터에 의해 생성된다.

2차 항에 관련된 두 개(실수 및 복소수) 폴들(P₂, P₃)에 의해 이어진다.

폴들 및 제로들의 이전 위치는 여분의 피드백 루프가 레귤레이터의 안정성에 대한 출력 스테이지의 영향을 감소시키면서, 내부적인 초 저 주파수 폴을 생성한다는 것을 보여준다. A₂가 충분히 큰 경우, 폴 트래킹 체계는 더 이상 필요하지 않다. 마지막으로, 전체 부하에서의 전력 소비가 향상된다.

도 5의 새로운 LDO에 관련된 초 저 주파수 폴은 높은 출력 전류 및 초 저 출력 커패시터들을 구비한 시스템의 매우 양호한 위상 여유를 의미한다. 새로운 폴들 및 제로들의 위치들은 도 7에 도시되어 있으며, 이는 주파수 피크를 갖지 않은(하부 선) 및 가진(상부선) DC 피드백 루프의 개루프 이득을 도시한다.

여분의 피드백 루프의 안정성은 여분의 피드백 루프의 개루프 이득을 위한 하기의 표현으로부터 분석될 수 있다 :

여기서,

이고,

이다.

폴들 및 제로들의 위치들과, 분석들의 안정성은

에 대하여 상기 수학식으로부터 도출될 수 있다.

커패시터(C_F)로 인하여, 여분의 피드백 루프는 단지 AC 피드백만을 제공한다는 것을 인지할 것이다. 전술된 바와 같이, 이 루프는 중간 주파수들에서 동작한다. 피드백 전압이 레귤레이터의 출력에서 직접적으로 취해지기 때문에, 이 새로운 배열은 PSRR의 대역폭의 증가를 제공한다.

상술된 개선된 저 드롭아웃 레귤레이터는 하기의 장점을 갖는다는 것을 이해할 것이다 :

- 초 저 우회 커패시터들의 사용을 허용(이는 레귤레이터의 과도 응답이 임계적인 요구조건이 아닌 응용용도들에 대한 특정한 응용성과 함께 존재하지 않을 수도 있음). 또한, 낮은 커패시터들은 낮은 직렬 저항을 가지기 때문에, LDO의 설계가 보다 용이해진다.

- PSRR 주파수 거동의 확장된 대역폭을 허용.

- 증가된 레귤레이터 효율을 허용(중 부하들에서의 감소된 전력 소비)

Claims (6)

1. 저 드롭아웃 전압 레귤레이터에 있어서,

   제어된 출력 전압을 생성하기 위해, 인가된 입력 전압으로부터 전류를 제어식으로 통과시키기 위한 패스 수단(M_p);

   피드백 수단을 포함하고, 상기 피드백 수단은,

   상기 레귤레이터의 출력에 결합된 제 1 에러 증폭기 수단을 포함하고, 상기 출력 전압을 나타내는 피드백 신호를 제공하기 위한 DC 제 1 피드백 루프(R₁, R₂, M₁₁, M₁₂);

   제2 에러 증폭기 수단(M₁-M₅₁)을 포함하는 AC 제 2 피드백 루프(R_F, C_F, M₂₁, M₂₂)를 구비하고,

   상기 제 2 에러 증폭기 수단(M₁-M₅₁)은 상기 레귤레이터의 출력에 결합되어 상기 피드백 신호와 미리 결정된 전압을 비교하고 상기 패스 수단을 제어하기 위해 상기 비교에 따라 신호를 생성하고,

   상기 제 2 에러 증폭기 수단(M₁-M₅₁)은 상기 DC 제 1 피드백 루프와 조합하여 동작하기 위해 상기 DC 제1 피드백 루프의 전체에 걸쳐 병렬로 배열되는, 저 드롭아웃 전압 레귤레이터.
2. 제 1 항에 있어서,

   상기 제 2 AC 피드백 루프는 고역 통과 필터(C_F)를 포함하는, 저 드롭아웃 전압 레귤레이터.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제 2 AC 피드백 루프의 피드백 전압은 상기 레귤레이터의 출력에서 직접적으로 취해지는, 저 드롭아웃 전압 레귤레이터.
4. 삭제
5. 삭제
6. 저 드롭아웃 전압 레귤레이터를 포함하는 집적 회로에 있어서,

   상기 저 드롭아웃 전압 레귤레이터는,

   제어된 출력 전압을 생성하기 위해, 인가된 입력 전압으로부터 전류를 제어식으로 통과시키기 위한 패스 수단(M_p);

   피드백 수단을 포함하고, 상기 피드백 수단은,

   상기 레귤레이터의 출력에 결합된 제 1 에러 증폭기 수단을 포함하고, 상기 출력 전압을 나타내는 피드백 신호를 제공하기 위한 DC 제 1 피드백 루프(R₁, R₂, M₁₁, M₁₂);

   제2 에러 증폭기 수단(M₁-M₅₁)을 포함하는 AC 제 2 피드백 루프(R_F, C_F, M₂₁, M₂₂)를 구비하고,

   상기 제 2 에러 증폭기 수단(M₁-M₅₁)은 상기 레귤레이터의 출력에 결합되어 상기 피드백 신호와 미리 결정된 전압을 비교하고 상기 패스 수단을 제어하기 위해 상기 비교에 따라 신호를 생성하고,

   상기 제 2 에러 증폭기 수단(M₁-M₅₁)은 상기 DC 제 1 피드백 루프와 조합하여 동작하기 위해 상기 DC 제1 피드백 루프의 전체에 걸쳐 병렬로 배열되는, 집적 회로.

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