KR100979368B1 - Method of fabricating semiconductor apparatus and semiconductor apparatus fabricated thereby - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 69
- 230000008569 process Effects 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 150000004767 nitrides Chemical class 0.000 claims description 39
- 238000002955 isolation Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 10
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- 238000011049 filling Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000004528 spin coating Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000007517 polishing process Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000007792 addition Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 239000000615 nonconductor Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 고집적 반도체 장치 내 트랜지스터 형성시 플러그 콘택과 게이트 패턴 사이에 충돌이나 불량을 제거하고 공정 마진을 확보할 수 있는 반도체 소자의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판에 게이트 영역을 결정하는 단계 및 게이트 영역이 결정된 반도체 기판에 활성 영역을 정의하는 단계를 포함한다.The present invention provides a method of manufacturing a semiconductor device capable of eliminating collisions or defects between a plug contact and a gate pattern and securing a process margin when forming a transistor in a highly integrated semiconductor device. A method of manufacturing a semiconductor device according to the present invention includes determining a gate region in a semiconductor substrate and defining an active region in the semiconductor substrate in which the gate region is determined.
반도체, 핀 트랜지스터, 리세스 게이트 Semiconductors, Pin Transistors, Recess Gates
Description
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 안정적으로 동작하는 단위셀을 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a highly integrated semiconductor device, and more particularly, to a method for manufacturing a unit cell that operates stably in a highly integrated semiconductor memory device.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.In general, a semiconductor is one of a class of materials according to electrical conductivity, and is a material belonging to an intermediate region between conductors and non-conductors. In a pure state, a semiconductor is similar to non-conductor, but the electrical conductivity is increased by the addition of impurities or other operations. Such a semiconductor is used to create a semiconductor device such as a transistor by adding impurities and connecting conductors. A device having various functions made using the semiconductor device is called a semiconductor device. A representative example of such a semiconductor device is a semiconductor memory device.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지 스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.The semiconductor memory device includes a plurality of unit cells composed of a capacitor and a transistor, and a double capacitor is used to temporarily store data, and a transistor is used to control signals (word lines) by using a property of a semiconductor whose electrical conductivity varies depending on the environment. Correspondingly used to transfer data between the bit line and the capacitor. The transistor is composed of three regions: a gate, a source, and a drain, and charge transfer between the source and the drain occurs according to a control signal input to the gate. The transfer of charge between the source and drain occurs through the channel region, which uses the nature of the semiconductor.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.When conventional transistors are made in a semiconductor substrate, a gate is formed on the semiconductor substrate and doped with impurities on both sides of the gate to form a source and a drain. As the data storage capacity of the semiconductor memory device increases and the degree of integration increases, the size of each unit cell is required to be made smaller and smaller. That is, the design rules of the capacitors and transistors included in the unit cell have been reduced. As a result, the channel length of the cell transistors has gradually decreased, and thus, short channel effects and drain induced barrier lower (DIBL) effects have been applied to conventional transistors. Occurred, and the reliability of the operation was deteriorated. Phenomena that occur as the channel length decreases can be overcome by maintaining the threshold voltage so that the cell transistor can perform normal operation. Typically, the shorter the channel of the transistor, the higher the doping concentration of impurities in the region where the channel is formed.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도를 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하하는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다. 이하에서는 3차원 채널 구조를 가진 셀 트랜지스터로서 사용되는 리세스 게이트를 포함하는 트랜지스터의 구조와 제조 공정을 설명한다.However, as the design rule decreases below 100 nm, increasing the doping concentration in the channel region further increases the electric field at the storage node (SN) junction, which deteriorates the refresh characteristics of the semiconductor memory device. Cause. To overcome this problem, a cell transistor having a three-dimensional channel structure having a long channel length in the vertical direction is used to maintain the channel length of the cell transistor even if the design rule is reduced. That is, even if the channel width in the horizontal direction is short, the doping concentration can be reduced by securing the channel length in the vertical direction, thereby preventing the refresh characteristics from deteriorating. Hereinafter, a structure and a manufacturing process of a transistor including a recess gate used as a cell transistor having a three-dimensional channel structure will be described.
도 1a ~ 도 1e는 통상적인 반도체 기억 장치의 트랜지스터 형성 방법을 설명하기 위한 단면도이다.1A to 1E are cross-sectional views for explaining a transistor forming method of a conventional semiconductor memory device.
도 1a를 참조하면, 반도체 기판(102) 상에 패드 산화막(104)을 형성하고, 패드 산화막(104) 상에 패드 질화막(106)을 증착한다. 이때, 패드 산화막(104)은 50~150Å의 두께로 형성하고, 패드 질화막(106)은 500~1500Å 정도의 두께로 증착한다.Referring to FIG. 1A, a
도시하지 않았지만, 활성 영역과 비활성 영역을 정의하기 위해 감광막(미도시)을 패드 질화막(106) 상에 도포하고 활성 영역을 정의하는 ISO 마스크를 이용하여 감광막을 패터닝한다. 이후, 패터닝된 감광막을 사용하여 도 1b에 도시된 바와 같이 패드 산화막(104) 및 패드 질화막(106)을 식각하고, 남아있는 감광막을 제거한다. 이어서 패드 산화막(104) 및 패드 질화막(106)을 마스크로 사용하여 노출된 반도체 기판(102)을 식각하여 트렌치를 형성한다. 트렌치 내부를 격리절연막(108)으로 매립하고, 패드 질화막(106)이 노출될 때까지 화학적 기계적 연마공정(CMP)을 수행하여 평탄화한다. 통상적으로, 이러한 과정들을 STI (shallow Trench Isolation) 공정이라 부른다. Although not shown, a photoresist film (not shown) is applied on the
전술한 STI 공정에서 형성된 트렌치의 깊이는 2500~4000Å 정도로 형성된다. 또한, 트렌치를 매립하는 격리절연막(108)은 스핀 코팅(spin coating) 방식으로 증 착이 가능한 SOD(spin on dielectric)막과 같은 물질을 사용하여 트렌치 내부에 공간이 비어있지 않도록 한다. 또한, 트렌치를 완전히 매립하기 위해서 트렌치의 깊이보다 더 깊은 3000~7000Å 정도로 증착한다. 격리절연막(108)으로 트렌치를 매립한 후 수행하는 화학적 기계적 연마공정(CMP)은 패드 질화막(106)의 두께가 40~60% 정도 남을 때까지 진행한다.The depth of the trench formed in the above-described STI process is formed about 2500 ~ 4000Å. In addition, the
도 1c에 도시된 바와 같이, 패드 산화막(104)과 패드 질화막(106)이 제거되도록 평탄화한 후 이온주입 공정을 수행한다. 이때, 공정 단계 중 자연적으로 발생하는 자연산화막을 제거하고 모트(moat)의 발생을 억제하며 유효 필드산화막 높이(effective field-oxide height, EFH)를 제어하여야 하는데, 이들을 효과적으로 제어하기 위해 불산(HF)을 이용하여 세정한다. 또한, 패드 질화막(106)을 제거하는 경우에는 고온의 인산(H3PO4)을 사용하는 것이 바람직하다. 패드 산화막(104)은 별도의 제거 공정을 수행하지 않고 이온주입 공정 직전에 수행하는 세정 작업만으로도 제거하는 것이 가능하다. 이후, 이온주입 공정에서는 웰(well) 영역의 형성과 채널(channel) 영역에 대응하는 마스크를 사용하여 원하는 영역에만 이온이 주입되도록 한다. As shown in FIG. 1C, the
도 1d를 참조하면, 반도체 기판(102)의 활성 영역과 격리절연막(108)에 핀 게이트 혹은 리세스 게이트 형성을 위한 제 1 및 제 2 리세스(110a, 110b)를 형성한다. 하지만, 반도체 기판(102)과 격리절연막(108)의 식각 선택비가 동일하지 않아 활성 영역에 형성되는 제 1 리세스(110a)보다 격리절연막(108) 내 형성되는 제 2 리세스(110b)가 더 깊고 넓게 형성된다. Referring to FIG. 1D, first and
도시되지 않았지만 제 1 리세스(110a) 및 제 2 리세스(110b)를 포함하는 구조물 상부에 게이트 산화막(미도시)을 형성한다. 특히, 리세스 내부에 게이트 산화막을 형성하기 직전 실시하는 세정 작업에 의해 제 1 리세스(110a)와 제 2 리세스(110b)의 크기 차이는 더 크게 벌어지고 격리절연막(108)의 일부가 제거되기도 한다. 도 1e에 도시된 바와 같이, 제 1 리세스(110a)와 제 2 리세스(110b)에 도전물질(예를 들어, 폴리실리콘)을 매립하여 게이트 하부 전극 및 게이트 상부 전극을 포함하는 게이트 패턴(112)을 형성할 때, 제 1 리세스(110a)에 비하여 더 크게 형성되어버린 제 2 리세스(110b)와 세정 작업 시 제 2 리세스(110b) 사이에 격리절연막(108) 일부가 제거된 현상으로 인해 게이트 패턴(112)이 기울어질 가능성 있다. 또한, 게이트 패턴(112)의 기울어짐이 심할 경우 이웃한 게이트 패턴(112)이 연결되어 버리는 게이트 브릿지(gate bridge) 현상이 나타날 수 있다.Although not shown, a gate oxide layer (not shown) is formed on the structure including the
도 2는 도 1a ~ 도 1e에 도시된 바에 따라 형성된 트랜지스터의 단점을 설명하기 위한 평면도이다.FIG. 2 is a plan view illustrating a disadvantage of a transistor formed as shown in FIGS. 1A to 1E.
게이트 패턴(112)의 형성 후, 이웃한 게이트 패턴(112) 사이에 랜딩 플러그 콘택(114)을 형성한다. 여기서, 게이트 패턴(112)은 활성 영역 및 격리절연막(108) 모두에 형성되는 것이 일반적이고, 도시된 바와 같이 게이트 패턴(112)이 서로 다른 크기의 두 영역 상에 형성됨에 따라 활성 영역에 형성된 게이트 패턴(112)보다 격리절연막(108)에 형성된 게이트 패턴(112)의 폭이 더 넓어지게 된다. 만약 게이트 패턴(112)이 형성될 영역의 차이가 지나치게 커질 경우, 도 1e에 도시된 바와 같이 게이트 패턴(112)이 기울어지는 현상이 벌어질 수도 있다.After the formation of the
이웃한 게이트 패턴(112) 사이에 랜딩 플러그 콘택(114)을 형성하는 경우 게이트 패턴(112)이 정상적으로 형성된 활성 영역 상에서는 문제가 발생하지 않지만 게이트 패턴(112) 크게 형성된 격리절연막(108) 상에서는 랜딩 플러그 콘택(114)과 게이트 패턴(112)이 서로 충돌하게 된다. 즉, 랜딩 플러그 콘택(114)이 형성되면서 게이트 패턴(112)의 일부를 무너뜨리게 된다.When the
전술한 현상들은 활성 영역을 정의하고 격리절연막(108)을 형성한 후 리세스 게이트를 형성하기 때문에 식각 선택비의 차이로 인해 발생한다. 통상적으로, 격리절연막(108)은 SOD라는 물질로 이루어져 있어 이후 각각의 제조 공정에서 이루어지는 세정 공정 등에 의해 격리절연막(108)의 일부가 소실될 가능성이 매우 높다. 따라서, 격리절연막(108) 상에 형성된 리세스의 폭이 넓어짐에 따라 게이트 패턴의 형성 후 플러그 콘택 형성시 접촉 불량이 발생하게 되고 게이트 패턴과 플러그 콘택이 연결되어 불량이 발생한다.The above-described phenomenon occurs due to the difference in etching selectivity because the recess gate is formed after defining the active region and forming the
또한, 격리절연막(108) 상에 형성된 리세스의 깊이 또한 더 깊어지게 된다. 이는 이웃한 게이트 패턴에 영향을 미칠 수 있어 트랜지스터의 동작 특성을 저하할 수 있다.In addition, the depth of the recess formed on the insulating insulating
아울러, 활성 영역을 정의하고 격리절연막을 매립할 트렌치를 형성하는 STI 공정 역시 2000Å ∼4000Å의 깊이를 가지는 트렌치를 형성하기 위해 식각을 과도하게 수행하여야 한다. 하지만, 이 경우 각각의 트렌치가 일정한 깊이를 가지도록 제어하는 것은 쉽지 않고 트렌치의 깊이가 서로 제각각일 경우 이웃한 소자 사이에 전기적 단절이 이루어지지 않아 트랜지스터의 동작 특성을 저하할 수 있고 트랜지스터의 동작 신뢰성을 낮춘다.In addition, the STI process of defining the active region and forming a trench to fill the insulating insulating layer must be excessively etched to form a trench having a depth of 2000 μs to 4000 μs. However, in this case, it is not easy to control each trench to have a constant depth, and when the trench depths are different from each other, electrical disconnection does not occur between neighboring devices, thereby degrading operation characteristics of the transistor and operating reliability of the transistor. Lowers.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 장치 내 트랜지스터 형성시 게이트 영역을 정의한 후 활성 영역을 정의하여 격리절연막 상에 위치할 게이트 영역의 크기(critical dimension, CD)가 변질되는 것을 최소화하여 플러그 콘택과 게이트 패턴 사이에 충돌이나 불량을 제거하고 공정 마진을 확보할 수 있는 반도체 장치의 제조 방법을 제공한다.In order to solve the above-mentioned problems, the present invention defines a gate region when forming a transistor in a highly integrated semiconductor device, and then defines an active region to change the size of a gate region (CD) to be positioned on the isolation insulating layer. A method of manufacturing a semiconductor device capable of minimizing collisions or defects between a plug contact and a gate pattern and securing a process margin is provided.
본 발명은 반도체 기판에 게이트 영역을 결정하는 단계 및 게이트 영역이 결정된 반도체 기판에 활성 영역을 정의하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device comprising determining a gate region in a semiconductor substrate and defining an active region in the semiconductor substrate in which the gate region is determined.
바람직하게는, 상기 반도체 기판에 게이트 영역을 결정하는 단계는 상기 반도체 기판상에 패드 산화막을 형성하는 단계, 상기 패드 산화막 상에 감광막을 도포하고 게이트 마스크를 사용한 노광 공정을 수행하는 단계, 및 상기 노광 공정에 의해 패터닝된 감광막을 사용하여 상기 패드 산화막 및 상기 반도체 기판을 식각하는 단계를 포함한다.Preferably, the step of determining a gate region on the semiconductor substrate includes forming a pad oxide film on the semiconductor substrate, applying a photoresist film on the pad oxide film, and performing an exposure process using a gate mask, and the exposure Etching the pad oxide film and the semiconductor substrate using the photosensitive film patterned by the process.
바람직하게는, 상기 패드 산화막은 50 ~ 150Å의 두께로 증착하는 것을 특징으로 한다.Preferably, the pad oxide film is characterized in that the deposition to a thickness of 50 ~ 150Å.
바람직하게는, 상기 게이트 영역이 결정된 반도체 기판에 활성 영역을 정의하는 단계는 상기 게이트 영역이 결정된 반도체 기판상에 패드 질화막을 형성하는 단계, 상기 패드 질화막 상에 감광막을 도포하고 ISO 마스크를 사용한 노광 공정을 수행하는 단계, 상기 노광 공정에 의해 패터닝된 감광막을 사용하여 상기 패드 질화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 격리절연막으로 매립하는 단계, 상기 패드 질화막이 노출될 때까지 평탄화 공정을 수행하는 단계, 및 상기 활성 영역에 이온주입 공정을 수행하는 단계를 포함한다.Preferably, the step of defining an active region in a semiconductor substrate having the gate region determined includes forming a pad nitride film on the semiconductor substrate having the gate region determined therein, and applying a photoresist film on the pad nitride layer and using an ISO mask. Forming a trench by etching the pad nitride film and the semiconductor substrate using the photosensitive film patterned by the exposure process, filling the trench with an isolation insulating film, until the pad nitride film is exposed. Performing a planarization process, and performing an ion implantation process on the active region.
바람직하게는, 상기 트렌치의 깊이는 2500 ~ 4000Å인 것을 특징으로 한다.Preferably, the depth of the trench is characterized in that 2500 ~ 4000Å.
바람직하게는, 상기 패드 질화막은 PE-질화막(Plasma Enhanced Nitride)인 것을 특징으로 한다.Preferably, the pad nitride layer is characterized in that the PE-nitride layer (Plasma Enhanced Nitride).
바람직하게는, 상기 패드 질화막은 스텝 커버리지(step coverage)가 우수한 물질로 구성되는 것을 특징으로 한다.Preferably, the pad nitride layer is made of a material having excellent step coverage.
바람직하게는, 상기 격리절연막은 스핀 코팅(spin coating) 방식으로 증착하는 SOD(spin on dielectric) 물질로 구성하는 것을 특징으로 한다.Preferably, the isolation insulating layer is made of a spin on dielectric (SOD) material deposited by a spin coating method.
바람직하게는, 상기 트렌치의 매립을 위해 상기 격리절연막은 3000~7000Å의 두께로 증착되는 것을 특징으로 한다.Preferably, the insulating insulating film is deposited to a thickness of 3000 ~ 7000Å for filling the trench.
바람직하게는, 상기 평탄화 공정은 상기 패드 질화막이 적어도 500Å 이상의 두께가 남아있도록 진행되는 것을 특징으로 한다.Preferably, the planarization process is characterized in that the pad nitride film proceeds so that the thickness of at least 500 kPa or more remains.
바람직하게는, 상기 활성 영역에 이온주입 공정을 수행하는 단계는 상기 패드 질화막을 제거하는 단계, 및 웰 영역 및 채널 영역에 대응하는 마스크를 사용하여 이온을 주입하는 단계를 포함한다.Preferably, performing an ion implantation process on the active region includes removing the pad nitride layer and implanting ions using a mask corresponding to a well region and a channel region.
바람직하게는 상기 패드 질화막은 고온의 인산을 사용하여 제거하는 것을 특 징으로 한다.Preferably, the pad nitride film is characterized in that the removal using a high temperature phosphoric acid.
바람직하게는, 상기 게이트 영역의 상부에 게이트 패턴을 형성하는 단계를 더 포함한다.Preferably, the method may further include forming a gate pattern on the gate region.
바람직하게는, 상기 게이트 영역의 상부에 게이트 패턴을 형성하는 단계는 상기 게이트 영역을 습식 식각하여 상기 활성 영역을 제외한 영역으로 확장하는 단계, 상기 게이트 영역을 건식각하여 게이트 영역의 하부를 둥글게 하는 단계, 및 상기 게이트 영역 상에 도전 물질을 매립하는 단계를 포함한다.The forming of the gate pattern on the gate region may include wet etching the gate region to extend the region except the active region, and dry etching the gate region to round the lower portion of the gate region. And embedding a conductive material on the gate region.
바람직하게는, 상기 게이트 패턴 사이에 플러그 콘택을 형성하는 단계를 포함한다.Preferably, forming a plug contact between the gate pattern.
본 발명은 리세스 게이트 혹은 핀 게이트 형성을 위한 리세스의 형성 후 진행되는 후속 공정으로 인해 활성 영역과 그외 영역 상에 형성된 리세스의 크기가 변하면서 게이트 패턴의 기울어짐 현상이 일어나는 것을 방지할 수 있는 장점이 있다.According to an exemplary embodiment of the present invention, the gate pattern may not be tilted while the size of the recess formed in the active region and the other region is changed due to a subsequent process performed after the formation of the recess gate or the fin gate formation recess. There is an advantage.
또한, 본 발명은 활성 영역과 그외 영역 상에 형성된 리세스의 크기가 서로 달라지게 됨으로써 리세스 상에 형성된 이웃한 게이트 패턴 사이의 간격이 상이하게 되어 플러그 콘택의 형성시 게이트 패턴과 충돌하는 것을 방지할 수 있다.In addition, according to the present invention, the sizes of the recesses formed on the active region and the other regions are different from each other, so that gaps between neighboring gate patterns formed on the recesses are different, thereby preventing collision with the gate pattern when the plug contacts are formed. can do.
나아가, 본 발명은 반도체 장치의 동작에 관여하지 않는 활성 영역이 아닌 영역에만 형성되는 게이트 패턴을 형성하지 않음으로써 고집적 반도체 장치에서 이웃한 게이트 패턴 사이의 좁은 간격으로 인해 발생할 수 있는 트랜지스터의 동작 신뢰성의 저하를 방지할 수 있는 장점을 가진다.Furthermore, the present invention does not form a gate pattern formed only in a region other than an active region that is not involved in the operation of the semiconductor device, thereby reducing the operational reliability of a transistor that may occur due to a narrow gap between neighboring gate patterns in a highly integrated semiconductor device. It has the advantage of preventing degradation.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 반도체 장치의 제조 방법은 반도체 기억 장치 내 단위셀을 구성하는 셀 트랜지스터에 적용할 수 있으며, 특히 고집적화에 따른 셀 트랜지스터의 크기가 줄어들면서 단채널 효과 등을 방지하기 위해 적용된 리세스 게이트 혹은 핀 게이트를 포함하는 트랜지스터를 형성하는 방법을 예로 들어 설명한다.The method of manufacturing a semiconductor device according to the present invention can be applied to a cell transistor constituting a unit cell in a semiconductor memory device. In particular, a recess gate is applied to prevent short channel effects while reducing the size of the cell transistor due to high integration. Alternatively, a method of forming a transistor including a pin gate will be described as an example.
도 3a ~ 3e는 본 발명의 일 실시예에 따른 반도체 장치 내 트랜지스터 형성 방법을 설명하기 위한 단면도 및 평면도이다. 특히, 도 3a ~ 3e에 도시된 트랜지스터 형성 방법은 리세스 게이트 혹은 핀 게이트의 일부가 활성 영역 외에 형성됨에 있어 발생하는 게이트 패턴과 플러그 콘택의 충돌로 인한 불량 및 이웃한 게이트 패턴과 전기적 단절이 이루어지지 않아 발생하는 간섭 현상(coupling noise, neighbor gate effect) 등을 방지하기 위한 방법이다.3A to 3E are cross-sectional views and plan views illustrating a method of forming a transistor in a semiconductor device according to an embodiment of the present invention. In particular, in the transistor forming method illustrated in FIGS. 3A to 3E, defects due to a collision between a gate pattern and a plug contact generated when a portion of a recess gate or a pin gate is formed outside the active region, and electrical disconnection between neighboring gate patterns are achieved. It is a method to prevent the coupling noise (coupling noise, neighbor gate effect) caused by the loss.
도 3a를 참조하면, 반도체 기판(302) 상에 패드 산화막(304)을 형성한다. 이때, 패드 산화막(304)은 50 ~ 150Å의 두께로 증착한다. 이후, 도시되지 않았지만 감광막을 도포하고 게이트 마스크를 사용한 노광 공정을 수행하여 감광막을 패터닝한다. 패터닝된 감광막을 사용하여 패드 산화막(304)과 반도체 기판(302)을 식각하여 도 3a에 도시된 바와 같이 반도체 기판(302) 상에 게이트 영역인 리세스(310a)를 형성한다.Referring to FIG. 3A, a
참고적으로, 게이트 영역을 결정하기 위한 식각 과정에서는 종래의 게이트 영역과 동일한 크기와 깊이를 가지는 리세스를 형성하기 위해서 종래보다 50% 더 강화된 공정 조건(시간 등)을 적용해야 한다. 이는 종래의 경우 격리절연막 상에 리세스(110b)를 먼저 형성한 후 활성 영역 상에 리세스(110a)를 형성하는 등의 다단계로 리세스를 형성하기 위한 식각 공정을 진행하는 반면, 본 발명에서는 단일 식각 공정을 통해 반도체 기판(302)에 리세스(310a)를 형성하기 때문에 식각되는 정도가 작기 때문이다.For reference, in the etching process for determining the gate region, a process condition (time, etc.) that is 50% stronger than that of the conventional method should be applied to form a recess having the same size and depth as the conventional gate region. In the conventional case, the etching process is performed to form the recess in a multi-step process such as forming the
도 3b를 참조하면, 게이트 영역이 형성된 반도체 기판(302) 상에 패드 질화막(306)을 형성한다. 이후, 감광막을 도포하고 ISO 마스크를 사용한 노광 공정을 수행하여 패터닝한다. 패터닝된 감광막에 의해 노출된 패드 질화막(306), 패드 산화막(304), 반도체 기판(302)을 식각하여 소자 분리를 위한 트렌치(316)를 형성한다.Referring to FIG. 3B, a
여기서, 패드 질화막(306)은 스텝 커버리지(step coverage)가 좋은 물질을 사용하는 경우 600Å 정도로 얇게 증착하고, 스텝 커버리지가 좋지 않은 PE-질화막(Plasma Enhanced Nitride)과 같은 물질을 사용할 경우에는 종래와 같이 증착하여도 무방하다. 반도체 기판(302)에 형성된 리세스(310a)은 통상적으로 50~60nm의 폭을 가지므로 스텝 커버리지가 좋은 물질을 과도하게 증착할 경우 패턴의 변형이 올 수도 있기 때문에 증착 두께를 조절해야 한다. 반면, 스텝 커버리지가 좋지 않은 경우 리세스(310a)의 측벽에 잘 증착되지 않아 반도체 기판(302)의 상부로 쌓이게 되고 이후 평탄화 과정을 통해 충분히 제거할 수 있어 두께가 크게 중요하지는 않다.Here, the
소자분리를 위한 트렌치(316)의 경우 2500~4000Å의 깊이를 가지도록 식각하는데 종래에 비하여 식각 공정의 목표를 줄여도 예상된 깊이만큼 충분히 식각할 수 있다. 이는 도 3a에서 활성 영역과 비활성 영역 모두 리세스(310a)에 대응하는 깊이만큼 이미 식각되었기 때문이다. 따라서, 트렌치(316)를 형성하기 위한 식각 공정에서는 리세스(310a)의 깊이에 해당하는 만큼 식각 공정 조건을 강화시키지 않아도 무방하다. 결과적으로, 본 발명에서는 소자분리를 위한 트렌치(316)의 깊이를 종래보다 정확하게 제어할 수 있어 고집적 반도체 장치의 이웃한 소자 사이의 전기적 단락을 더욱 명확하게 할 수 있다.The
이후, 도 3c에 도시된 바와 같이, 트렌치(316)를 격리절연막(308)으로 매립하고, 패드 질화막(306; 도 3b 참조)이 노출될 때까지 화학적 기계적 연마공정(CMP)을 수행하여 평탄화한다. 이때, 트렌치를 매립하는 격리절연막(308)은 스핀 코팅(spin coating) 방식으로 증착이 가능한 SOD(spin on dielectric)막과 같은 물질을 사용하여 트렌치 내부에 공간이 비어있지 않도록 하고, 트렌치를 완전히 매립하기 위해서 트렌치의 깊이보다 더 깊은 3000~7000Å 정도로 증착한다. 격리절연막(308)으로 트렌치를 매립한 후 수행하는 화학적 기계적 연마공정(CMP)은 패드 질화막(306)의 두께가 70% 정도 남을 때까지 진행한다.Thereafter, as shown in FIG. 3C, the
패드 산화막(304)과 패드 질화막(306)이 제거되도록 평탄화한 후 이온주입 공정을 수행한다. 이때, 공정 단계 중 자연적으로 발생하는 자연산화막을 제거하고 모트(moat)의 발생을 억제하며 유효 필드산화막 높이(effective field-oxide height, EFH)를 제어하여야 하는데, 이들을 효과적으로 제어하기 위해 불산(HF)을 이용하여 세정한다. 또한, 패드 질화막(306)을 제거하는 경우에는 고온의 인산(H3PO4)을 사용하는 것이 바람직하다. 패드 산화막(304)은 별도의 제거 공정을 수행하지 않고 이온주입 공정 직전에 수행하는 세정 작업만으로도 제거하는 것이 가능하다. 이후, 이온주입 공정에서는 웰(well) 영역의 형성과 채널(channel) 영역에 대응하는 마스크를 사용하여 원하는 영역에만 이온이 주입되도록 한다. After the
전술한 과정을 통해, 본 발명에 따른 반도체 장치에서는 활성 영역에만 게이트 패턴이 형성될 리세스가 형성되고 비활성 영역은 리세스 없이 격리절연막(308)으로 채워지게 된다. 따라서, 종래와 같은 반도체 장치의 구조가 가질 수 있는 이웃한 게이트 패턴과 전기적 단절이 이루어지지 않아 발생하는 간섭 현상(coupling noise, neighbor gate effect)을 방지할 수 있어 이웃한 게이트 패턴 사이의 좁은 간격으로 인해 발생할 수 있는 트랜지스터의 동작 신뢰성의 저하를 막을 수 있다.Through the above-described process, in the semiconductor device according to the present invention, a recess in which the gate pattern is to be formed is formed only in the active region, and the inactive region is filled with the insulating insulating
도 3d를 참조하면, 패드 질화막(306)을 제거하여 노출시킨 리세스(310a)를 습식 식각하여 활성 영역인 반도체 기판(302)과 격리절연막(308)이 맞닿은 표면 사이에 식각 비율을 증가시켜 이방성 식각의 효과를 일으킨다. 이를 통해, 리세스(310a)를 격리절연막(308)의 일부 영역까지 확장시킨다. 습식 식각 후에는 건식 식각을 수행하여 리세스(310b)의 깊이를 확정하고 리세스(310b)의 하부를 둥글게 한다.Referring to FIG. 3D, the
도 3e를 참조하면, 리세스(310b)에 도전물질(예를 들어, 폴리실리콘)을 매립 하여 게이트 하부 전극 및 게이트 상부 전극을 포함하는 게이트 패턴(312)을 형성한다. 게이트 패턴(312)의 형성 후 이웃한 게이트 패턴(312) 사이에 랜딩 플러그 콘택(314)을 형성하는데, 종래와 달리 본 발명에서는 랜딩 플러그 콘택(314)과 게이트 패턴(312)이 서로 충돌하는 현상이 벌어지지 않는다. 이는 격리절연막(308)에 리세스를 형성하지 않고, 게이트 패턴을 형성할 리세스(310b)가 다수의 단계를 거치면서 더 커지는 것을 방지하였기 때문이다.Referring to FIG. 3E, a conductive material (eg, polysilicon) is embedded in the
전술한 바와 같이, 본 발명에서는 반도체 기판에 활성 영역과 비활성 영역을 정의하기 이전에 게이트 영역을 먼저 결정한다. 이를 통해, 비활성 영역에 게이트 영역과 같은 리세스를 형성하지 않음으로써 이웃한 소자의 전기적 단락을 확실히 보장할 수 있다. 아울러, 비활성 영역에 형성된 격리절연막이 필요 이상으로 과도하게 식각되어 게이트 패턴이 기울어지거나 무너지는 현상을 방지할 수 있어 반도체 장치의 불량을 줄일 수 있다. 나아가, 본 발명에서는 종래와 달리 반도체 기판상에 증착할 패드 질화막을 스텝 커버리지가 낮은 물질을 사용하더라도 게이트 영역의 왜곡을 방지할 수 있다.As described above, in the present invention, the gate region is first determined before defining the active region and the inactive region in the semiconductor substrate. This ensures an electrical short circuit of neighboring devices by not forming recesses such as gate regions in the inactive regions. In addition, the insulating insulating film formed in the inactive region is excessively etched more than necessary to prevent the gate pattern from being tilted or collapsed, thereby reducing defects of the semiconductor device. Furthermore, in the present invention, distortion of the gate region can be prevented even if a pad nitride film to be deposited on a semiconductor substrate is made of a material having a low step coverage.
또한, 종래의 반도체 장치와 같이 활성 영역과 비활성 영역에 형성되는 게이트 패턴의 크기에 차이가 발생하여 이후 게이트 패턴 사이에 플러그 콘택을 형성할 때 발생할 수 있는 게이트 패턴과 플러그 콘택의 충돌을 방지할 수 있다.In addition, as in the conventional semiconductor device, a difference occurs in the size of the gate pattern formed in the active region and the inactive region, thereby preventing collision between the gate pattern and the plug contact, which may occur when a plug contact is formed between the gate patterns. have.
아울러, 게이트 패턴을 형성하기 위한 리세스를 형성할 때, 도 3d에 도시된 바와 같이 리세스(310a)를 노출한 후 습식 식각에 의한 이방성 식각을 통해 필요한 영역을 추가로 제거하고 건식 식각을 통해 리세스(310b)를 확장하고 깊이를 조절할 수 있으며 하부를 둥글게 형성함으로써 리세스 게이트 혹은 핀 게이트의 구조를 종래보다 정밀하게 제어하는 것이 가능하다.In addition, when forming a recess for forming a gate pattern, as shown in FIG. 3D, after the
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.
도 1a ~ 도 1e는 통상적인 반도체 기억 장치의 트랜지스터 형성 방법을 설명하기 위한 단면도.1A to 1E are cross-sectional views for explaining a transistor forming method of a conventional semiconductor memory device.
도 2는 도 1a ~ 도 1e에 도시된 바에 따라 형성된 트랜지스터의 단점을 설명하기 위한 평면도.2 is a plan view for explaining the disadvantages of the transistor formed as shown in Figures 1a to 1e.
도 3a ~ 3e는 본 발명의 일 실시예에 따른 반도체 장치 내 트랜지스터 형성 방법을 설명하기 위한 단면도 및 평면도.3A to 3E are cross-sectional views and plan views illustrating a method of forming a transistor in a semiconductor device according to an embodiment of the present invention.
Claims (15)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080068124A KR100979368B1 (en) | 2008-07-14 | 2008-07-14 | Method of fabricating semiconductor apparatus and semiconductor apparatus fabricated thereby |
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---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
KR20100007477A KR20100007477A (en) | 2010-01-22 |
KR100979368B1 true KR100979368B1 (en) | 2010-08-31 |
Family
ID=41816453
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---|---|---|---|
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Country Status (1)
Country | Link |
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KR (1) | KR100979368B1 (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20070002519A (en) * | 2005-06-30 | 2007-01-05 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
KR20070020919A (en) * | 2005-08-17 | 2007-02-22 | 삼성전자주식회사 | Recess channel array transistor and method for fabricating the same |
KR20070075981A (en) * | 2006-01-17 | 2007-07-24 | 주식회사 하이닉스반도체 | Method for manufacturing of semiconductor device |
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- 2008-07-14 KR KR1020080068124A patent/KR100979368B1/en not_active IP Right Cessation
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Legal Events
Date | Code | Title | Description |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |