KR100895382B1 - Method for manufacturing semiconductor device - Google Patents

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김승범
김세진
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Abstract

A method for manufacturing a semiconductor device is provided to reduce a moat between a cell part and a peripheral part, and an effective field oxide height of an effective element isolation region of an effective element and short of a recess gate by performing two step etching processes with different etching time. A pad oxide layer and a pad nitride layer are formed in an upper part of a semiconductor substrate(61). A trench defining an active region is formed by defining the pad nitride layer, the pad oxide layer, and the semiconductor substrate with a predetermined thickness. A sacrificial oxide layer is formed inside the trench. A side wall oxide layer(63) is formed inside the trench. The fluid dielectric(64) is deposited in the lower part of the trench. The fluid dielectric becomes highly dense by performing the thermal process. A gap fill oxide layer(65) is reclaimed in the front of the substrate including the fluid dielectric. A screen oxide layer, a mask oxide layer and a recess mask pattern are formed on the semiconductor substrate successively. The recess mask pattern, the mask oxide layer and the screen oxide layer are removed by performing the wet etch process. The dry etching process is performed to remove the mask oxide layer and the screen oxide layer of the peripheral part.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}Method for Manufacturing Semiconductor Device {Method for Manufacturing Semiconductor Device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 안정한 동작을 수행하는 트랜지스터를 제조하기 위하여, 게이트 전극을 형성하기 전에 반도체 기판상의 리세스 마스크막 및 리세스 게이트 패턴 등을 두 단계 세정 방법으로 제거함으로써, 셀 부와 페리부 간의 유효 소자분리 영역의 높이(effective Fox height; EFH) 차이를 감소시킬 수 있는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. More particularly, in order to manufacture a transistor that performs stable operation, two steps of cleaning a recess mask layer and a recess gate pattern on a semiconductor substrate before forming a gate electrode are performed. The present invention relates to a method capable of reducing the difference in effective F ox height (EFH) between the cell portion and the ferry portion.

오늘날 메모리 소자를 장착한 개인 휴대 장비와 개인용 컴퓨터 등의 사용이 급격히 증가함과 동시에 날로 고급화되고 있다. 이에, 제조 원가는 낮으면서 데이터를 액세스(access)하는 전기적 특성이 향상된 대용량의 고집적 반도체 소자를 제조하기 위한 공정 설비나 공정 기술의 개발이 절실히 요구된다.Today, the use of personal portable devices and personal computers equipped with memory devices is rapidly increasing and becoming more sophisticated. Accordingly, there is an urgent need for the development of process facilities or process technologies for manufacturing high-capacity, highly integrated semiconductor devices with low manufacturing costs and improved electrical characteristics for accessing data.

고집적화된 반도체 소자를 제조하기 위하여 우수한 소자 분리 특성을 가지는 STI(shallow trench isolation) 공정을 이용한 소자분리 영역 형성 방법이 개발되어, 대부분의 반도체 소자 제조 공정 시에 적용되고 있다. In order to manufacture highly integrated semiconductor devices, a device isolation region forming method using a shallow trench isolation (STI) process having excellent device isolation characteristics has been developed and applied to most semiconductor device manufacturing processes.

하지만, 반도체 소자 크기가 50nm이하로 감소하면서 STI 공정에 의해 형성되 는 소자분리 영역의 폭 또한 더욱 감소 되었다. 이에 따라 도 1a 및 도 1b에 도시한 바와 같이 반도체 기판(11)에 구비된 소자분리용 트렌치(미도시)를 매립할 때 제1 및 제2 절연막(15, 17)의 갭필 특성이 저하되어 보이드(void)(18)가 발생하며, 후속 SAC(self align contact) 공정 오류를 가져온다.However, as the size of semiconductor devices decreased below 50 nm, the width of isolation regions formed by the STI process was further reduced. Accordingly, as shown in FIGS. 1A and 1B, when filling the device isolation trenches (not shown) provided in the semiconductor substrate 11, gap fill characteristics of the first and second insulating layers 15 and 17 are deteriorated to cause voids. (void) 18 occurs, resulting in a subsequent self align contact (SAC) process error.

한편, 반도체 소자의 크기의 감소로 트랜지스터를 구성하는 게이트 라인의 길이(length)와 선폭(width), 게이트 라인의 유전막 두께 및 소오스/드레인의 접합 깊이(junction depth) 등이 감소 되면서, 그 주변 회로의 채널 길이도 따라서 감소하였기 때문에, 안정된 동작을 수행하는 트랜지스터를 제조하는 것이 매우 어려워졌다. As the size of the semiconductor device decreases, the length and line width of the gate line constituting the transistor, the dielectric film thickness of the gate line, and the junction depth of the source / drain are reduced, and thus the peripheral circuit is reduced. Since the channel length of is also reduced, it has become very difficult to fabricate a transistor that performs a stable operation.

특히, 소오스/드레인 영역의 공핍층(depletion layer)이 채널 속으로 침투하면서 트랜지스터의 유효 채널 길이가 축소되어 문턱 전압(threshold voltage)이 상승하는 단채널(short channel) 효과가 유발되었다. 따라서, 데이터 보유 시간(retention time)을 충분히 확보하는 것이 어려워졌을 뿐만 아니라, 공정 마진이 감소하여 접합 누설(junction leakage) 전류도 증가하였다.In particular, as the depletion layer of the source / drain region penetrates into the channel, the effective channel length of the transistor is reduced to cause a short channel effect in which a threshold voltage is increased. As a result, it has become difficult to secure sufficient data retention time, and process margins have decreased, resulting in increased junction leakage current.

이에, 상기와 같은 문제점들을 개선하기 위하여, 반도체 기판의 채널 영역 내부에 함몰된 요철 형태의 리세스 채널 게이트(recessed channel gate) 구조를 도입하여 유효 채널 길이를 증가시키는 방법이 개발되었다. Accordingly, in order to improve the above problems, a method of increasing the effective channel length by introducing a recessed channel gate structure recessed and recessed in the channel region of the semiconductor substrate has been developed.

또한, 소자분리용 트렌치(미도시) 내부의 매립 특성을 향상시키기 위하여, 유동성이 우수한 SOD(spin on dielectric) 물질과 같은 유동성 절연막과 HDP(high density plasma) 산화막과 같은 갭필 산화막의 두 종류 절연막을 매립하는 방법이 적용되었다. In addition, in order to improve the buried characteristics inside the isolation trench (not shown), two insulating films, a fluid insulating film such as a spin on dielectric (SOD) material having excellent fluidity and a gap fill oxide film such as a high density plasma (HDP) oxide film, may be used. Landfilling was applied.

상기 반도체 소자 제조 방법은 첨부한 도 2a 내지 도 2c를 이용하여 설명할 수 있다. The semiconductor device manufacturing method may be described with reference to FIGS. 2A to 2C.

즉, 도 2a에 도시한 바와 같이, 반도체 기판(21)상에 소자분리용 트렌치(미도시)를 형성하고, 상기 트렌치를 유동성 절연막(23)과 갭필 산화막(25) 두 종류로 매립한다. 이어서, 반도체 기판상에 스크린 산화막(Vt screen oxide)(미도시), 리세스용 마스크막(미도시) 및 리세스 마스크 패턴(27)을 형성하고, 소자 특성을 향상시키기 위하여 셀 부(A) 활성 영역에 대한 이온 주입 공정(미도시)을 수행한다. That is, as shown in FIG. 2A, trenches for device isolation (not shown) are formed on the semiconductor substrate 21, and the trenches are filled with two types of the fluid insulating film 23 and the gap fill oxide film 25. Subsequently, a Vt screen oxide (not shown), a recessed mask film (not shown), and a recess mask pattern 27 are formed on the semiconductor substrate, and the cell portion A is used to improve device characteristics. An ion implantation process (not shown) for the active region is performed.

상기 리세스 마스크 패턴을 식각 마스크로 리세스 구조(28)를 형성한 후, 리세스 마스크 패턴 및 스크린 산화막을 제거하는 세정 공정을 실시한다. 이어서, 후속 공정으로 노출된 기판 상부에 게이트 패턴을 형성한다.After the recess structure 28 is formed using the recess mask pattern as an etching mask, a cleaning process of removing the recess mask pattern and the screen oxide layer is performed. Subsequently, a gate pattern is formed on the exposed substrate in a subsequent process.

이때, 상기 트렌치에 대한 절연막 매립 특성을 향상시키기 위하여, 유동성 절연막의 매립 두께를 증가하고, 갭필 산화막의 매립 두께를 낮추는 경우, 도 2b에 도시한 바와 같이 상기 세정 공정 시에 갭필 산화막 하부의 유동성 절연막까지 손상되어 리세스 구조 간에 쇼트(short)(29)가 발생한다. In this case, in order to improve the buried thickness of the insulating film buried in the trench, when the buried thickness of the fluid insulating film is increased and the buried thickness of the gap fill oxide film is decreased, the fluid insulating film below the gap fill oxide film during the cleaning process as shown in FIG. 2B. Until a short 29 occurs between the recess structures.

아울러, 상기 세정 공정 시에 이온주입된 셀 부(A)가 페리부(B)보다 더 빠른 속도로 식각된다. 이에 따라, 셀 부와 페리부 상에 형성되는 모트(moat)(31) 및 유효 소자분리 영역 높이(effective Fox height; EFH) 차이(33)가 유발된다(도 2c 참조). 이러한 단점은 메모리 셀의 문턱 전압 열화를 초래하여 트랜지스터의 전기적 특성을 저하한다.In addition, the cell portion A implanted during the cleaning process is etched at a faster speed than the ferry portion B. As a result, a moat 31 and an effective FOX height (EFH) difference 33 formed on the cell part and the ferry part are caused (see FIG. 2C). This drawback leads to degradation of the threshold voltage of the memory cell, which degrades the electrical characteristics of the transistor.

이에, 상기 단점을 개선하고자 반도체 기판의 트렌치를 매립 시에 유동성 절연막을 얇게 형성하고, 갭필 절연막의 증착 두께를 높이는 경우, 종래 문제가 되었던 소자분리 영역의 갭필 특성이 낮아져 소자분리 영역 내부에 보이드가 재발한다. Therefore, in order to improve the above disadvantages, when the fluid insulating film is formed thin when the trench of the semiconductor substrate is buried, and the deposition thickness of the gap fill insulating film is increased, the gap fill property of the device isolation region, which is a problem in the related art, is lowered, so that voids are formed in the device isolation region. Relapse.

본 발명은 상기와 같은 문제점을 개선하기 위하여 제공된 발명으로서, 리세스 구조가 형성된 기판에 대하여 이온주입 공정을 수행한 다음, 후속 리세스 마스크 패턴 및 리세스용 마스크막 제거 공정 시에 이온주입된 영역과 미주입된 영역 간에 식각 속도가 상이한 두 단계 세정 공정을 수행함으로써, 리세스 구조 간의 쇼트 뿐만 아니라, 셀 부과 페리부 간의 유효 소자분리 영역의 높이 차이를 감소시켜, 트랜지스터의 전기적 특성 열화를 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention is provided to solve the above problems, wherein an ion implantation process is performed on a substrate on which a recess structure is formed, and then an ion implantation region is formed during a subsequent recess mask pattern and a mask layer removal process for a recess. By performing a two-step cleaning process in which the etching rate is different between the region and the non-implanted region, not only the short between the recess structures but also the height difference of the effective device isolation region between the cell-imposed ferrites can be reduced, thereby preventing deterioration of the electrical characteristics of the transistor. It is an object of the present invention to provide a method for manufacturing a semiconductor device.

본 발명의 일 실시예에 있어서,In one embodiment of the invention,

유동성 절연막과 갭필 산화막이 순차적으로 매립된 소자분리 영역과 이에 의해 정의되는 활성 영역을 구비한 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a device isolation region in which a flowable insulating film and a gapfill oxide film are sequentially buried, and an active region defined thereby;

상기 반도체 기판 전면에 스크린 산화막 및 마스크 산화막을 순차적으로 형성하는 단계;Sequentially forming a screen oxide film and a mask oxide film on the entire surface of the semiconductor substrate;

상기 마스크 산화막 상부에 리세스 마스크 패턴을 형성하는 단계;Forming a recess mask pattern on the mask oxide layer;

상기 리세스 마스크 패턴을 식각 마스크로 이용하여 활성 영역 상의 상기 마스크 산화막, 상기 스크린 산화막 및 상기 반도체 기판을 식각하여 리세스 구조를 형성하는 단계;Etching the mask oxide film, the screen oxide film, and the semiconductor substrate on an active region using the recess mask pattern as an etching mask to form a recess structure;

상기 리세스 마스크 패턴 상부에 셀 부가 개구된 이온주입용 마스크 패턴을 형성하는 단계;Forming an ion implantation mask pattern in which a cell portion is opened on the recess mask pattern;

상기 이온주입용 마스크 패턴을 이용하여 상기 반도체 기판의 셀 부에 대한 이온주입 공정을 수행하는 단계;Performing an ion implantation process on the cell portion of the semiconductor substrate using the ion implantation mask pattern;

습식 식각 공정을 실시하여 상기 이온주입용 마스크 패턴, 상기 리세스 마스크 패턴, 상기 마스크 산화막 및 상기 스크린 산화막을 제거하는 단계; 및 Performing a wet etching process to remove the ion implantation mask pattern, the recess mask pattern, the mask oxide film, and the screen oxide film; And

건식 식각 공정을 실시하여 잔류하는 마스크 산화막 및 스크린 산화막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.It provides a method for manufacturing a semiconductor device comprising the step of performing a dry etching process to remove the remaining mask oxide film and the screen oxide film.

상기 방법은 스크린 산화막을 형성하고, 리세스용 마스크 산화막을 형성하기 전에 소자 특성을 향상시키기 위한 이온주입 공정을 실시하는 단계를 더 포함할 수 있다. The method may further include performing an ion implantation process to form the screen oxide film and to improve device characteristics before forming the mask oxide film for the recess.

상기 방법은 유동성 절연막 매립 후, 갭필 산화막 매립 전에 세정 공정 단계를 더 포함할 수 있다. 즉, 특정 영역에서 과도하게 증착된 유동성 절연막을 소정 두께, 예를 들어 약 300∼1,000Å 두께 정도를 제거하여, 후속 갭필 산화막의 갭필 특성을 더욱 향상시킬 수 있다. 상기 유동성 절연막: 갭필 산화막은 90~50 : 10~50 두께 비율로 매립된다. 이와 같이, 본 발명에서는 소자분리 영역 내에 유동성 절연막의 매립 두께가 더욱 높기 때문에, 트렌치의 총 아스펙트비가 감소하여 후속 갭 필 산화막의 매립 특성이 더욱 향상시킨다.The method may further comprise a cleaning process step after buried the flowable insulating film and before filling the gapfill oxide film. That is, by removing a predetermined thickness, for example, a thickness of about 300 to 1,000 GPa overly deposited in the specific region, the gap fill property of the subsequent gap fill oxide film may be further improved. The flowable insulating film: the gapfill oxide film is buried in a thickness ratio of 90-50: 10-50. As described above, in the present invention, since the embedding thickness of the flowable insulating film in the device isolation region is higher, the total aspect ratio of the trench is reduced, so that the embedding characteristics of the subsequent gap fill oxide film are further improved.

상기 리세스 구조는 3D 셀 구조 형태를 가진다.The recess structure has a 3D cell structure form.

또한, 본 발명의 방법은 리세스 구조를 형성한 다음, 후속 이온주입 공정을 수행하기 위하여, 리세스 구조를 구비한 반도체 기판 상부에 셀 부가 개구된 이온주입 공정용 패턴을 형성하는 단계를 더 포함한다.In addition, the method of the present invention further includes forming a recess structure, and then forming a pattern for the ion implantation process in which the cell portion is opened on the semiconductor substrate having the recess structure so as to perform a subsequent ion implantation process. do.

또한, 상기 습식 식각 공정은 불산(HF) 및 과산화수소수(H2O2)가 80∼100:1의 비율로 혼합된 세정액에 기판을 60∼120초 동안 실온에서 침지하여 수행된다. In addition, the wet etching process is performed by immersing the substrate at room temperature for 60 to 120 seconds in a cleaning solution in which hydrofluoric acid (HF) and hydrogen peroxide solution (H 2 O 2 ) are mixed at a ratio of 80 to 100: 1.

이때, 전 단계의 이온주입 공정 시에 내부 격자 결합이 손상된 마스크 산화막이나, 스크린 산화막은 쉽게 제거된다. 따라서, 상기 습식 식각 공정에서는 이온주입된 셀 부의 산화막의 식각 속도가 이온이 미주입된 페리부의 산화막의 식각 속도보다 더 빠른, 이온주입된 산화막 : 이온이 미주입된 산화막의 식각 속도비가 1.5∼2 : 1인 조건 하에서 수행된다. At this time, the mask oxide film or the screen oxide film whose internal lattice bonds are damaged during the previous ion implantation process is easily removed. Therefore, in the wet etching process, the etching rate of the oxide film of the ion-implanted cell portion is faster than the etching rate of the oxide film of the non-implanted ferri portion, wherein the etching rate ratio of the ion-implanted oxide film to the ion-implanted oxide film is 1.5 to 2 : Performed under 1 condition.

이와 같은 습식 식각 공정에 의해 셀 부의 마스크 산화막 및 스크린 산화막은 모두 제거되어 반도체 기판의 활성 영역이 노출되는 반면, 페리부의 마스크 산화막은 거의 제거되지 않거나, 초기 두께로부터 50∼80% 정도의 두께만 제거되어 잔류한다.The wet etching process removes all of the mask oxide film and the screen oxide film of the cell portion to expose the active region of the semiconductor substrate, while the mask oxide film of the ferri portion is hardly removed or only a thickness of about 50 to 80% from the initial thickness is removed. And remain.

아울러, 상기 식각액에 대한 유동성 절연막 : 스크린 산화막 : 마스크 산화막의 식각 선택비는 0.5 : 8 : 3이므로, 셀 부의 마스크 산화막 및 스크린 산화막이 제거되어 갭필 산화막이 노출되어도 그 하부의 유동성 산화막의 손상은 매우 낮 다.In addition, since the etching selectivity ratio of the liquid insulating film: screen oxide film: mask oxide film to the etching solution is 0.5: 8: 3, even when the gap film oxide is exposed because the mask oxide film and the screen oxide film of the cell portion are removed, the damage of the fluid oxide film under the liquid is very high. low.

상기 건식 식각 공정은 NF3, HF, Ar 및 이들 조합으로부터 선택된 한 종류의 식각 가스로 수행되는데, 구체적으로 NF3 : HF : Ar를 1:1:2의 비율로 혼합한 식각 가스로 수행된다. 이때, 상기 건식 식각 공정은 이온주입된 셀 부의 산화막의 식각 속도보다 이온이 미주입된 페리부의 산화막의 식각 속도가 더욱 빠른, 이온주입된 산화막 : 이온이 미주입된 산화막의 식각 속도비가 1:1∼1.5인 조건하에서 수행된다.The dry etching process is performed with one type of etching gas selected from NF 3 , HF, Ar, and combinations thereof, specifically NF 3 : HF: Ar is carried out with an etching gas mixed in a ratio of 1: 1: 2. At this time, the dry etching process is faster than the etching rate of the oxide film of the ion implanted cell portion is faster than the etching rate of the oxide film of the ion implanted cell portion, the etching rate ratio of the ion implanted oxide film: ion implanted oxide film is 1: 1 It is carried out under conditions of -1.5.

그 결과, 셀 부의 소자분리 영역 및 반도체 기판을 손상시키지 않고, 전 단계의 습식 식각 공정 시에 페리부에 잔류하던 마스크 산화막 및 스크린 산화막만을 제거할 수 있다. 이때, 건식 식각 공정 시에 유동성 절연막 : 스크린 산화막 : 마스크 산화막의 식각 선택비는 1 : 1.2 : 1.1이므로, 전 단계 공정으로 노출되었던 셀 부의 갭필 산화막에 대한 과도 식각이 유발되어도 그 하부의 유동성 절연막의 손상은 매우 낮다. As a result, it is possible to remove only the mask oxide film and the screen oxide film remaining in the ferry portion in the previous wet etching process without damaging the device isolation region of the cell portion and the semiconductor substrate. At this time, the etching selectivity of the fluid insulating film: screen oxide film: mask oxide film in the dry etching process is 1: 1.2: 1.1, so even if excessive etching of the gap fill oxide film of the cell part exposed by the previous step is induced, The damage is very low.

본 발명의 방법은 건식 식각 공정 이후, 반도체 기판의 전면에 게이트 산화막을 증착하고, 그 상부에 게이트 라인을 형성하는 단계를 더 포함할 수 있다. After the dry etching process, the method may further include depositing a gate oxide layer on the entire surface of the semiconductor substrate and forming a gate line thereon.

이와 같이, 본 발명에서는 유동성 절연막 증착 두께를 갭필 산화막보다 두껍게 형성하기 때문에, 소자분리 영역 내부에 보이드가 유발되는 것을 방지할 수 있다. As described above, in the present invention, since the thickness of the fluid insulating film deposition is formed to be thicker than that of the gap fill oxide film, voids can be prevented from occurring in the device isolation region.

또한, 리세스 구조 형성 후, 셀 부에 대한 이온주입 공정을 추가로 실시한 다음, 후속 공정으로 이온주입된 산화막과 이온이 미주입된 산화막 간의 식각 속도 차이가 상이한 2단계 식각 공정을 수행함으로써, 소자분리 영역 상부 및 반도체 기판의 손실을 최소화하면서 마스크 산화막이나, 스크린 산화막 등을 제거할 수 있다. 이에 따라, 셀 부와 페리부의 모트 및 유효 소자분리 영역 간의 높이 차이를 감소시켜, 트랜지스터의 전기적 특성 열화를 방지할 수 있어 신뢰성 있는 반도체 소자를 제조할 수 있다.In addition, after the recess structure is formed, an ion implantation process for the cell portion is further performed, and then, in a subsequent process, a two-step etching process is performed in which the etching rate difference between the ion implanted oxide film and the ion implanted oxide film is different. The mask oxide film, the screen oxide film, and the like can be removed while minimizing the loss of the upper portion of the isolation region and the semiconductor substrate. As a result, the height difference between the mote and the effective device isolation region of the cell portion and the ferry portion can be reduced, thereby preventing deterioration of the electrical characteristics of the transistor, thereby manufacturing a reliable semiconductor device.

상술한 바와 같이, 본 발명에서는 반도체 기판상에 리세스 구조를 형성하고, 셀 부에 대한 이온주입 공정을 수행한 후, 게이트 패턴 형성 전에 이온주입 공정 여부에 따라 상이한 식각 속도를 가지는 2단계의 식각 공정을 수행함으로써, 리세스 게이트 간의 쇼트 및 셀과 페리부 간에 유발되는 모트와 유효 소자분리 영역의 높이 차이를 감소시켜 신뢰성 있는 반도체 소자를 제조할 수 있다. As described above, in the present invention, after forming a recess structure on the semiconductor substrate, performing an ion implantation process on the cell portion, and then performing two-step etching having different etching rates depending on whether the ion implantation process is performed before forming the gate pattern. By performing the process, it is possible to manufacture a reliable semiconductor device by reducing the difference between the short between the recess gate and the height difference between the mote and the effective device isolation region caused between the cell and the ferry.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명하기로 한다. 그러나 본 실시예가 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위하여 과장되게 표현된 부분이 있을 수 있으며, 도면상에서 동일 부호로 표시된 요소는 동일 요소를 의미한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present embodiment is not limited to the embodiments disclosed below, but will be implemented in various different forms, only this embodiment is to make the disclosure of the present invention complete, and complete the scope of the invention to those skilled in the art It is provided to inform you. Shapes of elements in the drawings may be exaggerated parts to emphasize more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements.

도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 트랜지스터의 제조 방법을 설명하기 위하여 도시한 것이다. 3A to 3D illustrate a method of manufacturing a transistor of a semiconductor device according to a preferred embodiment of the present invention.

우선, 반도체 기판(61) 상부에 패드 산화막(미도시)과 패드 질화막(미도시)을 형성한 후, 소자분리 마스크 패턴(미도시)을 식각 마스크로 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 활성 영역을 정의하는 트렌치(미도시)를 형성한다. First, a pad oxide film (not shown) and a pad nitride film (not shown) are formed on the semiconductor substrate 61, and then a pad nitride film, a pad oxide film, and a semiconductor substrate having a predetermined thickness are formed using an isolation mask pattern (not shown) as an etching mask. Etch to form a trench (not shown) defining the active region.

상기 소자분리 마스크 패턴을 제거하고 트랜치 식각 시 유발되는 스트레스를 제거하기 위하여 트랜치 내부에 희생 산화막을 형성하고, 제거함으로써 식각 데미지를 완화한다. 상기 트렌치 내에 측벽 산화막(wall oxidation)(63)을 형성한다.In order to remove the device isolation mask pattern and to remove stress caused during trench etching, a sacrificial oxide layer is formed in the trench and removed to mitigate etching damage. A wall oxidation 63 is formed in the trench.

본 발명에서는 유동성 절연막을 증착하기 전에 실리콘 기판의 트렌치 계면 사이로 발생할 수 있는 누설 전류를 방지하기 위하여 600℃ 이상의 퍼니스에서 열산화막(미도시)을 형성시킬 수도 있다. 또한, 트렌치 내부의 측벽 산화막 손실을 막기 위하여 추가로 실리콘 기판의 트렌치 내부에 라이너 질화막(미도시)을 형성할 수도 있다.In the present invention, a thermal oxide film (not shown) may be formed in a furnace of 600 ° C. or higher to prevent leakage current that may occur between the trench interfaces of the silicon substrate before depositing the flowable insulating film. In addition, a liner nitride film (not shown) may be further formed inside the trench of the silicon substrate to prevent sidewall oxide loss in the trench.

상기 트렌치 내부를 플라즈마 처리한 다음, 트렌치 하부에 유동성 절연막(64)을 증착하고, 열처리 공정을 수행하여 유동성 절연막을 치밀화 시킨다.After the plasma process is performed inside the trench, a flowable insulating film 64 is deposited on the lower portion of the trench, and a heat treatment process is performed to densify the flowable insulating film.

이어서, 유동성 절연막 표면에 대한 세정 공정을 실시하여 후속 갭필 산화막 매립 특성을 향상시킨다. 이때, 세정 공정 시에 특정 영역에서 과도하게 증착된 유동성 절연막을 약 300∼1,000Å 두께 정도를 식각하여 소자분리 영역 내에 매립되는 유동성 절연막의 높이를 균일하게 한다. Subsequently, a cleaning process is performed on the surface of the flowable insulating film to improve subsequent gapfill oxide filling properties. At this time, the thickness of the flowable insulating film embedded in the device isolation region is uniformed by etching the flowable insulating film that is excessively deposited in the specific region during the cleaning process.

상기 유동성 절연막을 포함한 기판 전면에 갭필 산화막(65)을 매립하고, 패드 질화막 상부가 노출되는 시점까지 상기 갭필 산화막을 평탄화한다. 이때, 상기 갭필 산화막을 더욱 치밀하게 하기 위해 빠른 열처리공정을 실시할 수도 있다.A gap fill oxide film 65 is embedded in the entire surface of the substrate including the flowable insulating film, and the gap fill oxide film is planarized until the upper portion of the pad nitride film is exposed. At this time, in order to make the gap fill oxide film more dense, a rapid heat treatment process may be performed.

상기 소자분리 영역 내부에 매립된 유동성 절연막: 갭필 산화막의 두께는 90~50 : 10~50의 비율을 가진다.The thickness of the flexible insulating film: gap fill oxide film embedded in the device isolation region has a ratio of 90 to 50:10 to 50.

이어서, 상기 패드 질화막 패턴과 산화막 패턴을 모두 제거하여, 활성 영역(미도시)을 정의하는 소자분리 영역을 얻을 수 있다.Subsequently, the pad nitride layer pattern and the oxide layer pattern may be removed to obtain an isolation region defining an active region (not shown).

이와 같이, 본 발명에서는 상기 트렌치 내부에 유동성 절연막을 높은 두께로 증착한 다음, 그 상부에 갭필 산화막을 증착함으로써, 갭필 산화막의 매립 특성을 향상시켜 소자분리 영역 내에 보이드가 유발하는 것을 방지할 수 있다.As described above, in the present invention, by depositing a flowable insulating film with a high thickness inside the trench and then depositing a gapfill oxide film thereon, the buried property of the gapfill oxide film can be improved to prevent voids from occurring in the device isolation region. .

그 다음, 상기 소자분리 영역을 포함하는 반도체 기판상에 스크린 산화막과(66), 리세스 채널을 형성하기 위한 식각 장벽으로 마스크 산화막(67) 및 리세스 마스크 패턴(미도시)을 차례로 형성한다.Next, a screen oxide layer 66 and a mask oxide layer 67 and a recess mask pattern (not shown) are sequentially formed on the semiconductor substrate including the device isolation region as an etching barrier for forming a recess channel.

이때, 상기 스크린 산화막 형성 후, 마스크 산화막을 형성하기 전에 소자 특성을 부여하기 위하여, 노출된 셀 부에 대한 웰 이온주입 및 채널 이온주입 공정(미도시) 등을 순차적으로 실시한다.In this case, in order to impart device characteristics after the screen oxide film is formed and before forming the mask oxide film, a well ion implantation and a channel ion implantation process (not shown) are sequentially performed on the exposed cell portion.

상기 리세스 마스크 패턴을 식각 마스크로 이용하여 리세스 예정 영역의 마스크 산화막과 스크린 산화막 및 하부 기판 부분을 소정 깊이만큼 식각하여 리세스 구조(미도시)를 형성한다. 이때, 상기 리세스 마스크 패턴은 산화막을 이용하여 형성하며, 얻어진 리세스 구조는 3D cell 구조 형태를 가진다.A recess structure (not shown) is formed by etching the mask oxide film, the screen oxide film, and the lower substrate portion of the recess predetermined region by a predetermined depth using the recess mask pattern as an etching mask. In this case, the recess mask pattern is formed using an oxide film, and the recess structure obtained has a 3D cell structure.

도 3b를 참조하면, 상기 리세스 마스크 패턴 상부에 셀 부가 개구된 이온주입용 마스크 패턴(미도시)을 순차적으로 형성한다. Referring to FIG. 3B, an ion implantation mask pattern (not shown) having a cell portion opened on the recess mask pattern is sequentially formed.

상기 이온주입용 마스크 패턴(미도시)을 이용하여 노출된 셀 부에 대한 이온주입 공정(68)을 실시하여, 마스크 산화막 및 스크린 산화막 내부의 격자 결합을 약화시킨다.An ion implantation process 68 is performed on the exposed cell portion using the ion implantation mask pattern (not shown), thereby weakening lattice bonds in the mask oxide film and the screen oxide film.

도 3c를 참조하면, 상기 이온주입 공정 후, 습식 식각 공정을 실시하여 리세스 마스크 패턴(미도시), 마스크 산화막(67) 및 스크린 산화막(66)을 제거한다. Referring to FIG. 3C, after the ion implantation process, a wet etching process is performed to remove the recess mask pattern (not shown), the mask oxide layer 67, and the screen oxide layer 66.

이때, 반도체 기판 전면에 동일한 식각 조건이 가해져도 전 단계 이온주입 공정에 의해 격자 결합이 약화 된 셀 부의 산화막들은 반도체 기판이 노출될 때까지 쉽게 제거되는 반면, 이온이 미주입된 페리부의 스크린 산화막(66)이나, 마스크 산화막(67)은 거의 제거되지 않고 잔류하거나, 최초 두께로부터 약 50∼80% 정도 두께만 일부 제거된다. 따라서, 페리부의 반도체 기판은 노출되지 않는다.At this time, even when the same etching conditions are applied to the entire surface of the semiconductor substrate, the oxide films of the cell portions in which the lattice bonds are weakened by the previous ion implantation process are easily removed until the semiconductor substrate is exposed, whereas the screen oxide films of the ferrite portions into which the ions are not implanted ( 66, the mask oxide film 67 is hardly removed, or only a portion of the thickness of about 50 to 80% is removed from the initial thickness. Therefore, the semiconductor substrate of the ferry portion is not exposed.

상기 습식 식각 공정은 불산(HF) 및 과산화수소수(H2O2)를 100:1의 비율로 혼합한 식각액을 이용하는데, 기판을 상기 식각액에 실온에서 60∼120초 동안 침지하여 수행된다. 이때, 상기 습식 식각 공정은 이온주입된 산화막 : 이온이 미주입된 산화막의 식각 속도비는 1.5∼2 : 1의 조건 하에서 수행된다. The wet etching process uses an etching solution in which hydrofluoric acid (HF) and hydrogen peroxide (H 2 O 2 ) are mixed at a ratio of 100: 1, and the substrate is immersed in the etching solution at room temperature for 60 to 120 seconds. In this case, the wet etching process is performed by the etching rate ratio of the ion implanted oxide film: the ion implanted oxide film is 1.5 to 2: 1 conditions.

아울러, 상기 식각액에 대한 유동성 절연막 : 스크린 산화막 : 마스크 산화막의 식각 선택비는 0.5 : 8 : 3이므로, 셀 부의 마스크 산화막 및 스크린 산화막이 모두 제거되어 갭필 산화막이 노출되어도 그 하부의 유동성 산화막의 손상은 매 우 적다.In addition, since the etching selectivity ratio of the fluid insulating film: screen oxide film: mask oxide film to the etchant is 0.5: 8: 3, the mask oxide film and the screen oxide film of the cell portion are all removed, so that even if the gap fill oxide film is exposed, the damage of the fluid oxide film under the etching liquid is not affected. Very few

도 3d를 참조하면, 건식 식각 공정을 실시하여 반도체 기판이 노출될 때까지 페리부에 잔류하던 마스크 산화막(67) 및 스크린 산화막(66)을 모두 제거한다.Referring to FIG. 3D, a dry etching process is performed to remove all of the mask oxide film 67 and the screen oxide film 66 remaining in the ferry until the semiconductor substrate is exposed.

상기 건식 식각 공정은 NF3, HF, Ar 및 이들 조합으로부터 선택된 한 종류의 가스를 이용하여 수행되는데, 구체적으로 NF3 : HF : Ar를 1:1:2의 비율로 혼합한 식각 가스로 수행된다. 이때, 상기 건식 식각 공정은 이온주입된 셀 부의 산화막의 식각 속도보다 이온이 미주입된 페리부의 산화막의 식각 속도가 더 빠른 조건 하에서 실시된다. 구체적으로, 상기 건식 식각 공정은 이온주입된 산화막 : 이온이 미주입된 산화막의 식각 속도비가 1:1∼1.5인 조건하에서 수행된다.The dry etching process is performed using one type of gas selected from NF 3 , HF, Ar, and combinations thereof, specifically, NF 3 : HF: Ar is carried out with an etching gas mixed in a ratio of 1: 1: 2. In this case, the dry etching process may be performed under a condition in which the etching rate of the oxide film of the ferry portion in which ions are not implanted is faster than the etching rate of the oxide film of the ion implanted cell portion. Specifically, the dry etching process is performed under the condition that the etching rate ratio of the ion implanted oxide film to the ion implanted oxide film is 1: 1 to 1.5.

이때, 건식 식각 공정 시에 유동성 절연막 : 스크린 산화막 : 마스크 산화막의 식각 선택비는 1 : 1.2 : 1.1이므로, 전 단계 공정으로 노출되었던 셀 부의 소자분리 영역에 매립된 갭필 산화막 표면에 대한 과도 식각이 유발되어도 그 하부의 유동성 절연막의 손상은 매우 낮다.At this time, the etching selectivity of the fluid insulating film: screen oxide film: mask oxide film is 1: 1.2: 1.1 during the dry etching process, thus causing excessive etching on the surface of the gap fill oxide film embedded in the device isolation region of the cell part exposed by the previous step. Even if it is, the damage of the fluid insulating film underneath is very low.

본 발명의 방법은 2차 건식 식각 공정 이후, 반도체 기판의 전면에 게이트 산화막을 증착하고, 그 상부에 게이트 라인을 형성하는 단계를 더 포함할 수 있다. After the second dry etching process, the method may further include depositing a gate oxide layer on the entire surface of the semiconductor substrate and forming a gate line thereon.

전술한 바와 같은 본 발명의 방법에 의해, 반도체 기판상에 형성되어 있던 마스크 산화막이나, 스크린 산화막 등(도 4의 A 참조)을 기판이나 리세스 구조 손실 없이 제거할 수 있다(도 4의 B 참조). 더욱이, 세정 공정 시에 셀 부의 소자분리 영역이 상부의 손상을 방지하였기 때문에, 세정 공정 후 셀 부 및 페리부 간에 유발되었던 모트와 유효 소자분리 영역의 높이 차이 또한 감소하여 문턱 전압의 상승 등과 같은 트랜지스터의 전기적 특성 열화를 개선할 수 있다. 따라서, 신뢰성 있는 반도체 소자를 제조할 수 있다.By the method of the present invention as described above, the mask oxide film, the screen oxide film and the like (see FIG. 4A) formed on the semiconductor substrate can be removed without loss of the substrate or the recess structure (see FIG. 4B). ). Furthermore, since the device isolation region of the cell portion prevents damage to the upper portion during the cleaning process, the height difference between the mote and the effective device isolation region caused between the cell portion and the ferry portion after the cleaning process is also reduced, thereby increasing the threshold voltage. It is possible to improve the deterioration of electrical characteristics. Therefore, a reliable semiconductor element can be manufactured.

도 1a은 종래 반도체 소자 제조 방법을 이용한 소자분리 영역 형성 공정 중에 보이드가 발생한 소자분리 영역의 단축 방향 단면도.1A is a uniaxial cross-sectional view of a device isolation region in which voids are generated during a device isolation region formation process using a conventional semiconductor device manufacturing method.

도 1b는 상기 도 1a의 보이드가 발생한 소자분리 영역 상부의 전자현미경 사진.FIG. 1B is an electron micrograph of an upper portion of the isolation region where the voids of FIG. 1A are generated. FIG.

도 2a 내지 도 2c는 종래 반도체 소자 제조 방법으로 제조된 소자분리 영역의 장축 및 단축 방향 단면도.2A to 2C are longitudinal and axial cross-sectional views of a device isolation region manufactured by a conventional semiconductor device manufacturing method.

도 3a 내지 3d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 소자분리 영역의 단축 방향을 이용하여 도시한 공정 개략도.3A to 3D are schematic views illustrating a method of manufacturing a semiconductor device in accordance with one embodiment of the present invention using a short axis direction of an isolation region;

도 4는 본 발명의 방법을 실시하기 전(A), 후(B)의 투과 전자 현미경(Transmission electron microscope; TEM) 사진이다.4 is a transmission electron microscope (TEM) photograph before (A) and after (B) before carrying out the method of the present invention.

<도면의 주요 부분에 대한 간단한 설명><Brief description of the main parts of the drawing>

11, 21, 61: 반도체 기판 15: 제1 절연막11, 21, 61: semiconductor substrate 15: first insulating film

17: 제2 절연막 18: 보이드17: second insulating film 18: void

23, 64: 유동성 절연막 25, 65: 갭필 산화막23, 64: fluid insulating film 25, 65: gap fill oxide film

27: 리세스 마스크 패턴 28: 리세스 구조27: recess mask pattern 28: recess structure

29: 쇼트 31: 모트(moat)29: Short 31: Moat

33: 셀 부과 페리 부 간의 유효 소자분리 영역 높이 차이33: Effective Device Isolation Region Height Difference Between Cell-imposed Ferrites

63: 측벽 산화막 66: 스크린 산화막63 side wall oxide film 66 screen oxide film

67: 리세스용 마스크 산화막 68: 이온주입공정67: mask oxide film for recess 68: ion implantation step

Claims (10)

유동성 절연막과 갭필 산화막이 순차적으로 매립된 소자분리 영역과 이에 의해 정의되는 활성 영역을 구비한 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a device isolation region in which a flowable insulating film and a gapfill oxide film are sequentially buried, and an active region defined thereby; 상기 반도체 기판 전면에 스크린 산화막 및 마스크 산화막을 순차적으로 형성하는 단계;Sequentially forming a screen oxide film and a mask oxide film on the entire surface of the semiconductor substrate; 상기 마스크 산화막 상부에 리세스 마스크 패턴을 형성하는 단계;Forming a recess mask pattern on the mask oxide layer; 상기 리세스 마스크 패턴을 식각 마스크로 이용하여 활성 영역 상의 상기 마스크 산화막, 상기 스크린 산화막 및 상기 반도체 기판을 식각하여 리세스 구조를 형성하는 단계;Etching the mask oxide film, the screen oxide film, and the semiconductor substrate on an active region using the recess mask pattern as an etching mask to form a recess structure; 상기 리세스 마스크 패턴 상부에 셀 부가 개구된 이온주입용 마스크 패턴을 형성하는 단계;Forming an ion implantation mask pattern in which a cell portion is opened on the recess mask pattern; 상기 이온주입용 마스크 패턴을 이용하여 상기 반도체 기판의 셀 부에 대한 이온주입 공정을 수행하는 단계;Performing an ion implantation process on the cell portion of the semiconductor substrate using the ion implantation mask pattern; 습식 식각 공정을 실시하여 상기 이온주입용 마스크 패턴, 상기 리세스 마스크 패턴, 상기 마스크 산화막 및 상기 스크린 산화막을 제거하는 단계; 및 Performing a wet etching process to remove the ion implantation mask pattern, the recess mask pattern, the mask oxide film, and the screen oxide film; And 건식 식각 공정을 실시하여 잔류하는 상기 마스크 산화막 및 상기 스크린 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And performing a dry etching process to remove the remaining mask oxide film and the screen oxide film. 청구항 1에 있어서,The method according to claim 1, 상기 방법은 갭필 산화막 매립 전에, 유동성 절연막에 대한 세정 공정을 실시하여 과도하게 증착된 유동성 절연막을 일부 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.The method further includes performing a cleaning process on the flowable insulating film to remove a portion of the excessively deposited flowable insulating film before the gapfill oxide film is buried. 청구항 1에 있어서,The method according to claim 1, 상기 유동성 절연막: 갭필 산화막의 증착 두께는 90~50 : 10~50인 것을 특징으로 하는 방법.The flowable insulating film: the thickness of the gap fill oxide film deposition method is characterized in that 90 ~ 50: 10 ~ 50. 청구항 1에 있어서,The method according to claim 1, 상기 리세스 구조는 3D 셀 구조인 것을 특징으로 하는 방법.The recess structure is a 3D cell structure. 청구항 1에 있어서,The method according to claim 1, 상기 습식 식각 공정은 불산(HF) 및 과산화수소수(H2O2)를 혼합한 식각액으로 수행되는 것을 특징으로 하는 방법.The wet etching process is characterized in that it is performed with an etchant mixed with hydrofluoric acid (HF) and hydrogen peroxide (H 2 O 2 ). 청구항 5에 있어서,The method according to claim 5, 상기 습식 식각 공정은 이온주입된 산화막 : 이온이 미주입된 산화막의 식각 속도비가 1.5∼2 : 1인 조건 하에서 수행되는 것을 특징으로 하는 방법.The wet etching process is characterized in that the etching rate ratio of the ion implanted oxide film: ion-implanted oxide film is carried out under the condition that the etching rate ratio is 1.5 to 2: 1. 청구항 1에 있어서,The method according to claim 1, 상기 습식 식각 공정에 의해 셀 부의 마스크 산화막 및 스크린 산화막은 모두 제거되는 반면, 페리부의 마스크 산화막은 초기 두께로부터 50∼80% 두께까지 제거되는 것을 특징으로 하는 방법.The wet etching process removes both the mask oxide film and the screen oxide film of the cell portion, while the mask oxide film of the ferri portion is removed from the initial thickness by 50 to 80% thickness. 청구항 1에 있어서,The method according to claim 1, 상기 건식 식각 공정은 NF3, HF, Ar 및 이들 조합으로 이루어진 군으로부터 선택된 한 종류의 식각 가스로 수행되는 것을 특징으로 하는 방법.The dry etching process is characterized in that performed with one type of etching gas selected from the group consisting of NF 3 , HF, Ar and combinations thereof. 청구항 8에 있어서,The method according to claim 8, 상기 건식 식각 공정은 이온주입된 산화막 : 이온이 미주입된 산화막의 식각 속도비가 1:1∼1.5인 조건하에서 수행되는 것을 특징으로 하는 방법.The dry etching process is characterized in that the etching rate ratio of the ion implanted oxide film: the ion implanted oxide film is carried out under the conditions of 1: 1 to 1.5. 청구항 1에 있어서,The method according to claim 1, 상기 건식 식각 공정 후에, 반도체 기판의 전면에 게이트 산화막을 증착하는 단계 및 상기 게이트 산화막 상부에 게이트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.After the dry etching process, further comprising depositing a gate oxide film on the entire surface of the semiconductor substrate and forming a gate line on the gate oxide film.
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