KR100974839B1 - 낮은 케이의 유전특성을 갖는 상호연결구조를 제조하기 위한 방법 - Google Patents

낮은 케이의 유전특성을 갖는 상호연결구조를 제조하기 위한 방법 Download PDF

Info

Publication number
KR100974839B1
KR100974839B1 KR1020047010097A KR20047010097A KR100974839B1 KR 100974839 B1 KR100974839 B1 KR 100974839B1 KR 1020047010097 A KR1020047010097 A KR 1020047010097A KR 20047010097 A KR20047010097 A KR 20047010097A KR 100974839 B1 KR100974839 B1 KR 100974839B1
Authority
KR
South Korea
Prior art keywords
overcoat
low
conductive material
dielectric
shape
Prior art date
Application number
KR1020047010097A
Other languages
English (en)
Other versions
KR20040068351A (ko
Inventor
예히엘고트키스
로드니키스틀러
레오니드롬
테후아린
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20040068351A publication Critical patent/KR20040068351A/ko
Application granted granted Critical
Publication of KR100974839B1 publication Critical patent/KR100974839B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에 따른 낮은 K의 유전특성을 갖는 반도체 구조를 제조하기 위한 방법이 제공된다. 1예에서는, 형상(104)이 그 안에 규정되기 전에 절연체의 위에 덮개막(110)을 형성하는 단계를 포함하는 낮은 K의 유전 절연체(102) 내에 동의 듀얼 다마신 구조(100)가 제조된다. 동을 상기 형상으로 형성한 후에, 과도한 양의 동(106)을 극단으로 완화된 CMP를 이용하여 제거한다. 이어서, 덮개막을 박막화하기 위해 배리어(108) 제거, 제2의 에칭이 수행된다. 이 박막화는 덮개막을 제거하지 않고 덮개막의 두께를 저감시키도록 되어 있고, 이로써 낮은 K의 유전구조의 K값을 저감시킨다.

Description

낮은 케이의 유전특성을 갖는 상호연결구조를 제조하기 위한 방법 {METHODS FOR FABRICATING INTERCONNECT STRUCTURES HAVING LOW K DIELECTRIC PROPERTIES}
본 발명은, 일반적으로 반도체 구조의 제조에 관한 것으로, 특히 동으로 이루어지고 낮은 케이(K)의 유전율을 갖는 듀얼 다마신 구조(dual damascene structure)의 제조에 관한 것이다.
반도체장치의 제조에 있어서는, 서로에 걸쳐 다수의 층을 형성함으로써 다레벨 구조로 되는 집적회로가 반도체 웨이퍼 상에 규정되고 있다. 서로에 걸쳐 배치되는 갖가지 층으로 인해, 웨이퍼의 표면 형상(topography)이 불규칙하게 될 수 있고, 다수의 차후의 층이 증착됨으로 인해 정당하지 않은 불규칙성이 증가한다. 증착된 층의 표면 형상을 평탄화시키고 과도한 양(과잉)의 증착물을 제거하기 위해 주로 사용되는 제조 동작으로서 CMP(Chemical Mechanical Planarization: 화학기계적 평탄화)가 개발되었다. 표면 연마, 버핑(buffing), 절연체 세정, 에칭 등을 포함하는 추가적인 제조 동작도 또한 CMP 처리 및 장치를 이용하여 빈번히 이루어지고 있다.
기판 레벨에서, 확산영역을 갖춘 트랜지스터장치는 실리콘기판의 위 및 실리콘기판 내에 형성되고 있다. 다음의 레벨에 있어서는, 상호연결 금속선이 패턴화되어 소망하는 기능적인 장치를 규정하기 위해 트랜지스터장치에 전기적으로 접속되어 있다. 잘 알려져 있는 바와 같이, 패턴화된 도전층은 통상적인 경우의 이산화실리콘과 같은 유전체 재료에 의해 다른 도전층과 절연되어 있다. 각각의 금속화 레벨에서는, 과도한 양의 금속을 제거하거나, 또는 유전체 재료를 평탄화할 필요가 있다. 평탄화 없는 추가적인 금속층의 제조는, 표면 형상의 더 높은 변화로 인해 실질적으로는 더 어려워지게 된다. 다른 주요한 응용에서는, 금속선 패턴은 유전체 재료로 형성되고, 이어서 전 웨이퍼 표면에 걸쳐 전도성 재료가 증착되며, 최후로 예컨대 동과 같은 과잉의 금속을 제거하기 위해 금속 CMP 공정이 수행되고 있다. 추가적인 확산층은, 그 절연하는 유전특성을 열화시켜 트랜지스터를 파손시키는 유전체의 벌크(bulk)로 전도성 재료가 확산되는 것을 방지하기 위해, 통상적으로는 도전체의 증착 전에 증착된다.
동에 의한 듀얼 다마신 기술(copper dual damascene technology), 및 전도성 재료 듀얼 다마신 구조의 기술은 집적회로 산업에 대한 선택의 처리로 진화되었다. 동에 의한 듀얼 다마신 구조의 제조에 있어서는, 도 1a∼도 1c를 참조하여 이후에 설명되는 바와 같이 과도한 양의 동과 배리어의 제거를 위해 Cu-CMP가 전형적으로 사용된다.
도 1a는 그 안에 제조되는 전형적인 동에 의한 듀얼 다마신 구조를 갖는 반도체 웨이퍼(10)의 일부를 나타내고 있다. 트렌치(trench) 및 비아(via)와 같은 형상(feature; 14)은 절연체(12)로 제조되었다. 배리어(18)는 절연체(12)의 위에 증착되어 형상(14)을 라이닝한다. 충전(充塡)된 동(copper fill; 이하, 동충전이라고도 함)은 형상(14) 내에 증착되어 배리어(18)의 위에 과도한 양의 동(16)으로 된다.
도 1b는 제1의 CMP 처리가 수행된 후에 도 1a에 설명된 그 안에 제조되는 동에 의한 듀얼 다마신 구조를 갖는 반도체 웨이퍼(10)의 일부를 나타내고 있다. 제1의 CMP는 절연체(12)의 표면을 배리어(18)로 평탄화하기 위해 수행된다. 도 1a에 나타낸 과도한 양의 동(16)은 근본적으로 제거되고, 형상(14) 내의 동충전(16') 및 배리어(18)만이 평탄화된 표면을 만들도록 남겨진다. 배리어(18)를 노출시키는 과도한 양의 동(도 1a 참조)의 제거의 지점에 이르기까지, CMP에 의해 평탄화되는 표면은 동종의 재료이다. 배리어(18)가 노출되자마자, 그 표면이 동충전(16')과 배리어(18) 재료의 이종으로 되고, 화학적 특성은 CMP에 의해 처리된다.
도 1c는 반도체 웨이퍼(10)의 일부에 제조된 듀얼 다마신 구조의 이상적인 완성을 나타내고 있다. 도시된 이상적인 구조는 도 1b에 나타낸 구조의 제2의 CMP를 따르는 제조 목표이다. 배리어(18; 도 1b 참조)는 절연체(12)를 포함하는 평탄화된 절연체 표면, 형상(14)의 배리어 라이너(barrier liner; 18') 및 형상(14) 내의 동충전(16')을 남기고 제거된다. 지금 도 1c에서 CMP에 의해 처리되는 확산재료 및 화학적 특성을 포함한 재료의 수는 3가지이다.
알려진 바와 같이, CMP는 평탄화되지 않은 동종(즉, 동일한 재료로 이루어짐)의 표면의 평탄화를 위해 개발되었고, 평탄화되지 않은 동종(즉, 동일한 재료로 이루어짐)의 표면의 평탄화에 가장 효과적이며 더할 나위 없이 알맞다. 다시 도 1b를 보면, 동(copper) CMP의 최종 단계에 있어서, 그 표면은 동종도 아니고 평탄화의 필요성도 없다. 전형적인 동에 의한 듀얼 다마신 구조의 제조에 있어서, CMP는 기판에 수행되어야 할 다음 처리 단계이지만, 그것은 CMP에 더할 나위 없이 알맞은 구조는 아니다.
표면을 평탄화시키기 위해, 처리 목표, 처리 조건, 재료 및 화학적 특성 등에 따라 변화하는 탄성도, 변화하는 연마도를 갖고, 변화하는 연마도를 포함할 수도 있는 화학적인 공격정도가 변하는 슬러리로 적셔진 처리면에 대해 평탄화될 표면을 적용함으로써, CMP는 화학작용 및 연마작용의 조합을 수행한다. 동 CMP의 경우에는, 높은 경도를 갖는 패드와 같은 처리면을 사용하는 것이 통상적인 관례이다. 전형적으로는 동에 의한 듀얼 다마신 구조를 지탱하는 단단한 절연체(12)로 인하여, 압력도 일반적으로 하이(high)로 조절되고, 처리면과 평탄화해야 할 면 사이에 생기는 마찰 접촉(frictional contact)이 일반적으로 웨이퍼의 표면에서의 높은 전단응력을 일으킨다.
바로 위에서 설명한 처리조건 하에, 과도한 양의 동(16; 도 1 참조)이 제거되고 배리어(18)가 노출되는 지점, 즉 CMP에 의해 처리되는 표면은 실질적으로 평탄하지만, 더 이상 동종이 아니며, CMP의 효과는 극적으로 저감된다. 전형적으로, CMP 처리일 때 이 지점에서는 제2의 CMP 처리를 이용하여 배리어(18)를 제거하기 위해 처리 조건이 변형되지만, 단단한 배리어(18)와 부드러운 동(16')을 포함하는 이종의 표면이 동일한 CMP 공정에 의해 최적으로 처리되지 않는다. 도 1c에 나타낸 이상적인 구조 대신에, 전형적인 반도체 웨이퍼가 덜 정밀하게 처리되어 그 안에 덜 이상적인 구조로 된다.
도 1d는 이종의 CMP 처리의 전형적인 구조적 결함을 반영한 전형적인 듀얼 다마신 구조를 나타내고 있다. CMP는 일반적으로 배리어(18; 도 1b 참조)를 제거하고, 배리어 라이너(18') 및 충전된 동(16')과 더불어 라이닝된 형상(14)을 남기지만, 동충전(16')에서의 오목부(20) 및 구조를 가로지르는 덜 평탄한 표면(22)과 같은 표면 불규칙성이 나타나고 있다. 덜 평탄한 표면은 전형적으로 유전체 부식(24)을 포함하고 있어도 좋다. 부가적으로, 동이 이 구조의 재료이고, 부드럽고 정당하게 화학적으로 반응하는 재료이기 때문에, 동충전(16')의 부식을 방지하는 것과 스크래칭(scratching)도 중요한 제조상의 난제이다.
필요한 것은 과도한 양의 재료인 동의 동종의 부분의 평탄화를 위해 CMP의 이점을 활용하고, 이종의 표면처리에 더욱 양호하게 알맞은 대안의 제조 처리를 수행하는 동 및 다른 전도성 재료의 듀얼 다마신 구조의 제조를 위한 방법 및 장치이다. 이 방법 및 장치는 제조효율을 최대로 하도록 실시되어야 하고, 최근 관련 기술을 더 좋게 도입 및 발전시키기 위해 듀얼 다마신 기술을 배치한다.
광범위하게 말하면, 본 발명은 CMP가 가장 효과적인 처리를 위해 CMP를 사용하고 에칭 제조에 더 알맞은 처리를 위해 에칭을 사용하는 낮은 K의 유전 절연체에 듀얼 다마신 구조를 형성하기 위한 방법을 제공함으로써 이들 필요성을 충족시킨다. 부가적으로, 본 발명의 방법은 낮은 K 및 극단적으로 낮은 K의 유전체 구조를 제조하기 위해 신흥 기술을 이용한다. 본 발명은 프로세스, 장치, 시스템, 디바이스 또는 방법을 포함한 여러 가지 방법으로 실현될 수 있다. 본 발명의 몇 가지의 실시예가 이하에 설명된다.
일 실시예에 있어서는, 절연체 상에 반도체 구조를 제조하기 위한 방법이 개시된다. 이 방법은, 상기 절연체의 위에 낮은 K의 유전체 재료를 형성하는 단계와, 상기 낮은 K의 유전체 재료의 위에 덮개막(capping film)을 형성하는 단계를 갖추고 있다. 상기 낮은 K의 유전체 재료에는, 이 낮은 K의 유전체 재료에 의해 규정되는 내부 표면을 갖는 형상(feature)이 형성되어 있다. 이 형상은 도전 재료를 수용하기 위한 영역을 규정한다. 상기 덮개막의 위 및 상기 형상을 갖는 표면의 위에는 배리어층이 형성되어 있고, 상기 형상은 상기 전도성 재료로 충전되어 있다. 상기 형상의 충전(充塡: filling)은 과도한 양의 전도성 재료를 남긴다. 이 방법은, 상기 과도한 양의 전도성 재료를 제거하기 위해 화학기계적 평탄화(CMP) 공정을 행하는 단계를 더 갖추고 있다. 이 CMP 공정은 상기 배리어층의 적어도 일부에 도달할 때에 중지되도록 되어 있다. 그 후, 이 방법은 상기 배리어층을 제거하기 위해 드라이 에칭을 행한다. 이 드라이 에칭은 상기 덮개막의 적어도 일부를 노출시키도록 되어 있다.
다른 실시예에 있어서는, 절연체 상에 반도체 구조를 제조하기 위한 방법이 개시된다. 이 방법은, 상기 절연체의 위에 낮은 K의 유전체 재료를 형성하는 단계와, 그 후 상기 낮은 K의 유전체 재료의 위에 덮개막을 형성하는 단계를 갖추고 있다. 상기 덮개막은 적어도 2개의 연속해서 형성된 재료층에 의해 규정되어 있다. 다음에, 이 방법은 상기 낮은 K의 유전체 재료에 이 낮은 K의 유전체 재료에 의해 규정되는 내부 표면을 갖는 형상을 형성한다. 이 형상은 전도성 재료를 수용하기 위한 영역을 규정한다. 이 방법은, 상기 덮개막의 위 및 상기 형상의 표면 위에 배리어층을 형성하는 단계를 더 갖추고 있다. 상기 형상은 상기 전도성 재료로 충전되는데, 과도한 양의 전도성 재료가 남겨진다. 다음에, 이 방법은 상기 과도한 양의 전도성 재료를 제거하기 위해 화학기계적 평탄화(CMP) 공정을 행한다. 이 CMP 공정은 상기 배리어층의 적어도 일부에 도달할 때에 중지되도록 되어 있다. 이 방법은, 상기 배리어층을 제거하기 위해 상기 덮개막의 적어도 일부를 노출시키도록 되어 있는 제1의 드라이 에칭을 행하고, 상기 덮개막의 연속해서 형성된 재료층의 적어도 한 층을 제거하기 위해 제2의 드라이 에칭을 행함으로써, 계속된다.
또 다른 실시예에 있어서는, 반도체 구조에 있어서 과도한 양의 전도성 재료의 일부, 배리어막 및 덮개막을 제거하기 위한 방법이 개시된다. 이 반도체 구조는, 도전성 비아를 형성하기 위해 그 안에 규정되는 형상과 도전성 비아 및 트렌치를 가진 낮은 K의 유전체 재료를 가지고 있다. 더욱이, 상기 낮은 K의 유전체 재료의 꼭대기 면은 덮개막을 갖고, 배리어막이 상기 형상을 라이닝하고 상기 덮개막의 위에 형성되어 있다. 전도성 재료는 상기 형상을 충전하고 상기 배리어막의 위에 과도한 양의 전도성 재료의 일부를 남긴다. 이 방법은, 상기 과도한 양의 전도성 재료의 일부를 제거하기 위해 화학기계적 평탄화(CMP) 공정을 수행하는 단계와, 상기 과도한 양의 전도성 재료의 일부가 실질적으로 제거되었다고 판단될 때에 CMP 공정을 중지하는 단계를 포함한다. 다음에, 이 방법은 상기 반도체 구조를 플라즈마 에칭 스테이션으로 이동시키는 단계, 및 상기 배리어막을 제거하기 위해 초기의 플라즈마 에칭을 수행하는 단계를 갖춘다. 그 후, 이 방법은 상기 덮개막의 적어도 일부를 제거하기 위해 후속의 플라즈마 에칭을 수행한다. 그 후, 이 방법은 다음의 낮은 K의 유전체층이 필요하게 되는지의 여부를 판단한다. 다음의 낮은 K의 유전체층이 필요하다면, 다음의 낮은 K의 유전체층을 형성하고, 상기 방법을 반복한다.
본 발명의 이점은 수 없이 많다. 주목할 만한 이익의 하나 및 본 발명의 이점은 CMP가 CMP에 더 알맞은 제조 공정을 위해 사용되고, 에칭이 에칭에 더 알맞은 공정을 위해 사용된다는 점이다. 결과로서 생긴 구조는, 적은 스크랩(scrap) 및 결함을 가지고 더 정밀하게 제조되어 있다.
본 발명의 방법이 극단적으로 낮은 K의 유전체의 신흥 기술을 이용하고, 따라서 새로운 재료 및 구조로서 실시될 수 있다는 다른 이익이 소개된다.
본 발명의 다른 이점은 발명의 원리를 예로서 설명하는 첨부도면과 결합되어 취해진 이하의 상세한 설명으로부터 명백하게 될 것이다.
본 발명은 첨부도면과 관련하여 이하의 상세한 설명에 의해 쉽게 이해할 수 있는 것이고, 여기서 동일한 참조부호는 동일한 구성요소를 가리키는 것으로 한다.
도 1a는 전형적인 동에 의한 듀얼 다마신 구조가 제조된 반도체 웨이퍼의 일부를 나타낸 도면,
도 1b는 제1의 CMP 처리가 수행된 후에 도 1a에 설명된 동에 의한 듀얼 다마신 구조가 제조된 반도체 웨이퍼의 일부를 나타낸 도면,
도 1c는 반도체 웨이퍼의 일부에 제조된 듀얼 다마신 구조의 이상적인 완성을 나타낸 도면,
도 1d는 이종의 CMP 처리의 전형적인 구조적 결함을 반영한 전형적인 듀얼 다마신 구조를 나타낸 도면,
도 2a는 본 발명의 일 실시예에 따른 다공성의 낮은 K의 유전 절연체 내에 제조되는 동에 의한 낮은 K의 듀얼 다마신 구조를 나타낸 도면,
도 2b는 본 발명의 일 실시예에 따른 극단으로 완화된 CMP의 완료 시의 도 2a의 동에 의한 낮은 K의 듀얼 다마신 구조를 나타낸 도면,
도 2c는 본 발명의 일 실시예에 따른 배리어 에칭의 완료 시의 도 2a 및 도 2b의 동에 의한 낮은 K의 듀얼 다마신 구조를 나타낸 도면,
도 2d는 본 발명의 일 실시예에 따른 덮개막의 박막화 에칭의 완료 시의 도 2a∼도 2c의 동에 의한 낮은 K의 듀얼 다마신 구조를 나타낸 도면,
도 3a는 본 발명의 일 실시예에 따른 도 2a∼도 2c에 나타낸 동에 의한 낮은 K의 듀얼 다마신 구조의 일부의 근접 확대도를 나타낸 도면,
도 3b는 본 발명의 일 실시예에 따른 덮개막 혼합 스택을 갖는 구조의 일부를 나타낸 도면,
도 4a는 본 발명의 일 실시예에 따른 동에 의한 낮은 K의 듀얼 다마신 구조를 제조할 때에 수행되는 방법의 일반적인 개요를 설명하는 플로우차트도,
도 4b는 본 발명의 일 실시예에 따른 동에 의한 낮은 K의 듀얼 다마신 구조의 제조 시에 수행되는 방법의 동작을 설명하는 플로우차트도이다.
낮은 K의 유전특성을 갖는 유전체 구조를 제조하는 방법에 대한 발명이 개시되어 있다. 바람직한 실시예에 있어서, 방법은 과도한 양의 동의 제거를 위한 극단으로 완화된 CMP 및 배리어 에칭을 위한 제1의 에칭을 이용하여 낮은 K의 유전 절연체 내에 동에 의한 낮은 K의 듀얼 다마신 구조를 제조하는 것을 포함하고 있다. 그 후, 덮개막의 박막화가 필요한 경우에 제2의 에칭이 수행되고, 낮은 K의 구조의 K값의 추가적인 저감을 달성한다.
이하의 설명에서는, 본 발명의 완전한 이해를 제공하기 위해 다수의 특정 세목(detail)이 설명되고 있다. 그렇지만, 이 기술분야에서 통상의 기술을 가진 자라면, 본 발명이 이들 특정 세목의 일부 또는 전부 없이 실시될 수 있다는 점을 이해할 수 있을 것이다. 다른 경우, 잘 알려진 처리 공정은 본 발명을 쓸데없이 불명료하게 하지 않도록 하기 위해 상세히 설명하지 않기로 한다.
동에 의한 듀얼 다마신 구조는 동에 의한 낮은 K의 듀얼 다마신 구조를 형성하기 위해 낮은 K의 유전 절연체 내에 빈번하게 제조되고 있다. 동이 일반적인 구조를 위한 바람직한 전도성 재료로서 판명되어 있고, 반면에 낮은 K의 유전체에서의 기술적인 진보는 낮은 K의 유전 절연체에서의 기본적인 구조적 변화를 가져오고 있다. 이들 기본적인 구조적 변화는 동에 의한 낮은 K의 듀얼 다마신 구조를 형성하기 위해 사용되는 제조 처리에 새로운 접근방식(approach)을 필요로 한다. 더욱이, 동은 반도체 구조에서의 바람직한 실시로 인해 본 발명의 바람직한 실시예에 있어서 사용되고 있으나, 본 발명은 전도성 재료로서 동의 사용에 제한되는 것이 아니라는 점을 인식해야 한다. 반대로, 동은 실례가 되는 실시예로서 여기에 사용되고 있으나, 설명되는 방법 및 구조는 일반적으로 소정의 전도성 재료에 적용가능한 것이고, 일례로서 텅스텐과 알루미늄은 낮은 K의 유전체 듀얼 다마신 구조에 사용되는 다수의 전도성 재료 중 2개 이상일 뿐이다.
낮은 K의 유전 절연체에서의 기본적인 구조적 변화의 하나는 다공성 및 극단적으로 다공성의 유전체 재료로의 이동(migration)이다. 결과로서 생긴 구조는 종래기술의 구조 이상의 중요한 진보를 나타내지만, 또한 제조 및 처리 변형을 필요로 한다. 전술한 바와 같이 이미 무효화된 과도한 양의 동을 제거하기 위한 제1의 CMP와 배리어를 제거하고 그 표면을 평탄화하기 위한 제2의 CMP의 전형적인 제조 프로세스는 소망하는 결과를 얻기 위해 변형 및 리엔지니어링(re-engineering)을 필요로 한다.
동에 의한 극단적으로 낮은 K의 듀얼 다마신 구조뿐만 아니라 동에 의한 낮은 K의 듀얼 다마신 구조의 제조에 있어서는, 일반적으로 2단의 접근방식이 설명된다. 제1단은 과도한 양의 동의 제거를 포함하고, 제2단은 배리어의 제거를 포함한다. 일 실시예에서는, 배리어의 제거 후에 수행되지만 배리어 제거와 밀접하게 관련되어 있는 추가적인 구조 제조 프로세스가 설명되고 있다.
도 2a는 본 발명의 일 실시예에 따른 다공성의 낮은 K의 유전 절연체(102) 내에 제조되는 동에 의한 낮은 K의 듀얼 다마신 구조(100)를 나타낸다. 여기에서 사용된 것처럼, 용어 "낮은 K의 유전(LowK dielectric)"은 "낮은 K의 유전" 및 "극단적으로 낮은 K의 유전"으로서 불릴 수 있는 유전체 구조에 대해 일반적으로 사용되고 있다. 특정 재료뿐만 아니라 낮은 K 또는 극단적으로 낮은 K의 하나로서의 지정을 이루는 K값 및 이 K값을 얻기 위해 사용되는 관련 프로세스는 본 발명의 범위를 넘어서고 있다. 따라서, 낮은 K의 유전이라는 일반적인 용어가 사용되고, 낮은 K로서 불리는 것으로부터 극단적으로 낮은 K로서 불리는 것까지의 유전률의 범위를 포함하는 것으로 이해해야 한다.
도 2a에 나타낸 바와 같이, 다공성의 낮은 K의 유전 절연체(102)의 위에 덮개막(110)이 증착되어 있다. 다공성의 낮은 K의 유전 절연체(102) 내에는 트렌치(trench) 및 비아(via) 등의 형상(104)이 형성되어 있고, 형상(104)을 라이닝하는 배리어(108)가 증착되어 덮개막(110)의 위에 층을 형성하고 있다. 동충전(copper fill)은 배리어(108) 위의 형상(104) 내에 증착되어 과도한 양의 동(106)을 형성하고 있다. 도 3a 및 도 3b를 참조하여 이하에 더 상세히 설명되는 바와 같이, 일 실시예에 있어서 덮개막(110)은 구조 제조 중에 다공성의 낮은 K의 유전 절연체(102)를 보호하는 작용을 하고, 배리어(108) 제거를 위한 에칭 스토퍼(etch stop)로서 작용한다. 일 실시예에 있어서, 동에 의한 듀얼 다마신 구조 제조 시의 배리어(108)는, 전형적으로 탄탈륨 및 질화탄탈륨 중 하나로 제조되고 있다.
다음에, 도 2a에 나타낸 동에 의한 낮은 K의 듀얼 다마신 구조(100)는 과도한 양의 동(106)을 제거하도록 처리되고 있다. 부가적으로, 동에 의한 낮은 K의 듀얼 다마신 구조(100)의 표면은 이후의 최적의 구조 제조처리를 위해 평탄화할 필요가 있다. 과도한 양의 동(106)의 제거 및 표면 평탄화를 위해 CMP는 선택의 처리를 남긴다. 종래기술의 동에 의한 듀얼 다마신 응용에서의 CMP와 달리, 본 발명의 일 실시예는 과도한 양의 동(106)의 제거를 위해 극단으로 완화된 CMP 처리를 실시한다.
도 1a∼도 1d를 참조하여 상술한 바와 같이, 종래기술의 동 CMP는 전형적으로 고압 하에 높은 경도를 갖는 처리 표면을 이용하여 수행된다. 이로 인해, 유전 절연체 상에 높은 압력이 부가되고, 상기 구조의 표면층이 제조될 때의 높은 전단응력(shear stress)이 발생한다. 종래기술의 구조에 있어서, 유전 절연체, 예컨대 석영, 실리콘, 이산화실리콘 등의 상대경도는 높은 압력에 충분히 잘 견딘다. 그렇지만, 단단한 유전 절연체를 갖춘 구조에서도, 높은 전단응력은 배리어/유전체 접합에서의 박리(peeling)와 같은 그러한 구조적인 파손을 일으킬 수 있다.
본 발명의 일 실시예에 있어서는, 도 2a에 나타낸 동에 의한 낮은 K의 듀얼 다마신 구조(100)가 극단으로 완화된 CMP(ultra-gentle CMP)를 이용하여 처리되고 있다. 종래기술의 동에 의한 듀얼 다마신 CMP에 있어서 부가되는 높은 압력은 다공성의 낮은 K의 유전 절연체(102)의 구조적인 파손을 일으키고, 전단응력은 덮개막(110)에서의 분리를 일으킬 수 있다. 극단으로 완화된 CMP는 과도한 양의 동(106)을 효과적으로 제거하고, 배리어(108)에서 구조 표면을 평탄화시킨다. 이 발명의 일 실시예에 따르면, 극단으로 완화된 CMP는 구부리기 쉽거나 유연한 패드, 벨트, 롤러, 혹은 다른 처리 코어 또는 기구 위의 단단한 껍질 처리면(hard-skin processing surface)을 이용한다. 이것은 단단한 표면을 제공하나, 탄력성을 갖는다. 일 실시예에 있어서, 처리면은 반구멍(sub-aperture) CMP 처리 시스템으로 실현되는 처리패드이다. 다른 실시예에 있어서, 처리면은 선형 벨트구동 CMP 처리시스템으로 실현되는 CMP 벨트이다. 또 다른 실시예에 있어서, 처리면은 롤러형 CMP 처리시스템으로 형성된 하나 이상의 롤러이다.
구부리기 쉬운 패드, 벨트, 롤러, 혹은 다른 처리 코어 또는 기구 위의 단단한 껍질 처리 표면에 더하여, 극단으로 완화된 CMP가 슬러리에 부가되는 적은 연마재를 이용하여 실시되거나 또는 연마재 없이 실시된다. 일 실시예에 있어서는, 처리면에 의해 소정의 필요한 연마재가 공급된다. 다른 실시예에서는, 부드러운 연마재가 처리 슬러리 내에 포함된다. 일 실시예에 있어서는, 충분한 덮개막(110)을 가진 구조의 처리를 위해 슬러리에 부드러운 연마재를 부가함으로써, 부드러운 연마재의 부가에 기인한 소정의 부가적인 압력으로부터, 그리고 부드러운 연마재의 부가에 기인한 전단응력의 소정의 증가로부터 다공성의 낮은 K의 유전 절연체(102)를 보호하도록 하고 있다.
일 실시예에 있어서, 극단으로 완화된 CMP를 이용한 동의 제거는 억제제 지원 직접전하전송 화학작용(direct charge transfer chemistry)의 이용에 의해 제조된다. 일 실시예에 있어서, 이용되는 직접전하전송 화학작용은 과도한 양의 동(106)을 제거하고 평탄화하기 위한 Cu0 + Fe3+ → Cu2+ + Fe2+이다. 일 실시예에 있어서는, 평탄화를 향상시키기 위해 유기물의 큰 미립자 억제제를 사용하고 있다. 또한, 억제제는 표면산화막의 형성을 방지하기 위해서도 사용되고 있다.
이 발명의 일 실시예에 있어서는, 과도한 양의 동(106)을 제거하고 동에 의한 낮은 K의 듀얼 다마신 구조(100)의 표면을 배리어(108)의 상위 레벨로 평탄화시키기 위해 극단으로 완화된 CMP가 이용되고 있다. 도 2b는 이 발명의 일 실시예에 따른 극단으로 완화된 CMP의 완료 시의 도 2a의 동에 의한 낮은 K의 듀얼 다마신 구조(100)를 나타내고 있다. 형상(104)은 동이 충전되고(106') 배리어(108)에 의해 선이 라이닝되어 있다. 이 구조(100)의 표면은 이제 이종(異種)이고, 동충전(106') 및 배리어(108)를 포함하고 있다. 표면에서, 배리어(108)는 덮개막(110)의 바로 위에 있고, 덮개막(110)은 다공성의 낮은 K의 유전 절연체(102)의 위에 있다. 다음의 제조처리는 이 구조의 표면에서 배리어(108)를 제거하기 위한 것이다.
도 1a∼도 1d를 참조하여 상술한 바와 같이, 종래기술의 구조의 제조는 배리어(108)를 제거하기 위한 제2의 CMP 처리를 포함하고 있다. 전형적으로, 동에 의한 듀얼 다마신 구조에서는, 배리어(108)는 일반적으로 탄력성이 있는 탄탈륨 또는 질화탄탈륨 재료이다. 부가적으로, 탄탈륨은 유효한 CMP 화학약품과 공동으로 또는 유효한 CMP 화학약품의 존재하에서 휘발성 불화물을 형성하기 쉽다. 전형적으로 배리어(108)는 두께가 200Å∼300Å일 뿐이지만, 배리어(108)의 CMP는 화학적 및 기계적 탄성으로 인해 특별히 힘들고, 배리어(108)는 부드러운 동을 포함하는 이종의 표면의 일부일 뿐이다. 따라서, CMP는 덜 이상적인 처리 선택이다.
일 실시예에 있어서, 배리어(108)의 제거는 플라즈마 에칭과 같은 드라이 에칭처리를 이용하여 이루어진다. 도 3a 및 도 3b를 참조하여 이하에 더 상세히 논의되는 덮개막(110)은 에칭에 높은 감도를 갖도록 선택되고 있다. 게다가 다공성의 유전 절연체(102)를 보호하기 위해 에칭 스토퍼로서 작용하는 덮개막(110)을 이용함으로써, 배리어(108)가 에칭에 의해 효과적으로 제거된다. 일 실시예에 있어서, 200Å∼300Å 두께의 배리어가 적은 부산물을 가지고 에칭에 의해 신속하면서도 용이하게 제거되고, 동은 휘발성 불화물을 형성하지 않으며, 그에 따라 배리어(108)의 에칭 중에 동 에칭이나 부식을 방지하고 있다.
도 2c는 이 발명의 일 실시예에 따른 배리어 에칭의 완료 시의 도 2a 및 도 2b의 동에 의한 낮은 K의 듀얼 다마신 구조를 나타내고 있다. 동에 의한 낮은 K의 듀얼 다마신 구조(100)는 형상(104)이 형성되어 있는 다공성의 낮은 K의 유전 절연체(102)를 포함하고 있다. 형상(104)은 배리어 라이너(barrier liner; 108')로 라이닝되고, 동으로 충전된다(106'). 덮개막(110)은 다공성의 낮은 K의 유전 절연체(102)의 표면을 덮는다.
이 발명의 일 실시예에 있어서는, 동에 의한 낮은 K의 듀얼 다마신 구조(100)의 추가적인 제조가 수행된다. 다공성의 낮은 K의 유전 절연체(102)를 보호하고 배리어(108)의 에칭에 유효한 에칭 스토퍼를 제공하도록 작용하는 덮개막(110)은 혼합의 다공성의 낮은 K의 유전체/덮개막 스택(stack: 적층)의 유효한 K값을 증가시킬 수도 있다. 본 발명의 일 실시예에 있어서는, 배리어(108) 에칭 후에 덮개막(110)을 박막화하고 혼합 다공성 낮은 K의 유전체/덮개막 적층의 유효한 K값을 저감시키기 위한 제2 에칭이 수행된다.
도 3a는 이 발명의 일 실시예에 따른 도 2a∼도 2c에 나타낸 동에 의한 낮은 K의 듀얼 다마신 구조(100)의 일부의 근접 확대도를 나타내고 있다. 도 3a에서는, 과도한 양의 동(106)은 배리어(108)의 위에 나타나고, 배리어(108)는 덮개막(110)의 위에 나타나며, 덮개막(110)은 다공성의 낮은 K의 유전 절연체(102)의 위에 나타나 있다. 도 2a∼도 2c를 참조하여 상기에 상세히 설명한 바와 같이, 이 발명의 일 실시예에서는 과도한 양의 동(106)을 제거하고 배리어(108)에서의 표면을 평탄화하기 위해 CMP가 수행된다. 일 실시예에 있어서는, 다음으로 이 구조의 표면에서 배리어(108)를 제거하기 위해 덮개막(110)의 위에 플라즈마 에칭이 수행된다. 이 구조의 표면에서 덮개막(110)을 노출하면서 배리어(108)를 제거하도록 플라즈마 에칭이 수행된다. 따라서, 일 실시예에 있어서, 덮개막(110)은 플라즈마 에칭처리를 위한 에칭 스토퍼로서 작용한다. 일 실시예에 있어서, 덮개막은 에칭에 대단히 민감하고, 탄탈륨 및 질화탄탈륨 등의 배리어(108)에 사용되는 재료와 호환가능해야 하며, 다공성의 낮은 K의 유전/덮개막의 혼합 스택에 대해 가장 낮은 가능한 실효 K를 유지하기 위해 가장 낮은 가능한 K값을 갖는다.
그렇지만, 덮개막(110)은 밑에 놓인 다공성의 낮은 K의 유전 절연체에 필요한 보호를 제공하기에 충분할 만큼 두꺼워야 할 필요가 있고, 밑에 놓인 유전체가 고도로 다공성을 가질 때, 덮개막(110)은 다공성의 낮은 K의 유전체보다 더 두꺼운 두께를 갖는 것이 필요하게 된다. 일 실시예에 있어서, 덮개막(110)의 두께는 약 5Å∼500Å의 범위를 갖고, 일 실시예에 있어서 덮개막의 두께는 약 50Å이다. 그러나, 덮개막(110)이 두꺼워질수록 스택의 유효한 K는 높아진다. 본 발명의 일 실시예에 있어서는, 덮개막(110)을 박막화하기 위해 제2의 에칭처리가 수행된다. 덮개막(110)을 박막화함으로써, 스택의 유효한 K값을 저감시킬 수 있다.
이 발명의 일 실시예에 있어서는, 배리어 에칭 후에 제2 에칭이 수행된다. 제2 에칭은 덮개막(110)을 박막화하기 위해 수행되고, 따라서 일 실시예에서는 시간이 정해진 에칭처리로서 수행되고 있다. 다른 실시예에 있어서는, 정밀 도량형(precision metrology)이 에칭 챔버의 원위치에 통합되어 있고, 덮개막(110) 에칭은 미리 정해진 두께의 덮개막(110)을 제거하기 위해 정밀하게 모니터되고 있다.
이 발명의 일 실시예에 있어서, 덮개막(110)은 약 5Å∼500Å의 두께를 갖는 단층막이다. 일 실시예에서는 덮개막은 적어도 2개의 연속적이지만 규정가능한 층을 갖는 막의 혼합 스택이고, 다른 실시예에서는 덮개막 스택의 누적두께가 약 5Å∼500Å의 범위의 2개 이상의 연속적이지만 규정가능한 층을 갖는다. 도 3b는 이 발명의 일 실시예에 따른 덮개막 혼합 스택을 갖는 구조의 일부를 나타내고 있다. 도 3b에 나타낸 혼합 스택 덮개막(110)은 상부 층(110a)과 하부 층(110b)을 갖추고 있다. 다른 실시예에서는, 덮개막 혼합 스택(110)은 2개 이상의 층을 갖추고 있다. 설명되는 예에 있어서는 상부 층(110a)은 배리어 에칭에 민감한 재료의 층이고, 일 실시예에 있어서는 배리어 에칭은 배리어(108)를 완전히 에칭하기 위해 탄탈륨 또는 질화탄탈륨의 에칭이지만, 상부 층(110a)은 제2 에칭이 그 상부 층(110a)을 효과적으로 박막화하거나 제거하도록 배리어(108)와 양립가능하게 해야 할 필요가 있다. 부가적으로, 상부 층(110a)은 초기의 CMP와 에칭처리 중에 밑에 놓인 다공성의 낮은 K의 유전 절연체(102)를 보호하기 위해 덮개막 혼합 스택(110)에 두께를 제공한다.
하부 층(110b)은 도 3b에 나타낸 실시예에 있어서 다공성의 낮은 K의 유전 절연체(102)에 가장 가까운 층이다. 하부 층(110b)은 결과로서 생긴 구조가 가장 낮은 가능한 K값을 유지하도록 하기 위해 가장 낮은 K값을 유지한다. 일 실시예에서는, 하부 층(110b)은 유기물층이고, 하부 층(110b)에 사용되는 재료의 예로서는 산화실리콘, 질화실리콘, 이산화실리콘, 산질화실리콘, 탄화실리콘 등이 있다. 하부 층(110b)은 박막화 에칭처리, 제2 에칭처리가 상부 층(110a)을 효과적으로 제거하거나 또는 박막화하지만 하부 층(110b)을 본래대로 남기도록 하기 위해 에칭에 고도로 민감하다는 것을 이해해야 한다.
도 2d는 이 발명의 일 실시예에 따른 덮개막(110; 도 2a∼도 2c 참조)의 박막화 에칭의 완료 시의 도 2a∼도 2c의 동에 의한 낮은 K의 듀얼 다마신 구조를 나타내고 있다. 결과로서 생긴 동에 의한 낮은 K의 듀얼 다마신 구조(100)는 형상(104)이 형성되어 있는 다공성의 낮은 K의 유전 절연체(102)를 갖추고 있다. 형상(104)은 배리어 라이너(108')로 라이닝되어 있고, 동으로 충전되어 있다[동충전(106')]. 박막화된 덮개막(110')은 다공성의 낮은 K의 유전 절연체(102)의 표면을 덮는다. 박막화된 덮개막(110')은, 일 실시예에 있어서는 초기에 형성된 덮개막(110; 도 2a∼도 2c 참조)의 두께를 감소시키기 위해 제2 에칭 공정에 의해 처리된 단층의 덮개막이고, 다른 실시예에 있어서는 초기의 덮개막(110; 도 3a 및 도 3b 참조) 내에 형성되고 최상층(110a; 도 3b 참조)이 에칭에 의해 제거되어 있거나, 또는 최상층(110a)이 박막화되어 있는 적어도 2개의 연속적이지만 규정가능한 층을 가진 다층 덮개막이다.
본 발명의 실시예에 따른 덮개막 및 방법을 실시함으로써, 동에 의한 낮은 K의 듀얼 다마신 구조가 이 구조를 위해 가장 낮은 가능한 실효 K를 유지하도록 제조될 수 있다. 도 2a∼도 2d와 도 3a 및 도 3b를 참조하여 상술한 바와 같이, 본 발명의 실시예에서 동에 의한 낮은 K의 듀얼 다마신 구조를 제조하는 처리는 CMP와 에칭처리의 양쪽 및 추가적인 에칭 박막화를 포함하고 있다. 도 4a 및 도 4b는 이 발명의 실시예에 따른 제조의 방법 동작을 개략적으로 설명하기 위해 제공된다.
도 4a는 본 발명의 일 실시예에 따른 동에 의한 낮은 K의 듀얼 다마신 구조를 제조할 때에 수행되는 방법의 일반적인 개요를 설명하는 플로우차트도(200)이다. 이 방법은 그 안에 제조되는 동에 의한 듀얼 다마신 구조를 가진 절연체가 수용되는 동작(202)으로부터 시작한다. 일 실시예에 있어서, 수용된 절연체는 도 2a에 나타낸 구조이다. 1실시형태에 있어서 다공성의 낮은 K의 유전 절연체인 절연체는 배리어를 이용하여 라이닝되어 있는 형상으로 제조되어 있다. 덮개막은 절연체 표면의 위에 형성되고, 배리어층은 절연체의 표면 상의 덮개막의 위에 걸쳐 있다. 동충전은 형상으로 증착되고, 과도한 양의 동은 배리어를 덮는다.
이 방법은 과도한 양의 동을 제거하고 그 표면을 평탄화시키기 위한 CMP 공정이 수행되는 동작(204)으로 이어진다. 일 실시예에 있어서, 동작(204)의 완료 시에 도 2b에 나타낸 바와 같이 절연체가 나타난다. 과도한 양의 동은 CMP에 의해 제거되고, 평탄화된 표면은 배리어를 포함하고 있으며, 동은 형상을 충전한다.
다음으로, 이 방법은 배리어를 제거하기 위한 에칭처리가 수행되는 동작(206)을 수행한다. 일 실시예에 있어서 에칭에 고도로 민감한 덮개막은 형상의 벽에 남아 있는 배리어의 에지를 따라 도 2c에 나타낸 바와 같이 절연체의 표면에 남아 있고, 이 형상 내에 동이 충전된다.
이 방법은 유전체 덮개막을 박막화하기 위한 제2 에칭이 수행되는 동작(208)으로 종료된다. 일 실시예에 있어서, 덮개막은 그 덮개막을 박막화하고 혼합의 다공성의 유전체/덮개막 스택의 유효한 K값을 저감시키기 위해 시간이 정해진 간단한 에칭에 의해 처리된다. 박막화가 완료된 후에, 이 방법이 종료된다. 일 실시예에 있어서, 제조된 구조가 도 2d에 나타낸 바와 같이 나타난다.
도 4b는 본 발명의 일 실시예에 따른 동에 의한 낮은 K의 듀얼 다마신 구조의 제조 시에 수행되는 방법 동작을 설명하는 플로우차트도(250)이다. 도 4b는 도 4a에 나타낸 일반적인 개관보다 더 상세히 나타낸 것이다.
이 방법은 반도체 제조에 알맞은 다공성의 낮은 K의 유전체가 수용되는 동작(252)으로부터 시작된다. 일 실시예에 있어서, 다공성의 낮은 K의 유전 절연체는 고도로 다공성의 유전 절연체이다.
이 방법은 덮개막이 증착되거나, 혹은 그렇지 않으면 다공성의 낮은 K의 유전 절연체의 위에 형성되는 동작(254)으로 이어진다. 일 실시예에 있어서, 덮개막은 배리어 형성을 위해 일반적으로 사용되는 탄탈륨 및 질화탄탈륨의 에칭에 고도로 민감하다. 일 실시예에 있어서, 덮개막은 증착되거나, 혹은 그렇지 않으면 5Å∼500Å의 두께로 형성되며, 일 실시예에 있어서 덮개막의 두께는 약 50Å이다.
이 방법은 덮개막을 가진 다공성의 낮은 K의 유전 절연체가 형상의 형성을 위해 패터닝되는 동작(256)으로 이어진다. 알려진 포토리소그래피 기술에 의하면, 형상의 패턴은 다공성의 낮은 K의 유전체 구조를 덮는 덮개막으로 패터닝된다. 그 후, 이 방법은 형상이 덮개막을 통해, 그리고 다공성의 낮은 K의 유전 절연체로 에칭되는 동작(258)으로 이어진다. 이러한 형상은 트렌치(trench) 및 비아(via)를 포함하고, 형상 제조 처리는 트렌치 퍼스트 제조뿐만 아니라 비아 퍼스트 제조를 포함한다.
다음에, 이 방법은 배리어가 증착되거나 혹은 그렇지 않으면 형상의 표면의 위에 형성되고 다공성의 낮은 K의 유전체 구조의 표면 상의 덮개막을 덮는 동작(260)을 완료한다. 형상의 표면은 다공성의 낮은 K의 유전 절연체 내의 형상의 벽 및 바닥을 포함하고 있다. 일 실시예에 있어서, 배리어는 탄탈륨 배리어이다. 다른 실시예에 있어서, 배리어는 질화탄탈륨 배리어이다. 추가적인 실시예에 있어서, 배리어는 동 또는 다른 전도성 재료와 다공성의 낮은 K의 유전체 구조 사이의 충분한 라이너 특성, 및 과도한 양의 동의 CMP의 종료를 묘사하는데 충분한 연마정지특성을 제공하는 소정의 재료이다.
다음으로, 이 방법은 동이 형상 내로 증착되어 그 형상을 충전하여 배리어 위의 과도한 양의 동 및 절연체의 표면 위의 덮개막으로 되는 동작(262)을 수행한다. 일 실시예에 있어서는, 동이 낮은 K의 듀얼 다마신 구조에 있어서 전도성 재료로서 사용된다. 다른 실시예에 있어서는, 텅스텐, 알루미늄 등의 전도성 재료가 사용된다. 일 실시예에 있어서는, 동작(262)의 완료 시의 구조가 도 2a에 나타낸 구조로서 나타난다.
이 방법은 극단으로 완화된 CMP에 의해 과도한 양의 동이 제거되고 그 표면이 배리어로 평탄화된 표면이 노출되며, 그 표면은 본질적으로 형상 및 배리어에 충전되는 동을 포함한다. 일 실시예에 있어서, 극단으로 완화된 CMP는 상술한 바와 같고, 구부리기 쉽고 유순한 처리기구 또는 코어에 걸쳐 일 실시예에 있어서 연마재가 없는 슬러리로 제조되는 구조의 표면에 적용되는 단단한 껍질 처리면을 포함하고 있다. 일 실시예에 있어서, 동은 억제제지원 직접전하전송 화학작용을 이용함으로써 제거되고 평탄화된다. 일 실시예에 있어서, 동작(264)에서 일단 과도한 양의 동이 제거되고 표면이 평탄화되면, 그 구조는 도 2b에 나타낸 바와 같이 나타난다.
이 방법은 배리어가 에칭처리에 의해 제거되는 동작(266)으로 이어진다. 일 실시예에 있어서 덮개막은 에칭에 고도로 민감하고, 배리어는 그 두께가 대략 200Å∼300Å이다. 따라서, 에칭은 적은 부산물을 가지는 급속한 처리이다. 일 실시예에 있어서는, 동작(266)의 완료 시에, 그 구조가 도 2c에 나타낸 바와 같이 나타난다.
이 방법은 덮개막을 박막화하기 위한 제2 에칭처리가 수행되는 동작(268)에서 끝난다. 일 실시예에 있어서, 덮개막은 적어도 2개의 층을 갖는 다층막이다. 이러한 실시예에 있어서는, 최상층은 에칭에 의해 근본적으로 제거되고, 남아 있는 혼합의 낮은 K의 유전체/덮개막 스택의 유효한 K가 저감된다. 다른 실시예에 있어서, 덮개막은 단층막이고, 박막화 에칭처리는 덮개막의 일부를 제거하고 그에 따라 혼합의 낮은 K의 유전체/덮개막 스택의 유효한 K를 저감시키기 위한 시간이 정해진 에칭이다. 동작(268)에 있어서 일단 덮개막이 박막화되면, 이 방법은 종료된다. 이 발명의 실시예에 있어서, 결과로서 생긴 동에 의한 낮은 K의 듀얼 다마신 구조는 도 2d에 나타낸 바와 같다.
전술한 발명은 이해를 명확하게 할 목적으로 약간 상세히 설명했지만, 첨부되는 청구의 범위의 범위 내에서 어떤 변화 및 변형이 실시될 수 있는 것이다. 따라서, 본 발명의 실시예들은 실례로서 고려되어야 하고 한정적인 것이 아니며, 본 발명은 여기에 주어진 상세한 설명에 한정되지 않고, 첨부되는 청구의 범위의 범위 및 균등물 내에서 변형될 수 있는 것이다.

Claims (20)

  1. 절연체 상에 반도체 구조를 제조하기 위한 방법으로서,
    상기 절연체의 위에 낮은 K의 유전체 재료를 형성하는 단계,
    상기 낮은 K의 유전체 재료의 위에 덮개막을 형성하는 단계,
    상기 낮은 K의 유전체 재료에, 상기 낮은 K의 유전체 재료에 의해 규정되는 내부 표면을 가지며 전도성 재료를 수용하기 위한 영역을 규정하는 형상을 형성하는 단계,
    상기 덮개막의 위 및 상기 형상의 상기 내부 표면의 위에 배리어층을 형성하는 단계,
    상기 형상을 상기 전도성 재료로 충전하되, 상기 배리어층의 위에 전도성 재료의 일부를 남기는 단계,
    상기 전도성 재료의 일부를 제거하기 위해, 상기 배리어층의 적어도 일부에 도달하면 중지되도록 구성된 화학기계적 평탄화(CMP) 공정을 수행하는 단계 및,
    상기 배리어층을 제거하기 위해, 상기 덮개막의 적어도 일부를 노출시키도록 구성된 드라이 에칭을 수행하는 단계를 구비하고,
    상기 CMP 공정은 무 연마제 슬러리를 사용하고, 더욱이 억제제 지원 직접전하이송 화학작용을 이용하는 CMP 공정인 것을 특징으로 하는 절연체 상의 반도체 구조의 제조 방법.
  2. 제 1 항에 있어서,
    상기 전도성 재료가 동인 것을 특징으로 하는 절연체 상의 반도체 구조의 제조 방법.
  3. 제 1 항에 있어서,
    상기 배리어층이 탄탈륨과 질화탄탈륨 중 어느 하나인 것을 특징으로 하는 절연체 상의 반도체 구조의 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    낮은 K의 유전체 재료가 다공성의 낮은 K의 유전체 재료인 것을 특징으로 하는 절연체 상의 반도체 구조의 제조 방법.
  6. 제 1 항에 있어서,
    상기 형상이 트렌치 형상 및 비아 형상을 포함하는 것을 특징으로 하는 절연체 상의 반도체 구조의 제조 방법.
  7. 제 1 항에 있어서,
    상기 배리어층을 제거하기 위해 상기 드라이 에칭을 수행하는 단계 이후에 상기 덮개막을 박막화하기 위해 제2의 드라이 에칭을 수행하는 단계를 더 구비하고,
    상기 박막화는 상기 덮개막을 제거하지 않고 상기 덮개막의 두께를 저감시키도록 구성된 것을 특징으로 하는 절연체 상의 반도체 구조의 제조 방법.
  8. 제 7 항에 있어서,
    상기 덮개막이 5Å∼ 500Å의 범위의 두께를 가지는 것을 특징으로 하는 절연체 상의 반도체 구조의 제조 방법.
  9. 절연체 상에 반도체 구조를 제조하기 위한 방법으로서,
    상기 절연체의 위에 낮은 K의 유전체 재료를 형성하는 단계,
    상기 낮은 K의 유전체 재료의 위에, 적어도 2개의 연속해서 형성된 재료층에 의해 규정되는 덮개막을 형성하는 단계,
    상기 낮은 K의 유전체 재료에, 상기 낮은 K의 유전체 재료에 의해 규정되는 내부 표면을 가지며 전도성 재료를 수용하기 위한 영역을 규정하는 형상을 형성하는 단계,
    상기 덮개막의 위 및 상기 형상의 상기 내부 표면 위에 배리어층을 형성하는 단계,
    상기 형상을 상기 전도성 재료로 충전하되, 상기 배리어층의 위에 전도성 재료의 일부를 남기는 단계,
    상기 전도성 재료의 일부를 제거하기 위해, 상기 배리어층의 적어도 일부에 도달하면 중지되도록 구성된 화학기계적 평탄화(CMP) 공정을 수행하는 단계,
    상기 배리어층을 제거하기 위해, 상기 덮개막의 적어도 일부를 노출시키도록 구성된 제1의 드라이 에칭을 수행하는 단계 및,
    상기 덮개막의 연속해서 형성된 재료층의 적어도 한 층을 제거하기 위해 제2의 드라이 에칭을 수행하는 단계를 구비한 것을 특징으로 하는 절연체 상의 반도체 구조의 제조 방법.
  10. 제 9 항에 있어서,
    낮은 K의 유전체 재료가 다공성의 낮은 K의 유전체 재료인 것을 특징으로 하는 절연체 상의 반도체 구조의 제조 방법.
  11. 제 9 항에 있어서,
    적어도 2개의 연속해서 형성된 재료층에 의해 규정되는 덮개막이 5Å∼ 500Å의 범위의 두께를 가지는 것을 특징으로 하는 절연체 상의 반도체 구조의 제조 방법.
  12. 제 9 항에 있어서,
    적어도 2개의 연속해서 형성된 재료층에 의해 규정되는 덮개막이 50Å의 두께를 가지는 것을 특징으로 하는 절연체 상의 반도체 구조의 제조 방법.
  13. 제 9 항에 있어서,
    상기 전도성 재료가 동인 것을 특징으로 하는 절연체 상의 반도체 구조의 제조 방법.
  14. 제 9 항에 있어서,
    상기 CMP 공정이, 무 연마제 슬러리를 사용하고, 더욱이 억제제 지원 직접전하이송 화학작용을 이용하는 CMP 공정인 것을 특징으로 하는 절연체 상의 반도체 구조의 제조 방법.
  15. 낮은 K의 유전체 재료를 갖고, 상기 낮은 K의 유전체 재료가 도전성 비아 및 트렌치를 형성하기 위해 그 안에 규정되는 형상을 가지며, 상기 낮은 K의 유전체 재료의 꼭대기 표면이 덮개막을 가지며, 배리어막이 상기 형상을 라이닝하고 상기 덮개막의 위에 형성되고, 전도성 재료가 상기 형상을 충전하고 상기 배리어막의 위에 전도성 재료의 일부를 남기는 반도체 구조에 있어서, 상기 전도성 재료의 일부, 배리어막 및 덮개막을 제거하기 위한 방법으로서,
    (a) 상기 전도성 재료의 일부를 제거하기 위해 화학기계적 평탄화(CMP) 공정을 수행하는 단계와,
    (b) 상기 전도성 재료의 일부가 제거되었다고 판단될 때 CMP 공정을 중지하는 단계,
    (c) 상기 반도체 구조를 플라즈마 에칭 스테이션으로 이동시키는 단계,
    (d) 상기 배리어막을 제거하기 위해 초기의 플라즈마 에칭을 수행하는 단계,
    (e) 상기 덮개막의 적어도 일부를 제거하기 위해 후속의 플라즈마 에칭을 수행하는 단계,
    (f) 다음의 낮은 K의 유전층이 필요한지의 여부를 판단하는 단계 및,
    다음의 낮은 K의 유전층이 필요하다면, 다음의 낮은 K의 유전층을 형성하고, 단계 (a)∼(f)를 반복하는 단계를 구비한 것을 특징으로 하는 전도성 재료의 일부, 배리어막 및 덮개막의 제거 방법.
  16. 제 15 항에 있어서,
    상기 CMP 공정이, 무 연마제 슬러리를 사용하고, 더욱이 억제제 지원 직접전하이송 화학작용을 이용하는 CMP 공정인 것을 특징으로 하는 전도성 재료의 일부, 배리어막 및 덮개막의 제거 방법.
  17. 제 15 항에 있어서,
    적어도 2개의 연속해서 형성된 재료층에 의해 규정되는 덮개막이 5Å∼ 500Å의 범위의 두께를 가지는 것을 특징으로 하는 전도성 재료의 일부, 배리어막 및 덮개막의 제거 방법.
  18. 제 15 항에 있어서,
    상기 덮개막이 50Å의 두께를 가지는 것을 특징으로 하는 전도성 재료의 일부, 배리어막 및 덮개막의 제거 방법.
  19. 제 18 항에 있어서,
    상기 덮개막이 재료의 단일층에 의해 규정되는 것을 특징으로 하는 전도성 재료의 일부, 배리어막 및 덮개막의 제거 방법.
  20. 제 18 항에 있어서,
    상기 덮개막이 적어도 2개의 연속해서 형성된 재료층을 갖는 복수의 층에 의해 규정되는 것을 특징으로 하는 전도성 재료의 일부, 배리어막 및 덮개막의 제거 방법.
KR1020047010097A 2001-12-27 2002-12-26 낮은 케이의 유전특성을 갖는 상호연결구조를 제조하기 위한 방법 KR100974839B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/032,480 US6653224B1 (en) 2001-12-27 2001-12-27 Methods for fabricating interconnect structures having Low K dielectric properties
US10/032,480 2001-12-27
PCT/US2002/041256 WO2003058703A1 (en) 2001-12-27 2002-12-26 Methods for fabricating interconnect structures having low k dielectric properties

Publications (2)

Publication Number Publication Date
KR20040068351A KR20040068351A (ko) 2004-07-30
KR100974839B1 true KR100974839B1 (ko) 2010-08-11

Family

ID=21865150

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047010097A KR100974839B1 (ko) 2001-12-27 2002-12-26 낮은 케이의 유전특성을 갖는 상호연결구조를 제조하기 위한 방법

Country Status (8)

Country Link
US (1) US6653224B1 (ko)
EP (1) EP1459373A4 (ko)
JP (1) JP2005525692A (ko)
KR (1) KR100974839B1 (ko)
CN (1) CN100530571C (ko)
AU (1) AU2002360756A1 (ko)
TW (1) TWI283043B (ko)
WO (1) WO2003058703A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7217649B2 (en) * 2003-03-14 2007-05-15 Lam Research Corporation System and method for stress free conductor removal
US7232766B2 (en) * 2003-03-14 2007-06-19 Lam Research Corporation System and method for surface reduction, passivation, corrosion prevention and activation of copper surface
US7009281B2 (en) * 2003-03-14 2006-03-07 Lam Corporation Small volume process chamber with hot inner surfaces
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
US20040256671A1 (en) * 2003-06-17 2004-12-23 Kuo-Tai Huang Metal-oxide-semiconductor transistor with selective epitaxial growth film
KR100960687B1 (ko) * 2003-06-24 2010-06-01 엘지디스플레이 주식회사 구리(또는 구리합금층)를 포함하는 이중금속층을 일괄식각하기위한 식각액
US7737556B2 (en) * 2005-09-30 2010-06-15 Taiwan Semiconductor Manufacturing Co., Ltd Encapsulated damascene with improved overlayer adhesion
US7727894B2 (en) * 2006-01-04 2010-06-01 Agere Systems Inc. Formation of an integrated circuit structure with reduced dishing in metallization levels
US20080303098A1 (en) * 2007-06-07 2008-12-11 Texas Instruments, Incorporated Semiconductor Device Manufactured Using a Method to Reduce CMP Damage to Low-K Dielectric Material
DE102008045035B4 (de) * 2008-08-29 2017-11-16 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verbessern der Strukturintegrität von Dielektrika mit kleinem ε in Metallisierungssystemen von Halbleiterbauelementen unter Anwendung einer Risse verhindernden Materialschicht
CN102543845B (zh) * 2010-12-29 2014-10-22 中芯国际集成电路制造(北京)有限公司 半导体器件及其制作方法
KR102274775B1 (ko) 2014-11-13 2021-07-08 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184128B1 (en) 2000-01-31 2001-02-06 Advanced Micro Devices, Inc. Method using a thin resist mask for dual damascene stop layer etch
US6207570B1 (en) 1999-08-20 2001-03-27 Lucent Technologies, Inc. Method of manufacturing integrated circuit devices
US6265307B1 (en) 2000-01-12 2001-07-24 Taiwan Semiconductor Manufacturing, Co., Ltd. Fabrication method for a dual damascene structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1204602C (zh) * 1998-08-31 2005-06-01 日立化成工业株式会社 金属用研磨液及研磨方法
US6221775B1 (en) * 1998-09-24 2001-04-24 International Business Machines Corp. Combined chemical mechanical polishing and reactive ion etching process
US6071809A (en) * 1998-09-25 2000-06-06 Rockwell Semiconductor Systems, Inc. Methods for forming high-performing dual-damascene interconnect structures
JP3279276B2 (ja) * 1999-01-27 2002-04-30 日本電気株式会社 半導体装置の製造方法
JP2000252286A (ja) * 1999-02-25 2000-09-14 Nec Corp 半導体装置の製造方法
JP3805588B2 (ja) * 1999-12-27 2006-08-02 株式会社日立製作所 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207570B1 (en) 1999-08-20 2001-03-27 Lucent Technologies, Inc. Method of manufacturing integrated circuit devices
US6265307B1 (en) 2000-01-12 2001-07-24 Taiwan Semiconductor Manufacturing, Co., Ltd. Fabrication method for a dual damascene structure
US6184128B1 (en) 2000-01-31 2001-02-06 Advanced Micro Devices, Inc. Method using a thin resist mask for dual damascene stop layer etch

Also Published As

Publication number Publication date
TWI283043B (en) 2007-06-21
EP1459373A1 (en) 2004-09-22
CN1610965A (zh) 2005-04-27
KR20040068351A (ko) 2004-07-30
AU2002360756A1 (en) 2003-07-24
TW200301544A (en) 2003-07-01
WO2003058703A1 (en) 2003-07-17
EP1459373A4 (en) 2005-05-18
JP2005525692A (ja) 2005-08-25
CN100530571C (zh) 2009-08-19
US6653224B1 (en) 2003-11-25

Similar Documents

Publication Publication Date Title
EP0284840B1 (en) Method for forming uniform layers of material
US6221780B1 (en) Dual damascene flowable oxide insulation structure and metallic barrier
US6805614B2 (en) Multilayered CMP stop for flat planarization
US5872052A (en) Planarization using plasma oxidized amorphous silicon
US5302233A (en) Method for shaping features of a semiconductor structure using chemical mechanical planarization (CMP)
TW441015B (en) Dual-damascene interconnect structures and methods for fabricating same
US5854140A (en) Method of making an aluminum contact
US6017803A (en) Method to prevent dishing in chemical mechanical polishing
KR100974839B1 (ko) 낮은 케이의 유전특성을 갖는 상호연결구조를 제조하기 위한 방법
KR19980057696A (ko) 반도체장치의 금속배선층 형성방법
KR20030040468A (ko) 초저 ｋ 유전체를 갖는 금속을 집적시키는 방법
KR100282240B1 (ko) 화학적기계연마법,화학적기계연마법에사용하는연마제및반도체장치의제조방법
US6350693B2 (en) Method of CMP of polysilicon
KR100350111B1 (ko) 반도체 장치의 배선 및 이의 제조 방법
US6280644B1 (en) Method of planarizing a surface on an integrated circuit
US7453152B2 (en) Device having reduced chemical mechanical planarization
US6348415B1 (en) Planarization method for semiconductor device
US6596639B1 (en) Method for chemical/mechanical planarization of a semiconductor wafer having dissimilar metal pattern densities
US6294471B1 (en) Method of eliminating dishing effect in polishing of dielectric film
US6303484B1 (en) Method of manufacturing dummy pattern
CN102054749A (zh) 半导体器件及其制作方法
US20040029374A1 (en) Compact semiconductor structure and method for producing the same
TW425667B (en) Selectivity reduction method to different pattern densities for inter-metal dielectric during planarization processing
KR100562319B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR20040002279A (ko) 반도체소자의 층간절연막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130723

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140723

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150723

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160722

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170726

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee