CN100530571C - 用于制作具有低k电介质性质的互连结构的方法 - Google Patents

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Abstract

提供了具有低K电介质性质的半导体结构的制作方法。在一实例中，在低K电介质绝缘体(102)中制作铜双重镶嵌结构(100)，该低K电介质绝缘体(102)包括在其中限定特征元件(104)之前在该绝缘体上方形成压盖膜(110)。在铜形成于该特征元件中之后，使用超温和的CMP去除铜上部覆盖(106)，然后使用干法刻蚀工艺去除该阻挡层。在阻挡层(108)去除之后，进行第二刻蚀以薄化该压盖膜。该薄化是在不去除的情况下来降低该压盖膜的厚度，从而降低低K电介质结构的K值。

Description

用于制作具有低K电介质性质的互连结构的方法
发明背景
发明领域
本发明一般涉及半导体结构的制作，具体涉及制作铜、低K电介质、双重镶嵌结构。
相关技术说明
在半导体器件的制作中，通过形成相互交叠的多个层而产生多层结构，使得集成电路限定于半导体晶片上。各层相互交叠设置的结果使得晶片的表面形态变得不规则，且未修正的不规则性随着后续沉积的层的数目而增加。迄今已经开发出化学机械平坦化(CMP)来作为主要用以平坦化沉积层的表面形态、并且去除上部沉积的制作操作。包括表面完工、抛光、绝缘体清洁、刻蚀等的额外的制作操作也经常使用CMP工艺与设备来完成。
在衬底层次中，具有扩散区域的晶体管器件形成于硅衬底上方及内部。在后续层次中，互连金属化线被构图且电连接至晶体管器件，来限定出所期望功能性器件。众所周知的是，被构图的导电层是通过电介质材料，例如在通常情况下是通过二氧化硅而与其他导电层绝缘。在每一金属化层次中，都需要去除上部沉积的金属或将电介质材料平坦化。若没有平坦化，则会因更大的表面形态变化而基本上使得额外的金属化层的制作变得更加困难。在其他主要应用中，在电介质材料中形成金属化线图形，然后导电材料沉积于整个晶片表面上方，最后，进行金属CMP操作以去除多余的金属，例如铜。在导体沉积之前通常沉积额外的扩散层，以防止导电材料扩散至电介质体中，使其绝缘电介质性质恶化并且损害晶体管。
铜双重镶嵌技术与导电材料双重镶嵌结构技术演变成为集成电路工业中可选的工艺。在铜双重镶嵌制作中，典型地使用Cu-CMP来去除铜和阻挡层上部覆盖，如下文中参照图1A至1C所述。
图1A显示具有制作于其中的典型铜双重镶嵌结构的半导体晶片10的一部分。特征元件14，例如沟槽与通孔，已经制作于绝缘体12内。阻挡层18已经沉积于绝缘体12上方，用于衬垫特征元件14。铜填充已经沉积于特征元件14中，导致铜上部覆盖16位于阻挡层18上方。
图1B显示在已经进行第一CMP工艺后，图1A所示的其中具有铜双重镶嵌结构的半导体晶片10的一部分。第一CMP是用以平坦化在阻挡层18处绝缘体12的表面。图1A所示的铜上部覆盖16基本上被去除，仅于特征元件14中留下铜填充16’以及阻挡层18，以构成平坦化的表面。应当理解的是，直至铜上部覆盖(参照图1A)被去除而露出阻挡层18的该点，由CMP所平坦化的表面是同质材料。一旦阻挡层18露出时，表面随即变成由CMP所处理的具有铜填充16’与阻挡层18材料和化学特性的异质性。
图1C显示制作于半导体晶片10的一部分中的双重镶嵌结构的理想实现。所显示的理想结构是图1B所示结构的第二CMP所追求的制作目标。去除阻挡层18(参照图1B)，留下包括绝缘体12、特征元件14的阻挡层衬垫18’、以及特征元件14内的铜填充16’的平坦化的绝缘体表面。应注意的是，由图1C中的CMP所处理的具有不同材料与化学性质的材料数量现在是三种。
众所周知，CMP起初是开发用来并最有效与最适合地用于非平坦的同质(亦即由相同材料所组成)表面的平坦化。再次参照图1B，应当理解的是在铜CMP的最后阶段，表面即不同质也不需要平坦化。在典型的铜双重镶嵌结构制作中，虽然CMP是下一道在该结构上进行的工艺步骤，但其并非是适合进行CMP的结构。
为了平坦化表面，CMP通过使将被平坦化的表面相对于一加工处理表面来实施化学与研磨作用的组合，该加工处理表面具有各种程度的弹性、各种程度的研磨性、被可能含有各种程度研磨性的各种程度的化学侵蚀性浆剂浸润，这一切都依据工艺目标、工艺条件、材料与化学性质等。在铜CMP的例子中，实践上通常使用加工处理表面例如具有高硬度的垫。由于在铜双重镶嵌结构下方的典型坚硬的绝缘体12，压力是从中至高，并且由于加工处理表面与将被平坦化表面间产生的摩擦接触，通常造成在晶片表面处产生高的切应力。
在刚才所述的处理条件下，在该处铜上部覆盖16(参照图1)被去除且阻挡层18被暴露的该点，由CMP所处理的表面实际上是平坦的，然而不再同质，并且CMP的有效性急剧地降低。典型地，正是在该点处，当修改CMP工艺与处理条件，以便使用第二CMP工艺去除阻挡层18，但是包括有硬的阻挡层18和软的铜16’的异质表面无法由同一CMP操作来进行最优化处理。典型的半导体晶片被较不精确地处理而导致不太理想的结构，而非图1C所示的理想结构。
图1D显示典型的铜双重镶嵌结构，反映出异质的CMP处理的典型结构缺陷。CMP一般去除阻挡层18(参照图1B)且留下以阻挡层衬垫18’与钢填充16’衬垫的特征元件14，但标出了表面不规则，例如铜填充16’的凹陷20与跨越结构的较不平坦的表面22。较不平坦的表面22典型地也包括电介质侵蚀24。此外，因为铜是该结构的材料，且其为软的并且是具有相当化学活性的材料，所以防止铜填充16’的腐蚀与刮伤亦为严重的制作挑战。
需要一种用于铜、与其他导电材料、双重镶嵌结构制作的方法与设备，其利用CMP用于平坦化铜上部覆盖材料的同质部分的优点，且实施另一种更适合异质表面处理的制作工艺。应该实施该方法与设备以使制作效率最大化，设置双重镶嵌技术以更好地引入并开发新兴的相关技术。
发明内容
广泛而言，本发明通过提供一种在低K电介质绝缘体中形成双重镶嵌结构的方法来满足这些需求，其利用CMP用于其中CMP最有效的那些工艺，且利用刻蚀用于最适合刻蚀制作的那些工艺。此外，本发明的方法利用新兴的技术制作低K与超低K电介质结构。本发明可采用各种方式加以实施，包括工艺、设备、系统、器件、或方法。下文将说明本发明的若干实施例。
在一实施例中，公开了一种在绝缘体上制作半导体结构的方法。该方法包括形成低K电介质材料于绝缘体上方，以及形成压盖膜于该低K电介质材料上方。特征元件形成于具有由该低K电介质材料所限定的内表面的该低K电介质材料中。特征元件限定用以接收导电材料的区域。阻挡层形成于该压盖膜上方及特征元件的表面上方，且该特征元件被导电材料填充。该特征元件的填充留下了导电材料的上部覆盖量。该方法还包括进行化学机械平坦化(CMP)操作，以去除该导电材料的上部覆盖量。该CMP操作设置为在达到该阻挡层的至少一部分时停止。然后该方法进行干法刻蚀，以去除该阻挡层。干法刻蚀设置为使该压盖膜的至少一部分露出。
在另一实施例中，公开了一种在绝缘体上制作半导体结构的方法。该方法包括形成低K电介质材料于绝缘体上方，然后形成压盖膜于该低K电介质材料上方。该压盖膜是由至少两个邻接形成的材料层所限定。该方法接着形成特征元件于具有由该低K电介质材料所限定的内表面的低K电介质材料中。该特征元件限定用以接收导电材料的区域。该方法还包括形成阻挡层于该压盖膜上方及特征元件的表面上方。特征元件填充以导电材料，其留下导电材料的上部覆盖量。接着，该方法进行化学机械平坦化(CMP)操作，以去除该导电材料的该上部覆盖量。该CMP操作设置为在达到该阻挡层的至少一部分时停止。该方法继而进行第一干法刻蚀，以去除该阻挡层，使得该压盖膜的至少一部分露出；然后进行第二干法刻蚀，以去除该压盖膜的邻接形成的材料层的至少之一。
在另一个实施例中，公开了一种去除半导体结构中的一部分上部覆盖导电材料、阻挡层膜、与压盖膜的方法。该半导体结构具有低K电介质材料，其具有限定在其中用以形成导电通孔和导电通孔和沟槽的特征元件。此外，该低K电介质材料的顶表面具有压盖膜，且阻挡层膜作为特征元件的衬垫并形成于该压盖膜上方。导电材料填充特征元件并留下一部分上部覆盖导电材料于该阻挡层膜上方。该方法包括首先进行化学机械平坦化(CMP)操作，以去除该上部覆盖导电材料部分，当确定基本上去除了该上部覆盖导电材料部分时，停止CMP操作。接着，该方法包括移动该半导体结构至等离子体刻蚀台且进行初始等离子体刻蚀，以去除该阻挡层膜。该方法然后进行后续等离子体刻蚀，以去除该压盖膜的至少一部分。该方法然后包括确定是否要求下一个低K电介质层。倘若要求下一个低K电介质层，则形成下一个低K电介质层且重复该方法。
本发明的优点众多。本发明其中之一的显著有益之处与优点在于使用CMP用于适合CMP的制作操作，且使用刻蚀用于更好地适合刻蚀的那些操作。所形成的结构更精确且具有更少的废料和缺陷而制造。
本发明的方法的另一有益之处是适应超低K电介质的新兴技术，因而可以在引入新材料和结构时加以实施。
从下文附有图示的详细说明中将更明了本发明的其他优点，其中图示是用以举例说明本发明的原理。
附图说明
通过下文附有图示的详细说明将更容易理解本发明，其中相同的参考符号表示相同的结构元件。
图1A显示具有其中制造的典型的铜双重镶嵌结构的半导体晶片的一部分。
图1B显示在已经进行第一CMP工艺之后，图1A所示的具有其中制造的铜双重镶嵌结构的半导体晶片的一部分。
图1C显示制作于半导体晶片的一部分中的双重镶嵌结构的理想实现。
图1D显示典型的双重镶嵌结构，反映出异质的CMP处理的结构缺陷。
图2A显示依据本发明一实施例的制作于多孔低K电介质绝缘体中的铜低K双重镶嵌结构。
图2B显示依据本发明一实施例的在超温和CMP完成时图2A的铜低K双重镶嵌结构。
图2C显示依据本发明一实施例的在阻挡层刻蚀完成时图2A与2B的铜低K双重镶嵌结构。
图2D显示依据本发明一实施例的在压盖膜的薄化刻蚀完成时图2A至2C的铜低K双重镶嵌结构。
图3A显示依据本发明一实施例的图2A至2C所示的铜低K双重镶嵌结构的近观剖面图。
图3B显示依据本发明一实施例的具有压盖膜复合堆叠的结构的一部分。
图4A显示依据本发明一实施例的铜低K双重镶嵌结构的制作方法的一般概览流程图。
图4B显示依据本发明一实施例的铜低K双重镶嵌结构的制作方法的流程图。
具体实施方式
公开了制作具有低K电介质性质的电介质结构的方法的发明。在优选实施例中，方法包括使用超温和的CMP去除铜上部覆盖以及使用第一刻蚀去除阻挡层而制作铜双重镶嵌结构于低K电介质绝缘体中。倘若需要薄化压盖膜则进行第二刻蚀，且额外地降低低K结构的K值。
在下列说明中，列举众多具体细节以彻底了解本发明。然而，对于本领域技术人员来讲应当理解的是，本发明可以在不具备这些具体细节中的若干项或全部项的情况下来加以实施。换言之，已知的工艺操作并未被详加说明，以避免不必要地混淆本发明。
铜双重镶嵌结构经常制作于低K电介质绝缘体中以形成铜低K双重镶嵌结构。虽然铜已经成为用于一般结构的优选导电材料，但低K电介质的技术进展导致了低K电介质绝缘体的根本性结构改变。这些根本性结构改变需要使用新的制作方式以形成铜低K双重镶嵌结构。此外，虽然因铜在半导体结构中的优选实施性而在本发明优选实施例中使用了铜，但应当理解的是本发明不限于使用铜作为导电材料。相反地，在该文中铜仅为示例性的实施例，所描述的方法与结构通常可应用于任何导电材料，例如，钨与铝仅为使用于低K电介质双重镶嵌结构中的多种导电材料中的两种。
低K电介质绝缘体中的一种根本性结构改变是迁移成多孔与高度多孔的电介质材料。所形成的结构对于现有技术结构而言具有显著的进步，但还需要进行制作和工艺上的改进。具有如前所述缺陷的以第一CMP去除铜上部覆盖与以第二CMP去除阻挡层且平坦化表面的典型的制作工艺，将需要修改与再设计以实现所期望的结果。
下面将说明在铜低K双重镶嵌结构与铜超低K双重镶嵌结构的制作中通常的两阶段化方法。第一阶段包括去除铜上部覆盖，第二阶段包括去除阻挡层。在一个实施例中，将说明额外的结构制作工艺，其在去除阻挡层之后执行，但是与阻挡层的去除是紧密关联的。
图2A显示依据本发明一实施例的制作于多孔低K电介质绝缘体102中的铜低K双重镶嵌结构100。在本文中，“低K电介质”一词是用以广泛地代表“低K电介质”与“超低K电介质”两者的电介质结构。获得指定为低K或超低K其中一种的K值、以及用以获得K值的具体材料与相关工艺已经超出本发明的范围。因而，应当理解的是低K电介质的统称是用以包括从那些制定为低K至那些制定为超低K的电介质范围。
如图2A所示，压盖膜110沉积于多孔低K电介质绝缘体102上方。然后，特征元件104，例如沟槽与通孔，形成于多孔低K电介质绝缘体102中，然后作为特征元件104的衬垫的阻挡层108被沉积并且形成位于压盖膜110上方的层。然后，铜填充沉积于形成铜上部覆盖106的阻挡层108上方的特征元件104中。如同下文中参照图3A与3B更详加说明的，在一个实施例中，压盖膜110是用以在结构制作中保护多孔低K电介质绝缘体102，且在去除阻挡层108时作为刻蚀停止。在一实施例中，铜双重镶嵌制作中的阻挡层108典型是由钽与氮化钽中的一种来制作的。
接着对于图2A所示的铜低K双重镶嵌结构100进行处理以去除铜上部覆盖106。此外，铜低K双重镶嵌结构100的表面需要被平坦化，来使后续的结构工艺最优化。对于去除铜上部覆盖106与表面平坦化而言，CMP仍为可选的工艺。不像现有技术铜双重镶嵌应用中的CMP，本发明的一实施例进行超温和的CMP工艺以去除铜上部覆盖106。
如前参照图1A至1D所述，现有技术铜CMP典型地是使用具有高硬度的加工处理表面并在高压力下进行的。这导致高压力施加于电介质绝缘体上，并且高切应力在将制作的结构的表面层处。在现有技术结构中，电介质绝缘体，例如石英、硅、二氧化硅等的相对硬度可充分地抵抗高压力。然而，即使在具有硬的电介质绝缘体的结构中，高切应力仍可造成例如阻挡层/电介质结处的剥离的结构缺陷。
在本发明的一实施例中，图2A所示的铜低K双重镶嵌结构100是使用超温和的CMP来处理。现有技术铜双重镶嵌CMP所施加的高压力可造成多孔低K电介质绝缘体102的结构缺陷，且切应力可造成压盖膜110处的分离。超温和的CMP有效地去除铜上部覆盖106，并且平坦化阻挡层108处的结构表面。依据本发明的一实施例，超温和的CMP使用位于挠性的或柔顺性的垫、带、滚筒、或其他处理核心或工具上方的坚硬外表的加工处理表面。这样就提供并给出了一种坚硬表面。在一实施例中，加工处理表面是次开孔(sub-aperture)CMP工艺系统中所用的处理垫。在另一实施例中，加工处理表面是线性带驱动(linear belt-drive)CMP工艺系统中所用的CMP带。在又一实施例中，加工处理表面是配置在滚筒型CMP工艺系统的一个或更多的滚筒。
除了位于挠性的垫、带、滚筒、或其他处理核心或工具上方的坚硬外表的加工处理表面之外，超温和的CMP还以浆剂中添加少量的研磨剂或不添加研磨剂来执行。在一实施例中，所有要求的研磨性都由加工处理表面提供。在另一实施例中，软性研磨剂包括在加工处理的浆剂中。在一实施例中，软性研磨剂是添加到用以处理具有足够的压盖膜110的结构的浆剂中，用以保护多孔低K电介质绝缘体102来避免由软性研磨剂的添加所导致的额外压力，并且避免由软性研磨剂的添加所导致的切应力的任何增加。
在一实施例中，使用超温和的CMP的铜去除是通过使用由抑制剂协助的直接电荷转移化学方式所促成的。在一实施例中，所使用的直接电荷转移化学方式是Cu0+Fe3+→Cu2+Fe2+，以去除并平坦化铜上部覆盖106。在一实施例中，使用有机大分子抑制剂以增强平坦化。还使用抑制剂来防止表面氧化物膜的形成。
在本发明的一实施例中，使用超温和的CMP以去除铜上部覆盖106，并平坦化阻挡层108上层处的铜低K双重镶嵌结构100的表面。图2B显示依据本发明一实施例的超温和的CMP完成时，图2A的铜低K双重镶嵌结构100。特征元件104被铜填充106’填充且由阻挡层108作为衬垫。结构100的表面现在为异质的，且包括铜填充106’与阻挡层108。在表面处，阻挡层108紧接地位于压盖膜110上方，压盖膜110位于多孔低K电介质绝缘体102上方。下一制作工艺是去除结构表面处的阻挡层108。
如前参照图1A至1D所述，现有技术结构制作包括第二CMP工艺以去除阻挡层108。典型地，在铜双重镶嵌结构中，阻挡层108是一般有弹性的钽或氮化钽材料。此外，在与有效的CMP化学物质组合或在有效的CMP化学物质存在的情况中，钽倾向于形成挥发性的氟化物。虽然阻挡层108的厚度典型地仅为
Figure C0282630000121
至但阻挡层108的CMP因化学性与机械弹性、且阻挡层108仅为包括有软性铜的异质表面的一部分而特别具有挑战性。因而，CMP是不太理想的工艺选择。
在一实施例中，阻挡层108的去除是使用干法刻蚀工艺，例如等离子体刻蚀而实现的。将于下文参照图3A与3B较详细讨论的压盖膜110是选择成具有高的刻蚀选择性。然后使用压盖膜110，除了用于保护多孔电介质绝缘体102以外还作为刻蚀停止部分，通过刻蚀有效地去除阻挡层108。应当理解的是，在一实施例中，通过刻蚀迅速且轻易地去除
Figure C0282630000131
至
Figure C0282630000132
厚的阻挡层，并具有极少的副产品，且铜不会形成挥发性的氟化物，从而在阻挡层108刻蚀期间防止了铜刻蚀或腐蚀。
图2C显示依据本发明一实施例在阻挡层108的刻蚀完成时图2A与2B的铜低K双重镶嵌结构100。铜低K双重镶嵌结构100包括其中形成有特征元件104的多孔低K电介质绝缘体102。特征元件104以阻挡层衬垫108’被衬垫，并填充以铜填充106’。压盖膜110覆盖多孔低K电介质绝缘体102的表面。
在本发明的一实施例中，进行额外的铜低K双重镶嵌结构100的制作。用以保护多孔低K电介质绝缘体102并且对于阻挡层108的刻蚀提供有效刻蚀停止的压盖膜110还可以增加复合多孔低K电介质/压盖膜堆叠的有效K值。在本发明的一实施例中，在阻挡层108刻蚀之后进行第二刻蚀以薄化压盖膜110，且降低复合多孔低K电介质/压盖膜堆叠的有效K。
图3A显示依据本发明一实施例图2A至2C所示的铜低K双重镶嵌结构100的近观剖面图。在图3A中，铜上部覆盖106位于阻挡层108上方，阻挡层108位于压盖膜110上方，压盖膜110位于多孔低K电介质绝缘体102上方。如前参照图2A至2C所述，在本发明的一实施例中进行CMP以去除铜上部覆盖106且平坦化阻挡层108处的表面。在一实施例中，接着进行等离子体刻蚀以去除压盖膜110上方的位于结构表面处的阻挡层108。等离子体刻蚀是用以去除阻挡层108，露出结构表面处的压盖膜110。因而，在一实施例中，压盖膜110作为等离子体刻蚀工艺的刻蚀停止部分。在一实施例中，压盖膜具有高度刻蚀选择性，适合于作为阻挡层108的材料例如钽与氮化钽，且具有最低可能的K值，以使多孔低K电介质/压盖膜的复合堆叠保持最低可能的有效K。
然而，压盖膜110需要足够厚以提供对于下方的多孔低K电介质绝缘体所必要的保护，当下方的电介质是高度多孔时，压盖膜110的厚度必须比对于多孔低K电介质的情况时更大。在一实施例中，压盖膜110的厚度范围是从大约
Figure C0282630000133
至大约且在一实施例中压盖膜的厚度为大约
Figure C0282630000135
然而，压盖膜110愈厚，堆叠的有效K愈高。在本发明的一实施例中，进行第二刻蚀工艺以薄化压盖膜110。通过薄化压盖膜110，可降低堆叠的有效K值。
在本发明的一实施例中，第二刻蚀是在阻挡层刻蚀之后进行的。第二刻蚀是用以薄化压盖膜110，因而在一实施例中进行的是定时的刻蚀工艺。在另一实施例中，精确度度量是包括在刻蚀室原位的，且精确监视压盖膜110刻蚀以去除预定厚度的压盖膜110。
在本发明的一实施例中，压盖膜110是单层膜，厚度从大约
Figure C0282630000141
至大约在一实施例中，压盖膜是具有至少两个邻接但可限定的层的复合堆叠膜，并且在另一实施例中是超过两个邻接但可限定的层，其中压盖膜堆叠的累积厚度的范围是从大约
Figure C0282630000143
至大约
Figure C0282630000144
图3B显示依据本发明一实施例的具有压盖膜复合堆叠110结构的一部分。图3B所示的复合堆叠压盖膜110包括上层110a与下层110b。在另一实施例中，压盖膜复合堆叠110包括多于两层。在所示的实例中，上层110a是对于阻挡层刻蚀具有选择性的材料，且在一实施例中阻挡层刻蚀是钽或氮化钽的刻蚀，以为了完全刻蚀阻挡层108，但是上层110a也需要适合于阻挡层108，以便第二刻蚀可有效地薄化或去除上层110a。此外，上层110a为压盖膜复合堆叠110提供厚度，以便在早期CMP与刻蚀工艺中保护下方的多孔低K电介质绝缘体102。
在图3B所示的实施例中，下层110b是最靠近多孔低K电介质绝缘体102的层。下层110b保持最低的K值以使所形成的结构保持最低可能的K值。在一实施例中，下层110是有机层，例如用于下层110b的材料是氧化硅、氮化硅、二氧化硅、氮氧化硅、碳化硅等。应当理解的是，下层110b是具有高刻蚀选择性，使得对于薄化刻蚀工艺与第二刻蚀工艺，以有效地去除或薄化上层110a，但留下下层110b原封不动。
图2D显示依据本发明一实施例的压盖膜110的薄化刻蚀完成时，图2A至2C的铜低K双重镶嵌结构100(参照图2A至2C)。所形成的铜低K双重镶嵌结构100包括其中形成有特征元件104的多孔低K电介质绝缘体102。特征元件104以阻挡层衬垫108’为衬垫，并填充以铜填充106’。薄化的压盖膜110’覆盖多孔低K电介质绝缘体102的表面。在一实施例中，薄化的压盖膜110’是单层压盖膜，该单层压盖膜已经由第二刻蚀操作加以处理以降低最初形成的压盖膜110(参照图2A至2C)的厚度，且在另一实施例中，薄化的压盖膜110’是多层压盖膜，具有至少两个邻接但可限定的层形成于最初的压盖膜110(参照图3A至3B)中，其中最上层110a(参照图3B)已经通过刻蚀而去除，或者其中已经使最上层110a薄化。
通过实施依据本发明实施例的压盖膜与方法，铜低K双重镶嵌结构可形成为保持最低可能的有效K。如前参照图2A至2D及图3A至3D所述，本发明实施例中的铜低K双重镶嵌结构的制作工艺包括CMP与刻蚀工艺，以及额外的刻蚀薄化。图4A与4B是用以显示依据本发明实施例的制作方法的略图。
图4A显示依据本发明一实施例的铜低K双重镶嵌结构的制作方法的一般概览流程图200。该方法开始于操作202，其中接收具有铜双重镶嵌结构制作于其中的绝缘体。在一实施例中，所接收的绝缘体是图2A所示的结构。在一实施例中是多孔低K电介质绝缘体的绝缘体制作有以阻挡层作为衬垫的特征元件。压盖膜已经形成于绝缘体表面上方，且阻挡层位于绝缘体的表面上的压盖膜上方。铜填充已经沉积到特征元件内，并且铜上部覆盖覆盖了阻挡层。
该方法继续至操作204，其中进行CMP操作以去除铜上部覆盖并且将表面平坦化。在一实施例中，在操作204完成时，绝缘体如图2B所示。铜上部覆盖已经由CMP去除，且平坦化的表面包括阻挡层与填充特征元件的铜。
该方法接着进行操作206，其中进行刻蚀工艺以去除阻挡层。在一实施例中具有高度刻蚀选择性的压盖膜，与保留在特征元件的壁和特征元件中的铜填充物上的阻挡层的边缘一起如图2C所示那样保留在绝缘体的表面上。
该方法在操作208结束，其中进行第二刻蚀以薄化电介质压盖膜。在一实施例中，压盖膜是通过一简短、定时的刻蚀来加以处理，以薄化压盖膜且降低复合多孔电介质/压盖膜堆叠的有效K值。在完成薄化之后，该方法即完毕。在一实施例中，所制作的结构如图2D所示。
图4B显示依据本发明一实施例的铜低K双重镶嵌结构的制作方法的流程图250。图4B给出了比图4A所示的一般概览更详细的流程图。
该方法开始于操作252，其中接收适合于半导体制作的多孔低K电介质。在一实施例中，多孔低K电介质绝缘体是高度多孔电介质绝缘体。
该方法继续于操作254，其中压盖膜被沉积或以其他方式形成于多孔低K电介质绝缘体上方。在一实施例中，压盖膜对于钽与氮化钽的刻蚀具有高度选择性，钽与氮化钽通常用于阻挡层形成。在一实施例中，压盖膜被沉积或以其他方式形成为厚度
Figure C0282630000161
至
Figure C0282630000162
且在一实施例中，压盖膜的厚度是大约
该方法继续于操作256，其中具有压盖膜的多孔低K电介质绝缘体被构图以形成特征元件。依据已知的光刻技术，特征元件图形被构图为覆盖多孔低K电介质结构的压盖膜。该方法然后前进至操作258，其中穿过压盖膜刻蚀特征元件并到达多孔低K电介质绝缘体中。该特征元件包括沟槽与通孔，特征元件制作工艺包括先沟槽(trench-first)制作以及先通孔(via-first)制作。
该方法接着完成操作260，其中阻挡层被沉积或以其他方式形成于特征元件的表面上方且覆盖位于多孔低K电介质结构的表面上的压盖膜。特征元件的表面包括多孔低K电介质绝缘体中特征元件的壁与底。在一实施例中，阻挡层是钽阻挡层。在另一实施例中，阻挡层是氮化钽阻挡层。在额外的实施例中，阻挡层是提供用于在铜或其他导电材料与多孔低K电介质结构之间足够的衬垫性质、以及足够的抛光停止性质，以表示使铜上部覆盖的CMP结束的任何材料。
接着，该方法进行操作262，其中铜沉积到特征元件中，填充特征元件并且导致铜上部覆盖位于阻挡层上方、压盖膜位于绝缘体的表面上方。在一实施例中，使用铜作为低K双重镶嵌结构中的导电材料。在其他实施例中，使用例如钨、铝等导电材料。在一实施例中，操作262完成时的结构如图2A所示。
该方法进展至操作264，其中铜上部覆盖由超温和的CMP去除，且表面被平坦化并使阻挡层露出，且该表面基本上包括特征元件中的铜填充与阻挡层。在一实施例中，超温和的CMP是如前所述且包括位于挠性与柔顺性处理工具或核心上方的坚硬外表的加工处理表面，在一实施例中，使用无研磨性浆剂应用于被制作的结构的表面上。在一实施例中，通过使用抑制剂协助的直接电荷转移化学方式来去除并平坦化铜。在一实施例中，一旦在操作264中已经去除铜上部覆盖且将表面平坦化，则结构如图2B所示。
该方法继续于操作266，其中通过刻蚀工艺去除阻挡层。在一实施例中，压盖膜具有高度刻蚀选择性，且阻挡层的厚度约为
Figure C0282630000171
至
Figure C0282630000172
因而刻蚀是一道快速工艺，且副产品少。在一实施例中，当操作266完成时，结构如图2C所示。
该方法结束于操作268，其中进行第二刻蚀工艺以薄化压盖膜。在一实施例中，压盖膜是具有至少二层的多层膜。在该实施例中，最上层基本上是通过刻蚀来去除，且剩下的复合低K电介质/压盖膜堆叠的有效K被降低。在另一实施例中，压盖膜是单层膜，且薄化刻蚀工艺是定时的刻蚀，以去除压盖膜的一部分从而降低复合低K电介质/压盖膜堆叠的有效K。一旦压盖膜已经在操作268中薄化，该方法即完毕。在本发明的一实施例中，所形成的铜低K双重镶嵌结构如图2D所示。
虽然为了清楚理解的目的已经详细说明本发明，但显然可以在附属的权利要求书范围内进行特定的变化与修改。因此，本实施例仅作为实例之用而非限制，且本发明不限于本文所给的细节，可以在附属的权利要求书与等效表述范围内进行修改。

Claims (19)

1.一种在绝缘体上制作半导体结构的方法，包括：
在绝缘体上形成低K电介质材料；
在该低K电介质材料上形成压盖膜；
在该低K电介质材料中形成特征元件，该特征元件具有由该低K电介质材料所限定的内表面，该特征元件限定用以接收导电材料的区域；
在该压盖膜上与该特征元件的内表面上形成阻挡层；
以该导电材料填充特征元件，该填充留下该导电材料的上部覆盖量；
进行化学机械平坦化操作，以去除该导电材料的该上部覆盖量，该化学机械平坦化操作设置为当达到该阻挡层的至少一部分时停止；以及
进行干法刻蚀，以去除该阻挡层，干法刻蚀设置为使得该压盖膜的至少一部分露出，
其中该化学机械平坦化操作是其中使用无研磨性浆剂、以及其中使用抑制剂协助的直接电荷转移化学方式的超温和的化学机械平坦化操作。
2.根据权利要求1所述的在绝缘体上制作半导体结构的方法，其中该导电材料是铜。
3.根据权利要求1所述的在绝缘体上制作半导体结构的方法，其中该阻挡层是钽与氮化钽中的一种。
5.根据权利要求1所述的在绝缘体上制作半导体结构的方法，其中该低K电介质材料是多孔低K电介质材料与高度多孔低K电介质材料中的一种。
6.根据权利要求1所述的在绝缘体上制作半导体结构的方法，其中该特征元件包括沟槽特征元件与通孔特征元件。
7.根据权利要求1所述的在绝缘体上制作半导体结构的方法，还包括进行第二干法刻蚀以薄化该压盖膜，该薄化设置为在不去除该压盖膜的情况下减少该压盖膜的厚度。
8.根据权利要求7所述的在绝缘体上制作半导体结构的方法，其中该压盖膜的厚度位于5
Figure C028263000002C1
与500
Figure C028263000002C2
之间。
9.一种在绝缘体上制作半导体结构的方法，包括：
在绝缘体上形成低K电介质材料；
在低K电介质材料上形成压盖膜，该压盖膜是通过至少两个邻接形成的材料层所限定；
在该低K电介质材料中形成特征元件，该特征元件具有由该低K电介质材料所限定的内表面，该特征元件限定用以接收导电材料的区域；
在该压盖膜上和该特征元件的内表面上形成阻挡层；
以该导电材料填充该特征元件，该填充留下该导电材料的上部覆盖量；
进行化学机械平坦化操作，以去除该导电材料的该上部覆盖量，该化学机械平坦化操作设置为当达到该阻挡层的至少一部分时停止；
进行第一干法刻蚀，以去除该阻挡层，该干法刻蚀设置为使得该压盖膜的至少一部分露出；以及
进行第二干法刻蚀，以去除该压盖膜的邻接形成的材料层中的至少一层。
10.根据权利要求9所述的在绝缘体上制作半导体结构的方法，其中该低K电介质材料是多孔低K电介质材料与高度多孔低K电介质材料中的一种。
11.根据权利要求9所述的在绝缘体上制作半导体结构的方法，其中由该至少两个邻接形成的材料层所限定的该压盖膜的厚度位于5
Figure C028263000003C1
与500
Figure C028263000003C2
之间。
12.根据权利要求9所述的在绝缘体上制作半导体结构的方法，其中由该至少两个邻接形成的材料层所限定的该压盖膜的厚度是50
Figure C028263000003C3
13.根据权利要求9所述的在绝缘体上制作半导体结构的方法，其中该导电材料是铜。
14.根据权利要求9所述的在绝缘体上制作半导体结构的方法，其中该化学机械平坦化操作是其中使用无研磨性浆剂、以及其中使用抑制剂协助的直接电荷转移化学方式的超温和的化学机械平坦化操作。
15.一种用于去除上部覆盖导电材料部分、阻挡层膜与压盖膜的方法，在具有低K电介质材料的半导体结构中，该低K电介质材料具有限定在其中的特征元件，用以形成导电通孔和沟槽，该低K电介质材料的顶表面具有压盖膜，阻挡层膜衬垫该特征元件并形成于该压盖膜上，并且导电材料填充该特征元件并且在该阻挡层膜上留下一部分上部覆盖导电材料，该方法包括：
(a)进行化学机械平坦化操作，以去除该上部覆盖导电材料部分；
(b)当确定将基本上去除该上部覆盖导电材料部分时，停止该化学机械平坦化操作；
(c)移动该半导体结构至等离子体刻蚀台；
(d)进行初始等离子体刻蚀，以去除该阻挡层膜；
(e)进行后续等离子体刻蚀，以去除该压盖膜的至少一部分；以及
(f)确定是否要求下一个低K电介质层；并且
倘若要求下一个低K电介质层，
则形成该下一个低K电介质层且重复(a)至(f)。
16.根据权利要求15所述的方法，其中该化学机械平坦化操作是其中使用无研磨性浆剂、以及其中使用抑制剂协助的直接电荷转移化学方式的超温和的化学机械平坦化操作。
17.根据权利要求15所述的方法，其中由至少两个邻接形成的材料层所限定的该压盖膜的厚度位于5
Figure C028263000004C1
与500
Figure C028263000004C2
之间。
18.根据权利要求15所述的方法，其中该压盖膜的厚度为50
Figure C028263000004C3
19.根据权利要求18所述的方法，其中该压盖膜是由单材料层限定的。
20.根据权利要求18所述的方法，其中该压盖膜是由具有至少两个邻接形成的材料层的多个层所限定的。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7232766B2 (en) * 2003-03-14 2007-06-19 Lam Research Corporation System and method for surface reduction, passivation, corrosion prevention and activation of copper surface
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
US7009281B2 (en) * 2003-03-14 2006-03-07 Lam Corporation Small volume process chamber with hot inner surfaces
US7217649B2 (en) * 2003-03-14 2007-05-15 Lam Research Corporation System and method for stress free conductor removal
US20040256671A1 (en) * 2003-06-17 2004-12-23 Kuo-Tai Huang Metal-oxide-semiconductor transistor with selective epitaxial growth film
KR100960687B1 (ko) * 2003-06-24 2010-06-01 엘지디스플레이 주식회사 구리(또는 구리합금층)를 포함하는 이중금속층을 일괄식각하기위한 식각액
US7737556B2 (en) * 2005-09-30 2010-06-15 Taiwan Semiconductor Manufacturing Co., Ltd Encapsulated damascene with improved overlayer adhesion
US7727894B2 (en) * 2006-01-04 2010-06-01 Agere Systems Inc. Formation of an integrated circuit structure with reduced dishing in metallization levels
US20080303098A1 (en) * 2007-06-07 2008-12-11 Texas Instruments, Incorporated Semiconductor Device Manufactured Using a Method to Reduce CMP Damage to Low-K Dielectric Material
DE102008045035B4 (de) * 2008-08-29 2017-11-16 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verbessern der Strukturintegrität von Dielektrika mit kleinem ε in Metallisierungssystemen von Halbleiterbauelementen unter Anwendung einer Risse verhindernden Materialschicht
CN102543845B (zh) * 2010-12-29 2014-10-22 中芯国际集成电路制造(北京)有限公司 半导体器件及其制作方法
KR102274775B1 (ko) 2014-11-13 2021-07-08 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100381537C (zh) * 1998-08-31 2008-04-16 日立化成工业株式会社 金属用研磨液及研磨方法
US6221775B1 (en) * 1998-09-24 2001-04-24 International Business Machines Corp. Combined chemical mechanical polishing and reactive ion etching process
US6071809A (en) * 1998-09-25 2000-06-06 Rockwell Semiconductor Systems, Inc. Methods for forming high-performing dual-damascene interconnect structures
JP3279276B2 (ja) * 1999-01-27 2002-04-30 日本電気株式会社 半導体装置の製造方法
JP2000252286A (ja) * 1999-02-25 2000-09-14 Nec Corp 半導体装置の製造方法
US6207570B1 (en) * 1999-08-20 2001-03-27 Lucent Technologies, Inc. Method of manufacturing integrated circuit devices
JP3805588B2 (ja) * 1999-12-27 2006-08-02 株式会社日立製作所 半導体装置の製造方法
TW451405B (en) * 2000-01-12 2001-08-21 Taiwan Semiconductor Mfg Manufacturing method of dual damascene structure
US6184128B1 (en) * 2000-01-31 2001-02-06 Advanced Micro Devices, Inc. Method using a thin resist mask for dual damascene stop layer etch

Also Published As

Publication number Publication date
JP2005525692A (ja) 2005-08-25
US6653224B1 (en) 2003-11-25
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AU2002360756A1 (en) 2003-07-24
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KR20040068351A (ko) 2004-07-30
WO2003058703A1 (en) 2003-07-17
TW200301544A (en) 2003-07-01
CN1610965A (zh) 2005-04-27
KR100974839B1 (ko) 2010-08-11

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