KR100940650B1 - Contact of electro static discharge device and semiconductor device and manufacturing method of contact for electro static discharge device and semiconductor device - Google Patents

Contact of electro static discharge device and semiconductor device and manufacturing method of contact for electro static discharge device and semiconductor device Download PDF

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Abstract

실시예에 따른 정전방지 소자와 반도체 소자의 컨택 형성 방법은 정전방지 소자의 액티브 영역, 제1 폴리게이트, 반도체 소자의 액티브 영역, 블랑킷 트렌치 형태의 제2 폴리게이트 위에 TEOS층 및 BPSG층을 포함한 PMD층이 형성되는 단계; 상기 제1 폴리게이트의 일부를 개구시킨 컨택 패턴이 형성되는 단계; 상기 컨택 패턴 아래의 TEOS층이 노출되는 시점을 기준으로 BPSG층을 등방성 식각으로 과도식각하여 제1 폴리게이트 트렌치를 형성하는 제1 식각 공정 단계; 이방성 식각을 진행하여 상기 제1 폴리게이트 트렌치 내부의 TEOS층을 제거하고, 상기 제2 폴리게이트를 제외한 상기 반도체 소자의 액티브 영역 위의 TEOS층을 제거하는 제2 식각 공정 단계를 포함한다.In an embodiment, a method of forming a contact between an antistatic device and a semiconductor device may include a TEOS layer and a BPSG layer on an active region, a first polygate, an active region of a semiconductor device, and a second polygate in the form of a blanket trench. Forming a PMD layer; Forming a contact pattern opening a portion of the first polygate; A first etching process step of over-etching the BPSG layer by isotropic etching based on a time point at which the TEOS layer under the contact pattern is exposed to form a first polygate trench; Performing anisotropic etching to remove the TEOS layer inside the first polygate trench and to remove the TEOS layer on the active region of the semiconductor device excluding the second polygate.

실시예에 의하면, 단일 마스크 및 식각 공정을 통하여 정전방지 소자의 노멀 컨택과 반도체 소자의 블랑킷 컨택을 동시에 구현할 수 있으며, 따라서 생산 단가를 감소시키고 생산량을 극대화할 수 있는 효과가 있다.According to the embodiment, the normal contact of the antistatic device and the blanket contact of the semiconductor device may be simultaneously implemented through a single mask and an etching process, thus reducing the production cost and maximizing the yield.

정전방지(ESD) 소자, MOSFET, 노멀/블랑킷 컨택, 등방성/이방성 식각 Antistatic (ESD) Devices, MOSFETs, Normal / Blanket Contacts, Isotropic / Anisotropic Etching

Description

정전방지 소자와 반도체 소자의 컨택 및 정전방지 소자와 반도체 소자의 컨택 형성 방법{Contact of electro static discharge device and semiconductor device and manufacturing method of contact for electro static discharge device and semiconductor device}Contact of electrostatic discharge device and semiconductor device and method of contact formation of antistatic device and semiconductor device {Contact of electro static discharge device and semiconductor device and manufacturing method of contact for electro static discharge device and semiconductor device}

실시예는 정전방지 소자 및 반도체 소자의 컨택 구조에 관하여 개시한다.The embodiment discloses a contact structure of an antistatic element and a semiconductor element.

또한, 실시예는 정전방지 소자 및 반도체 소자의 컨택 형성 방법에 관하여 개시한다.The embodiment also discloses a method for forming a contact for an antistatic device and a semiconductor device.

하나의 기판에 정전방지(ESD; Electro-Static Discharge) 소자와 MOSFET(Metal-Oxide Semiconductor Field-Effect Transistor) 등의 반도체 소자를 동시에 구현하는 경우, 정전방지 소자 영역에 노멀 컨택(normal contact)을 형성하고, 반도체 소자 영역에 블랑킷 컨택(blanket contact)을 형성하게 된다.When a semiconductor device such as an electrostatic discharge (ESD) device and a metal-oxide semiconductor field-effect transistor (MOSFET) is simultaneously implemented on one substrate, a normal contact is formed in the antistatic device area. In addition, a blanket contact is formed in the semiconductor device region.

상기 노멀 컨택과 블랑킷 컨택을 단일 마스크를 이용하여 형성하는 경우, 정전방지 소자 영역과 반도체 소자 영역에 TEOS(Tetraethyl orthosilicate; Si(C2H5O4))와 BPSG(Borophosphosilicate Glass)를 차례대로 증착하여 PMD(Polysilicon-metal dielectric)층을 형성하고, 정전방지소자 폴리(poly) 위에 노멀 컨택을 형성하기 위하여 패턴을 형성한다. 이때 블랑킷 컨택 영역은 패턴을 필요로 하지 않는다.When the normal contact and the blanket contact are formed using a single mask, TEOS (Tetraethyl orthosilicate; Si (C 2 H 5 O 4 )) and BPSG (Borophosphosilicate Glass) are sequentially formed in the antistatic device region and the semiconductor device region. By depositing to form a polysilicon-metal dielectric (PMD) layer, a pattern is formed to form a normal contact on the antistatic device poly. In this case, the blanket contact region does not require a pattern.

상기 노멀 컨택의 경우, 후속 메탈 갭필(metal gap fill)을 위하여 와인 글래스 형태의 트랜치를 형성하는데, 등방성 식각을 진행한 후, 이방성 식각을 진행하여 원하는 프로파일의 트랜치를 형성한다.In the case of the normal contact, a trench in the shape of a wine glass is formed for a subsequent metal gap fill. After the isotropic etching, the anisotropic etching is performed to form a trench of a desired profile.

그러나, 식각 공정이 진행된 후 블랑킷 컨택에 일정량 이상 확보되어야 하는 PMD층이 과도하게 제거되는 현상이 발생되므로 컨택 상의 절연 기능이 이루어지지 않는다. 이러한 현상은 다음과 같은 요인에 의하여 설명될 수 있다.However, after the etching process, the phenomenon that the PMD layer, which should be secured to a certain amount or more, is excessively removed after the etching process occurs, thereby preventing insulation on the contact. This phenomenon can be explained by the following factors.

첫째, 서로 상이한 컨택 구조로 인하여, 정전방지 소자 영역의 PMD층은 약 6500Å의 두께로 형성되고, 반도체 소자 영역의 PMD층은 약 5200Å의 두께로 형성되므로, 식각 공정시 반도체 소자 영역의 PMD층은 대부분 제거될 수 밖에 없다.First, due to the different contact structures, the PMD layer of the antistatic device region is formed to have a thickness of about 6500 GPa, and the PMD layer of the semiconductor device region is formed to have a thickness of about 5200 GPa. Most will have to be removed.

즉, 반도체 소자 영역의 트렌치 폴리 위에서 약 1000Å 이하의 BPSG가 식각되도록 관리되어야 하나, 증착 시 두께의 차이로 인하여, 트렌치 폴리 위에서 약 2000Å 이상의 BPSG가 식각된다.That is, the BPSG of about 1000 GPa or less should be managed to be etched on the trench poly of the semiconductor device region, but due to the difference in thickness during deposition, the BPSG of about 2000 GPa or more may be etched on the trench poly.

따라서, 반도체 소자 영역의 BPSG 손실(Loss)을 약 1000Å 이하로 관리하면서 정전방지 소자의 컨택을 동시에 형성하는 것은 불가능하다.Therefore, it is impossible to simultaneously form the contact of the antistatic device while managing the BPSG loss (Loss) of the semiconductor device area to about 1000 mW or less.

둘째, 정전방지 소자의 폴리 위에 형성되는 컨택의 접촉성을 향상시키기 위하여, 마스크를 이용하여 충분한 양의 식각을 처리해야 하는데 반하여, 반도체 소자 영역의 컨택은 식각률을 최대한 낮게 유지하여 트렌치 폴리 위의 절연막이 덜 손실되도록 해야 한다. 이는 컨택 식각 공정에 대한 모순적인 상황을 유발한다.Second, in order to improve the contactability of the contact formed on the poly of the antistatic device, a sufficient amount of etching must be processed by using a mask, whereas the contact of the semiconductor device region maintains the etch rate as low as possible, thereby insulating the insulating film on the trench poly. Should be made less loss. This causes a contradictory situation for the contact etching process.

도 1은 반도체 소자만을 형성하는 경우 및 반도체 소자와 정전방지 소자를 함께 형성하는 경우를 컨택 식각 후 촬영한 사진이다.FIG. 1 is a photograph taken after contact etching of forming only a semiconductor device and forming a semiconductor device and an antistatic device together.

도 1의 (a) 도면은 반도체 소자만을 형성하는 경우로서, 기판(a1) 상에 트렌치 폴리(a2)가 형성되고, 트렌치 폴리(a2) 위에 일정량의 BPSG(a3)가 남아 있음을 알 수 있으며, 잔존된 BPSG(a2)가 메탈층(a4)과의 절연막 기능을 수행함을 알 수 있다.FIG. 1A illustrates only a case of forming a semiconductor device, in which a trench poly (a2) is formed on a substrate (a1), and a certain amount of BPSG (a3) remains on the trench poly (a2). It can be seen that the remaining BPSG (a2) performs an insulating film function with the metal layer (a4).

이는 반도체 소자 영역의 블랑킷 컨택을 위한 식각만을 진행함으로써 공정 마진을 확보할 수 있기 때문이다.This is because the process margin can be secured only by etching for the blanket contact of the semiconductor device region.

반면, (b) 도면은 반도체 소자와 정전방지 소자를 함께 형성하는 경우, 반도체 소자 영역을 촬영한 것으로서, 기판(b1)에 트렌치 폴리(b2)가 형성되고, 트렌치 폴리(b2) 위에 BPSG가 모두 제거된 것을 확인할 수 있다. 이는 전술한 대로 컨택 식각 공정에 대한 모순적인 상황이 유발되었기 때문이다.On the other hand, (b) in the case where the semiconductor element and the antistatic element are formed together, the semiconductor element region is photographed, and the trench poly (b2) is formed on the substrate b1, and all the BPSGs are formed on the trench poly (b2). You can see it removed. This is because a contradictory situation has arisen for the contact etching process as described above.

실시예는 정전방지 소자의 노멀 컨택 상에 형성된 절연막은 최대한으로 식각되어 전도성이 향상되고, 반도체 소자의 블랑킷 컨택 상에 형성된 절연막은 최소한으로 식각되어 절연성이 향상되는 정전방지 소자와 반도체 소자의 컨택을 제공한다.In an embodiment, the insulating film formed on the normal contact of the antistatic device is etched to the maximum to improve conductivity, and the insulating film formed on the blanket contact of the semiconductor device is etched to the minimum so that the contact between the antistatic device and the semiconductor device is improved in insulation. To provide.

실시예는 단일 마스크 및 식각 공정을 통하여 정전방지 소자의 노멀 컨택과 반도체 소자의 블랑킷 컨택을 동시에 구현할 수 있는 컨택 형성 방법을 제공한다.The embodiment provides a method for forming a contact capable of simultaneously implementing a normal contact of an antistatic device and a blanket contact of a semiconductor device through a single mask and an etching process.

실시예에 따른 정전방지 소자와 반도체 소자의 컨택은 정전방지 소자용 제1 폴리게이트 및 반도체 소자용 제2 폴리게이트; 상기 제1 폴리게이트 및 제2 폴리게이트를 적어도 포함한 영역에 형성된 PMD층; 및 상기 제1 폴리게이트 위에 형성되고, 상기 PMD층의 위로부터 아래까지 와인 글래스 형태를 이루는 제1 폴리게이트 트렌치를 포함한다.The contact between the antistatic device and the semiconductor device according to the embodiment may include a first polygate for an antistatic device and a second polygate for a semiconductor device; A PMD layer formed in a region including at least the first polygate and the second polygate; And a first polygate trench formed on the first polygate and forming a wine glass from the top to the bottom of the PMD layer.

실시예에 따른 정전방지 소자와 반도체 소자의 컨택 형성 방법은 정전방지 소자의 액티브 영역, 제1 폴리게이트, 반도체 소자의 액티브 영역, 블랑킷 트렌치 형태의 제2 폴리게이트 위에 TEOS층 및 BPSG층을 포함한 PMD층이 형성되는 단계; 상기 제1 폴리게이트의 일부를 개구시킨 컨택 패턴이 형성되는 단계; 상기 컨택 패턴 아래의 TEOS층이 노출되는 시점을 기준으로 BPSG층을 등방성 식각으로 과도식각하여 제1 폴리게이트 트렌치를 형성하는 제1 식각 공정 단계; 이방성 식각을 진행 하여 상기 제1 폴리게이트 트렌치 내부의 TEOS층을 제거하고, 상기 제2 폴리게이트를 제외한 상기 반도체 소자의 액티브 영역 위의 TEOS층을 제거하는 제2 식각 공정 단계를 포함한다.In an embodiment, a method of forming a contact between an antistatic device and a semiconductor device may include a TEOS layer and a BPSG layer on an active region, a first polygate, an active region of a semiconductor device, and a second polygate in the form of a blanket trench. Forming a PMD layer; Forming a contact pattern opening a portion of the first polygate; A first etching process step of over-etching the BPSG layer by isotropic etching based on a time point at which the TEOS layer under the contact pattern is exposed to form a first polygate trench; Performing anisotropic etching to remove the TEOS layer inside the first polygate trench, and removing the TEOS layer on the active region of the semiconductor device excluding the second polygate.

실시예에 의하면, 단일 마스크 및 식각 공정을 통하여 정전방지 소자의 노멀 컨택과 반도체 소자의 블랑킷 컨택을 동시에 구현할 수 있으며, 따라서 생산 단가를 감소시키고 생산량을 극대화할 수 있는 효과가 있다.According to the embodiment, the normal contact of the antistatic device and the blanket contact of the semiconductor device may be simultaneously implemented through a single mask and an etching process, thus reducing the production cost and maximizing the yield.

첨부된 도면을 참조하여 실시예에 따른 정전방지 소자와 반도체 소자의 컨택 및 정전방지 소자와 반도체 소자의 컨택 형성 방법에 대하여 설명하는데, 설명의 편의를 위하여 정전방지 소자와 반도체 소자의 컨택 및 그 형성 방법을 함께 설명하기로 한다.A method of forming a contact between an antistatic device and a semiconductor device and a method of forming a contact between the antistatic device and the semiconductor device will be described with reference to the accompanying drawings.For convenience of description, the contact between the antistatic device and the semiconductor device and its formation are described. The method will be described together.

도 2는 실시예에 따른 정전방지 소자와 반도체 소자의 컨택을 형성하기 위하여 PMD층(140)이 증착된 후 형태를 도시한 측단면도이다.2 is a side cross-sectional view illustrating a form after the PMD layer 140 is deposited to form a contact between an antistatic device and a semiconductor device according to an exemplary embodiment.

도 2를 참조하면, 컨택을 형성하기 전의 실시예에 따른 정전방지 소자와 반도체 소자의 구조가 도시되어 있는데, 점선을 기준으로 좌측 영역(A)은 정전방지 소자가 형성된 영역이고, 우측 영역(B)은 가령 MOSFET와 같은 반도체 소자가 형성된 영역이다.Referring to FIG. 2, there is shown a structure of an antistatic device and a semiconductor device according to an embodiment before forming a contact. The left area A is an area where an antistatic device is formed, and the right area B is based on a dotted line. ) Is an area where a semiconductor element such as a MOSFET is formed.

반도체 기판(105), 예를 들어 단결정 실리콘 기판의 좌측 액티브 영역(A)에 P형 우물층, N형 우물층, N+영역, P+영역 등(정전방지 소자의 영역은 구체적으로 도시되지 않음)이 형성되고, 제1 폴리게이트(110)가 형성된다.A P type well layer, an N type well layer, an N + region, a P + region and the like (the region of the antistatic element is not specifically illustrated) are formed in the left active region A of the semiconductor substrate 105, for example, a single crystal silicon substrate. And a first polygate 110 is formed.

상기 제1 폴리게이트(110)와 기판(105) 사이에 제1 게이트절연막(112)이 형성된다.A first gate insulating layer 112 is formed between the first polygate 110 and the substrate 105.

상기 기판(105)의 우측 액티브 영역(B)에 소스 영역, 드레인 영역, 채널 영역 등(반도체 소자의 영역은 구체적으로 도시되지 않음)이 형성되고, 제2 폴리게이트(120)가 형성된다.A source region, a drain region, a channel region, etc. (the region of the semiconductor element is not specifically illustrated) are formed in the right active region B of the substrate 105, and the second polygate 120 is formed.

상기 제2 폴리게이트(120)와 기판(105) 사이에 제2 게이트절연막(122)이 형성된다.A second gate insulating layer 122 is formed between the second polygate 120 and the substrate 105.

이와 같이, 정전방지 소자의 제1 폴리게이트(110)와 반도체 소자의 제2 폴리게이트(120)가 형성된 상태에서, 기판 위에 PMD층(140)이 형성된다.As such, the PMD layer 140 is formed on the substrate in a state where the first polygate 110 of the antistatic device and the second polygate 120 of the semiconductor device are formed.

상기 PMD층(140)은 TEOS층과 BPSG층을 포함하는데, TEOS층이 약 1500Å 정도로 적층되고, BPSG층이 그위에 약 5000Å 정도의 두께로 형성된다.The PMD layer 140 includes a TEOS layer and a BPSG layer, wherein the TEOS layer is stacked about 1500 mW, and the BPSG layer is formed to a thickness of about 5000 mW thereon.

상기 TEOS층과 BPSG층은 유사한 산화막 재질로서, 실제 육안으로 구분이 힘들지만, 설명시 필요한 경우 각각 다른 도면 부호로 구분하여 설명하기로 한다.The TEOS layer and the BPSG layer are similar oxide film materials, but it is difficult to distinguish them with the naked eye.

이때, 정전방지 소자 영역(A)과 반도체 소자 영역(B)은 상이한 토폴로지를 가지며, 이는 PMD층(140)의 두께에도 영향을 주어 제1 폴리게이트(110) 위에는 약 6500Å(d1)의 PMD층(140)이 형성되나, 제2 폴리게이트(120)를 포함한 기판(105) 위에는 약 5200Å(d2)의 PMD층(140)이 형성된다.At this time, the antistatic device region A and the semiconductor device region B have different topologies, which affect the thickness of the PMD layer 140 and thus the PMD layer of about 6500 kPa (d1) on the first polygate 110. 140 is formed, but a PMD layer 140 of about 5200 kPa (d2) is formed on the substrate 105 including the second polygate 120.

도 3은 실시예에 따른 정전방지 소자와 반도체 소자의 컨택 패턴(150)이 형성된 후의 형태를 도시한 측단면도이다.3 is a side cross-sectional view illustrating a form after the contact pattern 150 of the antistatic device and the semiconductor device according to the embodiment is formed.

다음으로, 포토 리소그라피 공정을 진행하여 제1 폴리게이트(110) 부분의 PMD층(140) 위에 컨택 패턴(150)을 형성한다.Next, a photolithography process is performed to form a contact pattern 150 on the PMD layer 140 of the first polygate 110.

상기 컨택 패턴(150)은 포토레지스트를 포함하며, 제1 폴리게이트(110)를 노출시키는 트렌치를 형성하기 위하여 PMD층(140)의 일부를 개구한다.The contact pattern 150 includes a photoresist, and opens a portion of the PMD layer 140 to form a trench that exposes the first polygate 110.

도 4는 실시예에 따른 정전방지 소자와 반도체 소자의 컨택을 형성하기 위한 제1 식각 공정이 처리된 후의 형태를 도시한 측단면도이다.4 is a side cross-sectional view illustrating a form after a first etching process for forming a contact between an antistatic device and a semiconductor device according to an embodiment is processed.

이어서, 제1 식각 공정을 처리하는데, 제1 식각 공정은 공정 변수의 조절이 용이한 플라즈마 방식의 건식 식각 장비에 의하여 이루어진다.Subsequently, the first etching process is processed, and the first etching process is performed by a dry etching apparatus of a plasma type, in which process parameters can be easily adjusted.

상기 공정 변수를 조절하여 상이한 등방성(isotropic) 식각 특성 및 프로파일을 구현할 수 있으며, 도 4에 도시된 것처럼, 제1 폴리게이트(110) 위의 PMD층(140)은 와인 글래스 형태로 식각된다.The process variables may be adjusted to implement different isotropic etching characteristics and profiles, and as shown in FIG. 4, the PMD layer 140 on the first polygate 110 is etched in the form of wine glass.

이때, 제1 식각공정은 PMD층(140) 중 TEOS층(142)이 드러나는 시점까지 BPSG층(141)을 과도 식각함으로써 이루어지며, 따라서 와인 글래스 형태의 트렌치(152) 내측벽은 큰 경사각을 가지게 된다.In this case, the first etching process is performed by excessively etching the BPSG layer 141 until the TEOS layer 142 of the PMD layer 140 is exposed, so that the inner wall of the wine glass trench 152 has a large inclination angle. do.

또한, 등방성 식각량이 일정 수준 이상 증가하게 되면, 컨택 패턴(150) 상의 BPSG층(141)이 반도체 소자 영역의 블랑킷 컨택 상의 BPSG(141)보다 빠르게 식각된다.In addition, when the isotropic etching amount is increased by a predetermined level or more, the BPSG layer 141 on the contact pattern 150 is etched faster than the BPSG 141 on the blanket contact of the semiconductor device region.

이를 보통, "로딩 효과(Loading Effect)"라 한다.This is commonly referred to as the "loading effect".

상기 로딩 효과는 일반적인 식각 공정에서는 식각률의 차이를 유발하여 문제의 요인으로 인식되지만, 실시예에는 로딩 효과를 역이용하여 컨택 패턴(150) 상의 BPSG층(141)과 제2 폴리게이트(120) 상의 BPSG(141)의 식각 후 두께 차이를 최소화할 수 있다.The loading effect is recognized as a problem by causing a difference in etching rate in a general etching process, but in the embodiment, the BPSG layer 141 on the contact pattern 150 and the BPSG on the second polygate 120 may be reversed by using the loading effect. The difference in thickness after etching of 141 may be minimized.

즉, 제1 폴리게이트(110) 위의 BPSG층(141)은 약 6500Å의 두께이고, 제2 폴리게이트(120) 위의 BPSG층(141)은 약 5200Å의 두께이지만, 로딩 효과를 이용함으로써 제2 폴리게이트(120) 위의 BPSG층(141)은 1000Å 이하의 층만이 식각되도록 관리될 수 있다.That is, the BPSG layer 141 on the first polygate 110 has a thickness of about 6500 GPa, and the BPSG layer 141 on the second polygate 120 has a thickness of about 5200 GPa. The BPSG layer 141 on the two polygates 120 may be managed to etch only 1000 Å or less layers.

따라서 실시예에 의하면, 제2 폴리게이트(120)위의 BPSG층(141)의 손실(Loss)을 약 1000Å 이하로 관리하면서 정전방지 소자의 컨택과 반도체 소자의 컨택을 동시에 형성하는 것이 가능해진다.Therefore, according to the embodiment, the loss of the BPSG layer 141 on the second polygate 120 can be managed at about 1000 Hz or less, and the contacts of the antistatic device and the semiconductor device can be simultaneously formed.

도 4를 참조하면, 제2 폴리게이트(120) 위의 블랑킷 트렌치 상에 BPSG층(141)이 모두 제거되지 않고 남아있는 것을 볼 수 있다.Referring to FIG. 4, it can be seen that all of the BPSG layers 141 remain on the blanket trenches on the second polygate 120 without being removed.

도 5는 실시예에 따른 정전방지 소자와 반도체 소자의 컨택을 형성하기 위한 제2 식각 공정이 처리된 후의 형태를 도시한 측단면도이다.5 is a side cross-sectional view illustrating a form after a second etching process for forming a contact between an antistatic device and a semiconductor device according to an embodiment is processed.

이어서, 제2 식각 공정을 처리하는데, 제2 식각 공정은 이방성(anisotropic) 식각 장비에 의하여 이루어진다.Subsequently, a second etching process is processed, wherein the second etching process is performed by an anisotropic etching equipment.

즉, 실시예에 따른 정전방지 소자와 반도체 소자의 컨택을 형성하기 위한 식각 공정은 2회의 상이한 식각 공정을 통하여 처리되며, 이방성 식각 챔버와 등방성 식각 챔버가 함께 구비된 식각 장비를 이용하면 공정을 보다 수월히 처리할 수 있다.That is, the etching process for forming the contact between the antistatic device and the semiconductor device according to the embodiment is processed through two different etching processes, and using an etching apparatus provided with an anisotropic etching chamber and an isotropic etching chamber is more effective. I can handle it easily.

상기 제2 식각 공정은 EPD(Endpoint) 방식으로 진행되며, 기판(105) 면이 드 러나는 시점을 식각 종료점으로 하여 메인 식각 공정을 진행하고, 이후 가능한 짧게 보충 식각(over etch)을 진행한다.The second etching process is performed in an EPD (Endpoint) method, and the main etching process is performed using the time point at which the surface of the substrate 105 is drawn as an etching end point, and then the over etching is performed as short as possible.

따라서, 정전방지 소자 영역의 트렌치(152) 저면에 위치된 TEOS층(142)이 식각되고, 제2 폴리게이트(120)위의 블랑킷 트렌치와 컨택 패턴(150)을 제외한 기판 위의 TEOS층(142)이 식각되어 제거된다.Accordingly, the TEOS layer 142 located on the bottom surface of the trench 152 in the antistatic element region is etched, and the TEOS layer on the substrate except for the blanket trench and the contact pattern 150 on the second polygate 120 ( 142 is etched away.

도 6은 실시예에 따른 정전방지 소자와 반도체 소자의 컨택 구조를 촬영한 사진이다.6 is a photograph of a contact structure of an antistatic device and a semiconductor device according to an embodiment.

도 6의 (a) 도면은 반도체 소자 영역의 컨택을 촬영한 것인데, 블랑킷 트렌치 상의 BPSG층(141)이 약 1200Å 정도만 식각되어 트렌치 내부에 남아있는 것을 확인할 수 있다.FIG. 6A illustrates a contact of a semiconductor device region, in which the BPSG layer 141 on the blanket trench is etched only about 1200 Å and remains inside the trench.

도 6의 (b) 도면은 컨택 패턴(150)이 제거된 후, 정전방지 소자 영역의 트렌치(152)를 촬영한 것인데, 넓은 와인 글래스 형태이고, TEOS층(142)이 제거되고 제1 폴리게이트(110)가 노출됨을 확인할 수 있다.FIG. 6 (b) shows the trench 152 of the antistatic element region after the contact pattern 150 is removed, which is wide wine glass, the TEOS layer 142 is removed, and the first polygate. It can be seen that 110 is exposed.

이후, 상기 제1 폴리게이트(110) 상의 트렌치 및 제2 폴리게이트(120) 상의 블랑킷 트렌치를 포함하여 기판 전면에 메탈층이 형성되어 금속 배선 공정이 진행될 수 있다.Subsequently, a metal layer may be formed on the entire surface of the substrate including the trench on the first polygate 110 and the blanket trench on the second polygate 120 to proceed with the metal wiring process.

이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The present invention has been described above with reference to the preferred embodiments, which are merely examples and are not intended to limit the present invention, and those skilled in the art to which the present invention pertains do not depart from the essential characteristics of the present invention. It will be appreciated that various modifications and applications are not possible that are not illustrated above. For example, each component specifically shown in the embodiment of the present invention can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

도 1은 반도체 소자만을 형성하는 경우 및 반도체 소자와 정전방지 소자를 함께 형성하는 경우를 컨택 식각 후 촬영한 사진.FIG. 1 is a photograph taken after contact etching of forming only a semiconductor device and forming a semiconductor device and an antistatic device.

도 2는 실시예에 따른 정전방지 소자와 반도체 소자의 컨택을 형성하기 위하여 PMD층이 증착된 후 형태를 도시한 측단면도.Figure 2 is a side cross-sectional view showing the form after the PMD layer is deposited to form a contact between the antistatic device and the semiconductor device according to the embodiment.

도 3은 실시예에 따른 정전방지 소자와 반도체 소자의 컨택 패턴이 형성된 후의 형태를 도시한 측단면도.Figure 3 is a side cross-sectional view showing the form after the contact pattern of the antistatic element and the semiconductor element according to the embodiment.

도 4는 실시예에 따른 정전방지 소자와 반도체 소자의 컨택을 형성하기 위한 제1 식각 공정이 처리된 후의 형태를 도시한 측단면도.4 is a side cross-sectional view illustrating a form after a first etching process for forming a contact between an antistatic device and a semiconductor device according to an embodiment is processed;

도 5는 실시예에 따른 정전방지 소자와 반도체 소자의 컨택을 형성하기 위한 제2 식각 공정이 처리된 후의 형태를 도시한 측단면도.FIG. 5 is a side cross-sectional view illustrating a form after a second etching process for forming a contact between the antistatic device and the semiconductor device according to the embodiment is processed; FIG.

도 6은 실시예에 따른 정전방지 소자와 반도체 소자의 컨택 구조를 촬영한 사진.6 is a photograph of a contact structure of an antistatic device and a semiconductor device according to an embodiment;

Claims (9)

정전방지 소자용 제1 폴리게이트 및 반도체 소자용 제2 폴리게이트를 포함한 기판 영역에 형성되고, TEOS층 및 BPSG층을 포함하여 이루어진 PMD층에 형성된 컨택에 있어서,A contact formed in a region of a substrate including a first polygate for an antistatic element and a second polygate for a semiconductor element, the contact formed in a PMD layer including a TEOS layer and a BPSG layer, 상기 제1 폴리게이트 위에 형성되고, 상기 PMD층의 위로부터 아래까지 와인 글래스 형태를 이루며, 내부면의 상기 TEOS층이 제거된 제1 폴리게이트 트렌치; 및A first polygate trench formed on the first polygate, forming a wine glass from above to below the PMD layer, and removing the TEOS layer on an inner surface thereof; And 상기 제2 폴리게이트 위의 상기 기판 상부에 형성되고, 내부면에 상기 TEOS층 및 상기 BPSG층이 형성된 블랑킷 트렌치 상에 형성된 것을 특징으로 하는 정전방지 소자와 반도체 소자의 컨택.And an antistatic device and a semiconductor device formed on a blanket trench formed on the substrate over the second polygate and having the TEOS layer and the BPSG layer formed on an inner surface thereof. 삭제delete 정전방지 소자의 액티브 영역, 제1 폴리게이트, 반도체 소자의 액티브 영역, 블랑킷 트렌치 형태의 제2 폴리게이트 위에 TEOS층 및 BPSG층을 포함한 PMD층이 형성되는 단계;Forming a PMD layer including a TEOS layer and a BPSG layer on the active region of the antistatic device, the first polygate, the active region of the semiconductor device, and the second polygate in the form of a blanket trench; 상기 제1 폴리게이트의 일부를 개구시킨 컨택 패턴이 형성되는 단계;Forming a contact pattern opening a portion of the first polygate; 상기 컨택 패턴 아래의 TEOS층이 노출되는 시점을 기준으로 BPSG층을 등방성 식각으로 과도식각하여 제1 폴리게이트 트렌치를 형성하는 제1 식각 공정 단계;A first etching process step of over-etching the BPSG layer by isotropic etching based on a time point at which the TEOS layer under the contact pattern is exposed to form a first polygate trench; 이방성 식각을 진행하여 상기 제1 폴리게이트 트렌치 내부의 TEOS층을 제거하고, 상기 제2 폴리게이트를 제외한 상기 반도체 소자의 액티브 영역 위의 TEOS층을 제거하는 제2 식각 공정 단계를 포함하는 정전방지 소자와 반도체 소자의 컨택 형성 방법.And performing a anisotropic etching process to remove the TEOS layer inside the first polygate trench and to remove the TEOS layer on the active region of the semiconductor device except for the second polygate. And contact forming method of a semiconductor device. 제3항에 있어서, 상기 제1 식각 공정은The method of claim 3, wherein the first etching process is 공정 변수를 조절하여 다양한 등방성 식각 특성 및 프로파일의 구현이 가능한 플라즈마 방식의 건식 식각 장비에 의하여 이루어지는 것을 특징으로 하는 정전방지 소자와 반도체 소자의 컨택 형성 방법.A method for forming a contact between an antistatic device and a semiconductor device, comprising a dry etching device of a plasma method capable of implementing various isotropic etching characteristics and profiles by adjusting process variables. 제3항에 있어서, 상기 제1 식각 공정 단계에서,The method of claim 3, wherein in the first etching process step, 상기 제1 폴리게이트 트렌치는 상기 컨택 패턴 아래의 BPSG층의 표면으로부터 바닥까지 와인 글래스 형태로 식각되는 것을 특징으로 하는 정전방지 소자와 반도체 소자의 컨택 형성 방법.The first polygate trench is etched from the surface of the BPSG layer under the contact pattern to the bottom in the form of a wine glass, the method of forming a contact between the antistatic device and the semiconductor device. 제3항에 있어서, 상기 제1 식각 공정 단계에서,The method of claim 3, wherein in the first etching process step, 상기 제1 폴리게이트 트렌치 내부 바닥으로 상기 TEOS층이 노출되고,The TEOS layer is exposed to an inner bottom of the first polygate trench, 상기 제2 폴리게이트의 블랑킷 트렌치에는 상기 BPSG층이 잔존되는 것을 특 징으로 하는 정전방지 소자와 반도체 소자의 컨택 형성 방법.The method of forming a contact between an antistatic device and a semiconductor device, characterized in that the BPSG layer remains in the blanket trench of the second polygate. 제3항에 있어서, 상기 제1 식각 공정 및 상기 제2 식각 공정은The method of claim 3, wherein the first etching process and the second etching process 이방성 식각 챔버와 등방성 식각 챔버가 함께 구비된 식각 장비를 이용하여 진행되는 것을 특징으로 하는 정전방지 소자와 반도체 소자의 컨택 형성 방법.A method of forming a contact between an antistatic device and a semiconductor device, characterized in that the etching process is performed using an anisotropic etching chamber and an isotropic etching chamber together. 제3항에 있어서, 상기 제2 식각 공정은The method of claim 3, wherein the second etching process EPD(Endpoint) 방식으로 진행되며, 기판 면이 드러나는 시점을 식각 종료점으로 하여 메인 식각 공정을 진행하고, 보충 식각(over etch)을 진행하는 것을 특징으로 하는 정전방지 소자와 반도체 소자의 컨택 형성 방법.The method of forming an contact between an antistatic device and a semiconductor device, wherein the process is performed in an EPD method, and the main etching process is performed using the time point at which the surface of the substrate is exposed as the etching end point, and the over etching is performed. 제3항에 있어서,The method of claim 3, 상기 컨택 패턴이 제거되는 단계; 및Removing the contact pattern; And 상기 제1 폴리게이트 트렌치 및 상기 블랑킷 트렌치를 포함한 기판 영역에 메탈이 증착되어 금속 배선 공정이 진행되는 단계를 포함하는 정전방지 소자와 반도체 소자의 컨택 형성 방법.And depositing a metal in the substrate region including the first polygate trench and the blanket trench to perform a metal wiring process.
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