KR100503748B1 - Method for fabricating sidewall of semiconductor device - Google Patents
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Abstract
본 발명은 산화막 및 제1절연막으로 형성된 게이트 측벽(Gate Sidewall)을 반도체 제조 공정 중의 습식 식각(Wet Etch) 공정을 실시할 때 습식 식각의 등방성 식각(Anisotropic Etch)으로 인해 발생하는 액티브 영역(Active Area)의 언더컷(Undercut) 현상 및 산화막 유실(Oxide Loss) 현상을 제2절연막을 이용하여 보상 및 방지하는 것에 관한 것이다.The present invention relates to an active area generated by anisotropic etching of wet etching when a gate sidewall formed of an oxide film and a first insulating film is subjected to a wet etching process in a semiconductor manufacturing process. The present invention relates to compensating and preventing undercut phenomenon and oxide loss phenomenon using a second insulating layer.
본 발명의 반도체 소자의 측벽 형성 방법은 게이트, 소오스/드레인 및 산화막과 제1절연막으로 구성된 측벽이 형성된 기판 상에 Tetraethylorthosilicate(이하, TEOS) 막을 증착하는 단계; 상기 TEOS 막을 마스크 공정을 통하여 살리사이드(Salicide) 지역과 논살리사이드(NonSalicide) 지역으로 패턴한 후 건식 식각으로 식각하는 단계; 제2절연막을 증착하는 단계; 상기 제2절연막을 건식 식각하는 단계; 및 습식 식각하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.A method of forming a sidewall of a semiconductor device of the present invention comprises the steps of depositing a Tetraethylorthosilicate (TEOS) film on a substrate on which a sidewall comprising a gate, a source / drain and an oxide film and a first insulating film is formed; Patterning the TEOS film into a salicide region and a nonsalicide region through a mask process and then etching the dry etching by dry etching; Depositing a second insulating film; Dry etching the second insulating layer; And it has a technical feature in that it comprises a step of wet etching.
따라서, 본 발명의 반도체 소자의 측벽 형성 방법은 습식 식각 공정의 이방성 식각(Isotropic Etch)에 의한 발생하는 액티브 영역의 언더컷 및 산화물 유실 현상을 제2절연막을 이용하여 보상 및 방지함으로써, 트랜지스터의 신뢰성, 누설전류 등의 특성을 향상시킬 뿐만 아니라, 저항영역에서 논살리사이드 영역이 살리사이드화되어 저항 값이 떨어지는 등의 문제점을 해결할 수 있는 장점이 있다.Accordingly, the method of forming a sidewall of the semiconductor device of the present invention compensates and prevents undercut and oxide loss of the active region caused by anisotropic etching of the wet etching process using the second insulating film, thereby reducing the reliability of the transistor, In addition to improving characteristics such as leakage current, there is an advantage in that the nonsalicide region is salicided in the resistance region to solve problems such as a drop in the resistance value.
Description
본 발명은 반도체 소자의 측벽 형성 방법에 관한 것으로, 보다 자세하게는 산화막 및 제1절연막으로 형성된 게이트 측벽을 반도체 제조 공정 중의 습식 식각 공정을 실시할 때 습식 식각의 등방성 식각으로 인해 발생하는 액티브 영역의 언더컷 및 산화막 유실 현상을 제2절연막을 이용하여 언더컷 현상 및 유실을 보상 및 방지하는 것에 관한 것이다.The present invention relates to a method of forming sidewalls of a semiconductor device, and more particularly, an undercut of an active region caused by isotropic etching of wet etching when a gate sidewall formed of an oxide film and a first insulating film is subjected to a wet etching process in a semiconductor manufacturing process. And compensating for and preventing the undercut phenomenon and the loss of the oxide film loss phenomenon by using the second insulating film.
한국 공개특허 제2003-0001920호는 측벽을 SiN/SiO2/SiON, SiN/SiO2/SiN 구조와 같이 SiN, SiO2 및 SiON을 이용하여 이중, 삼중 또는 그 이상의 다층 구조로 형성하여 단일막 구조의 측벽에서 발생되는 게이트 산화막에 대한 스트레스 심화 문제 및 콘택 플러그에 의한 비트 라인 정전 용량 성분을 감소시켜 셀을 포함한 반도체 소자의 동작 신뢰성 및 마진을 향상시키는 기술을 소개하고 있다.Korean Patent Laid-Open Publication No. 2003-0001920 discloses a single layer structure by forming a sidewall into a double, triple or more multilayer structure using SiN, SiO 2 and SiON, such as SiN / SiO 2 / SiON, SiN / SiO 2 / SiN structures. A technique for increasing stress on the gate oxide film generated on the sidewalls of the gate and reducing the bit line capacitance caused by the contact plug is proposed to improve the operation reliability and margin of the semiconductor device including the cell.
종래에는, 실리콘 기판 상에 소오스/드레인(Source/Drain), 게이트 및 게이트 측벽을 형성하고 Low Pressure-Tetraethylorthosilicate(이하 LP-TEOS)막을 증착하고 마스크를 이용하여 살리사이드와 논살리사이드 지역을 구분하는 사진 공정을 거친 후 식각공정을 통하여 패턴을 형성하여 살리사이드 지역과 논살리사이드 지역을 형성하여 왔다. 이러한 식각 공정시에 주의해야 할 점은 액티브 영역의 어택을 줄이기 위하여 LP-TEOS 막의 두께의 70% 정도는 건식 식각으로 식각하고 남은 30%의 LP-TEOS 막은 습식 식각 공정을 이용하여 식각공정을 시행해야 한다는 것이다. 상기와 같이 두번의 식각공정을 진행하는 이유는 이방성 식각인 건식 식각으로 LP-TEOS 막을 모두 식각할 경우 실리콘 기판 상에 액티브 영역 혹은 게이트 표면부분이 손상되어 트랜지스터의 오작동을 유발시키는 주요한 원인이 되기 때문이다.Conventionally, source / drain, gate and gate sidewalls are formed on a silicon substrate, a low pressure-tetraethylorthosilicate (LP-TEOS) film is deposited, and a mask is used to separate the salicide and nonsalicide regions. After the photo process, a pattern was formed through an etching process to form a salicide region and a non-salicide region. It is important to note that during the etching process, 70% of the thickness of the LP-TEOS film is etched by dry etching to reduce the active area attack, and the remaining 30% of the LP-TEOS film is etched by using the wet etching process. It should be. The reason why the two etching processes are performed as described above is because when the LP-TEOS film is etched by dry etching, which is anisotropic etching, the active region or the gate surface portion is damaged on the silicon substrate, which causes the transistor to malfunction. to be.
도 1a 내지 도 1d는 종래기술에 의한 게이트 측벽을 형성하는 공정의 단면도이다.1A to 1D are cross-sectional views of a process for forming gate sidewalls according to the prior art.
먼저, 도 1a에서 보는 바와 같이, 기판(1) 상에 소오스/드레인(2), 게이트(3), LP-TEOS로 형성된 산화막(4) 및 실리콘 질화물로 형성된 제1절연막(5)이 형성되어 있다. 상기 산화막 및 제1절연막은 일반적으로 반응성 이온 식각(Reactive Ion Etch) 공정으로 식각 되어져 형성된다.First, as shown in FIG. 1A, a source / drain 2, a gate 3, an oxide film 4 formed of LP-TEOS and a first insulating film 5 formed of silicon nitride are formed on the substrate 1. have. The oxide layer and the first insulating layer are generally formed by etching through a reactive ion etching process.
다음, 도 1b는 Plasma Enhanced-Tetraethylorthosilicate(이하 PE-TEOS) 막(6)을 증착하는 단계이다.Next, FIG. 1B is a step of depositing a Plasma Enhanced-Tetraethylorthosilicate (hereinafter PE-TEOS) film 6.
다음, 도 1c는 PE-TEOS 막을 건식 식각으로 전면 식각하는 단계이다. 이 때 건식 식각은 PE-TEOS 막 두께의 약 70%만 식각하고, 30% 정도 두께의 막(7)을 남겨 놓는다.Next, FIG. 1C is a step of etching the entire PE-TEOS film by dry etching. At this time, dry etching only etches about 70% of the PE-TEOS film thickness, leaving a film 7 of about 30% thickness.
다음, 도 1d는 상기 건식 식각으로 식각한 후 남은 30%의 막을 습식 식각으로 완전히 제거하는 단계이다. Next, FIG. 1D is a step of completely removing the remaining 30% of the film after wet etching by dry etching.
그러나, 상기와 같은 종래의 측벽 형성 방법은 습식 공정의 등방성 식각 특성에 의해 도 1d에서 보는 바와 같이 언더컷(8)이 발생하는 문제점이 있다.However, the conventional sidewall forming method as described above has a problem in that the undercut 8 occurs as shown in FIG. 1D due to the isotropic etching characteristic of the wet process.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 산화막 및 제1절연막으로 형성된 게이트 측벽에 제2절연막을 증착하여 습식 식각의 등방성 식각으로 인해 발생하는 액티브 영역의 언더컷 현상 및 산화막 유실 현상을 제2절연막을 이용하여 보상 및 방지하는 방법을 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, by depositing a second insulating film on the gate sidewall formed of the oxide film and the first insulating film undercut phenomenon and the oxide film of the active region caused by the isotropic etching of wet etching It is an object of the present invention to provide a method of compensating and preventing a loss phenomenon by using a second insulating film.
본 발명의 상기 목적은 게이트, 소오스/드레인 및 산화막과 제1절연막으로 구성된 측벽이 형성된 기판 상에 TEOS 막을 증착하는 단계; 상기 TEOS 막을 마스크 공정을 통하여 살리사이드 지역과 논살리사이드 지역으로 패턴한 후 건식 식각으로 식각하는 단계; 제2절연막을 증착하는 단계; 상기 제2절연막을 건식 식각하는 단계; 및 습식 식각하는 단계를 포함하여 이루어진 반도체 소자의 측벽 형성 방법에 의해 달성된다.The above object of the present invention comprises the steps of depositing a TEOS film on a substrate on which sidewalls formed of a gate, a source / drain and an oxide film and a first insulating film are formed; Patterning the TEOS film into a salicide region and a non-salicide region through a mask process and then etching the dry etching by dry etching; Depositing a second insulating film; Dry etching the second insulating layer; And it is achieved by a method of forming a side wall of a semiconductor device comprising a wet etching step.
살리사이드 지역의 LP-TEOS 막을 증착한 후 건식 식각으로 LP-TEOS 막의 60 내지 80%의 두께를 이방성 식각 한 후 살리사이드 어택 만큼 즉, 언더컷의 사이즈를 보호할 만큼의 마진을 얻기 위해 제2절연막을 증착한다. 여기서 제2절연막은 일반적으로는 TEOS계열로 증착하거나, 단차 도포성(Step Coverage)을 위해 원자층 증착방식(Atomic Layer Deposition)을 이용하여 증착한다. 그리고 이방성 식각인 건식 식각으로 제2절연막을 식각하면 습식 식각에 의해 발생하는 어택 및 유실을 보상할 수 있는 숄더(Shoulder)를 얻을 수 있다.After depositing the LP-TEOS film in the salicide region, the second insulating film is anisotropically etched 60 to 80% of the thickness of the LP-TEOS film by dry etching to obtain a margin sufficient to protect the size of the undercut as much as the salicide attack. Deposit. In this case, the second insulating layer is generally deposited by using a TEOS series or by using an atomic layer deposition method for step coverage. When the second insulating layer is etched by dry etching, which is anisotropic etching, a shoulder that can compensate for the attack and loss caused by the wet etching can be obtained.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
먼저, 도 2a에서 보는 바와 같이, 종래의 방식으로 기판(11) 상에 소오스/드레인(12), 게이트(13), LP-TEOS로 형성된 산화막(14) 및 실리콘 질화물로 형성된 제1절연막(15)을 형성한다. 상기 제1절연막은 일반적으로 반응성 이온 식각 공정으로 식각 되어 형성된다.First, as shown in FIG. 2A, the source / drain 12, the gate 13, the oxide film 14 formed of LP-TEOS and the first insulating film 15 formed of silicon nitride are formed on the substrate 11 in a conventional manner. ). The first insulating layer is generally formed by etching a reactive ion etching process.
다음, 도 2b에서 보는 바와 같이, PE-TEOS(16) 막을 증착한다. Next, as shown in FIG. 2B, a PE-TEOS 16 film is deposited.
다음, 도 2c에서 보는 바와 같이, 마스크 공정으로 살리사이드 지역과 논살리사이드 지역으로 패턴한 후, 건식 식각으로 상기 형성된 PE-TEOS 막 두께의 60 내지 80%를 식각한다.Next, as shown in FIG. 2C, after patterning the salicide region and the non-salicide region by a mask process, 60 to 80% of the formed PE-TEOS film thickness is etched by dry etching.
다음, 도 2d에서 보는 바와 같이, LP-TEOS 또는 원자층 증착방식으로 제2절연막을 증착한다. 이 때, 제2절연막의 두께는 500 내지 1350Å으로 증착한다. 상기 제2절연막의 재료는 산화막, 질화막 또는 산질화막인 TEOS 중 어느 하나이다.Next, as shown in Figure 2d, the second insulating film is deposited by LP-TEOS or atomic layer deposition. At this time, the thickness of the second insulating film is deposited to 500 to 1350 kPa. The material of the second insulating film is any one of TEOS, which is an oxide film, a nitride film, or an oxynitride film.
다음, 도 2e에서 보는 바와 같이, 건식 식각으로 제2절연막을 식각하여 숄더(18)를 형성한다. 제2절연막 두께의 60 내지 80%를 건식 식각으로 식각한다.Next, as shown in FIG. 2E, the second insulating layer is etched by dry etching to form the shoulder 18. 60 to 80% of the thickness of the second insulating layer is etched by dry etching.
다음, 도 2f에서 보는 바와 같이, 습식 식각으로 제2절연막을 식각하여 게이트 측벽을 완성한다. 이 때, 산화막으로 이루어진 측벽의 에지부분은 전혀 식각되지 않아 언더컷 현상과 산화막 유실(19)이 일어나지 않는다. 따라서, 상기 게이트 측벽은 적어도 3층 이상으로 이루어진다.Next, as shown in FIG. 2F, the gate insulating sidewall is completed by etching the second insulating layer by wet etching. At this time, the edge portion of the side wall made of the oxide film is not etched at all so that the undercut phenomenon and the oxide film loss 19 do not occur. Thus, the gate sidewall is formed of at least three layers.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 반도체 소자의 측벽 형성 방법은 습식 식각 공정의 이방성 식각에 의해 발생하는 액티브 영역의 언더컷 현상 및 산화물 유실 현상을 제2절연막을 이용하여 보상 및 방지함으로써, 트랜지스터의 신뢰성, 누설전류 등의 특성을 향상시킬 뿐만 아니라, 저항영역에서 논살리사이드 영역이 살리사이드화되어 저항 값이 떨어지는 등의 문제점을 해결할 수 있는 효과가 있다. Accordingly, the method of forming the sidewall of the semiconductor device of the present invention compensates and prevents undercut phenomenon and oxide loss phenomenon of the active region caused by the anisotropic etching of the wet etching process by using the second insulating film, thereby reducing the reliability of the transistor, leakage current, and the like. In addition to improving the characteristics of the non-salicide region in the resistance region, there is an effect that can solve the problems such as the salicide is lowered resistance value.
도 1a 내지 도 1d는 종래기술에 의한 게이트 측벽을 형성하는 공정의 단면도.1A to 1D are cross-sectional views of a process for forming gate sidewalls according to the prior art.
도 2a 내지 도 2f는 본 발명에 의한 게이트 측벽을 형성하는 공정의 단면도.2A to 2F are cross-sectional views of a process of forming a gate sidewall according to the present invention.
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