KR100291417B1 - Manufacturing Method for Isolation of Semiconductor Device - Google Patents
Manufacturing Method for Isolation of Semiconductor Device Download PDFInfo
- Publication number
- KR100291417B1 KR100291417B1 KR1019990015185A KR19990015185A KR100291417B1 KR 100291417 B1 KR100291417 B1 KR 100291417B1 KR 1019990015185 A KR1019990015185 A KR 1019990015185A KR 19990015185 A KR19990015185 A KR 19990015185A KR 100291417 B1 KR100291417 B1 KR 100291417B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon oxide
- oxide film
- substrate
- silicon nitride
- nitride film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000002955 isolation Methods 0.000 title abstract description 15
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 60
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 34
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 238000001459 lithography Methods 0.000 claims abstract description 7
- 238000005498 polishing Methods 0.000 claims abstract description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 24
- 238000005229 chemical vapour deposition Methods 0.000 description 17
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47L—DOMESTIC WASHING OR CLEANING; SUCTION CLEANERS IN GENERAL
- A47L13/00—Implements for cleaning floors, carpets, furniture, walls, or wall coverings
- A47L13/10—Scrubbing; Scouring; Cleaning; Polishing
- A47L13/20—Mops
- A47L13/24—Frames for mops; Mop heads
- A47L13/254—Plate frames
- A47L13/256—Plate frames for mops made of cloth
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47L—DOMESTIC WASHING OR CLEANING; SUCTION CLEANERS IN GENERAL
- A47L13/00—Implements for cleaning floors, carpets, furniture, walls, or wall coverings
- A47L13/10—Scrubbing; Scouring; Cleaning; Polishing
- A47L13/42—Details
- A47L13/44—Securing scouring-cloths to the brush or like body of the implement
Abstract
본 발명은 반도체 소자의 아이솔레이션 제조방법에 관한 것으로서, 반도체 기판상에 제 1 실리콘산화막 및 제 1 실리콘질화막의 스택 층을 형성하는 공정과, 리쏘그래피방법으로 상기 기판의 활성영역과 필드영역을 규정하는 공정과, 상기 필드영역의 상기 제 1 실리콘질화막 및 상기 제 1 실리콘산화막을 제거하는 공정과, 상기 활성영역과 상기 필드영역의 경계면에 단차를 갖는 제 2 실리콘산화막을 상기 기판전면에 증착하는 공정과, 상기 제 2 실리콘산화막의 단차 측벽에 제 2 실리콘질화막의 스페이서를 형성하는 공정과, 상기 제 1 실리콘질화막 및 상기 제 2 실리콘질화막을 마스크로 하여 상기 기판내에 복수개의 트렌치를 형성하는 공정과, 상기 기판전면에 제 3 실리콘산화막을 증착하는 공정과, 상기 기판위의 상기 제 3 실리콘산화막을 CMP방법으로 연마하여 상기 기판을 평탄하게 하는 공정과, 상기 스택층의 상부층인 상기 제 1 실리콘질화막을 제거하는 공정과, 상기 스택층의 하부층인 상기 제 1 실리콘산화막 및 상기 제 2 실리콘산화막 및 상기 제 3 실리콘산화막의 일부를 제거하는 공정을 구비한다. 따라서, 본 발명은 소자격리영역내에 슬릿(Slit)형태의 복수개의 트렌치로 심(Seam) 및 트렌치 저부(Bottom)의 길이(Length)의 감소 현상을 방지 할 수 있는 잇점이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an isolation of a semiconductor device, comprising: forming a stack layer of a first silicon oxide film and a first silicon nitride film on a semiconductor substrate, and defining an active region and a field region of the substrate by a lithography method. Removing the first silicon nitride film and the first silicon oxide film in the field region, and depositing a second silicon oxide film having a step at the interface between the active region and the field region on the front surface of the substrate; Forming a spacer of a second silicon nitride film on the stepped sidewall of the second silicon oxide film, forming a plurality of trenches in the substrate using the first silicon nitride film and the second silicon nitride film as a mask; Depositing a third silicon oxide film on the entire surface of the substrate, and CMP method of the third silicon oxide film on the substrate Polishing the substrate to planarize the substrate; removing the first silicon nitride film as an upper layer of the stack layer; and forming the first silicon oxide film and the second silicon oxide film as the lower layer of the stack layer. A step of removing a part of the silicon oxide film is provided. Accordingly, the present invention has an advantage of preventing the reduction of the length of the seam and the trench bottom with a plurality of slit-shaped trenches in the device isolation region.
Description
본 발명은 반도체 소자의 아이솔레이션 제조방법에 관한 것으로서, 특히, 고집적 트렌치 아이솔레이션 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing isolation of semiconductor devices, and more particularly, to a method for manufacturing highly integrated trench isolation.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 아이솔레이션 제조공정 단면도이다.1A to 1F are sectional views of an isolation manufacturing process of a semiconductor device according to the prior art.
도1a를 참조하면, 반도체 기판(11)상에 실리콘산화막(SiO2)(13) 및 실리콘질화막(Si3N4)(15)의 스택 층(Stack Layer)을 형성하고, 리쏘그래피 방법으로 레지스트(Resist)막을 패터닝하여 활성영역(Active Region)상에 레지스트(Resist)(101)를 형성한다.Referring to FIG. 1A, a stack layer of a silicon oxide film (SiO 2 ) 13 and a silicon nitride film (Si 3 N 4 ) 15 is formed on a semiconductor substrate 11, and a resist is formed by a lithography method. The resist film is patterned to form a resist 101 on an active region.
도 1b를 참조하면, 활성영역(Active Region)상의 레지스트(Resist)(101)를 마스크로 하여 스택 층(Stack Layer)인 실리콘질화막(Si3N4)(15) 및 실리콘산화막(SiO2)(13) 및 실리콘(Silicon) 기판(11)을 통상의 트렌치 에칭방법으로 식각하여 반도체 기판(11)내에 슬로프(Slope)가 생긴 트렌치(40)를 형성한다.Referring to FIG. 1B, a silicon nitride film (Si 3 N 4 ) 15 and a silicon oxide film (SiO 2 ), which are stack layers, are formed using a resist 101 on an active region as a mask. 13) and the silicon substrate 11 are etched by a conventional trench etching method to form a trench 40 in which a slope is formed in the semiconductor substrate 11.
도 1c를 참조하면, 기판 전면에 두꺼운 두께의 CVD(Chemical Vapor Deposition, 이하 CVD 이라 칭함)실리콘산화막(SiO2)(21a)을 증착한다.Referring to FIG. 1C, a thick chemical vapor deposition (CVD) silicon oxide film (SiO 2 ) 21a is deposited on the entire surface of the substrate.
상기에서 CVD실리콘산화막(SiO2)(21a)으로 트렌치(40)내를 충분하게 충진하며, 활성영역(Active Region)상에도 두껍게 증착된다.In the above, the CVD silicon oxide (SiO 2 ) 21a is sufficiently filled in the trench 40, and is thickly deposited on the active region.
도 1d를 참조하면, 기판 전면을 CMP(Chemical Mechanical Polishing, 이하 CMP 이라 칭함)방법으로 연마(Polishing하여 활성영역(Active Region)상의 CVD실리콘산화막(SiO2)(21a)을 제거하고, 트렌치(40)내에는 CVD실리콘산화막(SiO2)(21)을 남겨둔다.Referring to FIG. 1D, the entire surface of the substrate is polished by a chemical mechanical polishing (CMP) method to remove the CVD silicon oxide (SiO 2 ) 21a on the active region, and the trench 40 The CVD silicon oxide film (SiO 2 ) 21 is left inside.
도 1e를 참조하면, 실리콘질화막(Si3N4)(15)을 인산을 이용한 습식식각 방법으로 제거한다.Referring to FIG. 1E, the silicon nitride film (Si 3 N 4 ) 15 is removed by a wet etching method using phosphoric acid.
도 1f를 참조하면, 묽은(Dilute)불산(HF)을 포함하는 습식식각방법으로 산화막인 실리콘산화막(SiO2)(13) 및 트렌치(40)내의 CVD실리콘산화막(SiO2)(21)을 제거한다. 이어서 기판 전면에 게이트 절연막(도시 안 함)을 형성하고, 도핑된 폴리실리콘(Polysilicon)(도시 안 함)으로 트랜지스터의 게이트 전극을 형성한다.Referring to FIG. 1F, a silicon oxide film (SiO 2 ) 13, which is an oxide film, and a CVD silicon oxide film (SiO 2 ) 21 in a trench 40 are removed by a wet etching method including dilute hydrofluoric acid (HF). do. Subsequently, a gate insulating film (not shown) is formed on the entire surface of the substrate, and a gate electrode of the transistor is formed of doped polysilicon (not shown).
상기에서 트렌치(40)내의 CVD실리콘산화막(SiO2)은 습식식각의 등방성 식각으로 인하여 CVD실리콘산화막(SiO2)(21b)의 상부에 심(Seam)(45)이 형성되며, 경사진(Sloped) 트렌치로 인하여 트렌치 저부(Bottom)의 길이(Length) L1 이 감소된다.In the CVD silicon oxide film (SiO 2 ) in the trench 40, a seam 45 is formed on the CVD silicon oxide film (SiO 2 ) 21b due to the isotropic etching of wet etching, and the sloped surface is sloped. The trench reduces the length L1 of the trench bottom.
상술한 종래 기술은 아이솔레이션 영역 즉 트렌치내에 충진된 절연층의 상부에 심(Seam)이 발생하여 이후 공정(Subsequent Processing)에서 공정상의 많은 문제점이 발생하는 등의 문제점이 있었다.The prior art described above has a problem in that a seam is generated in an isolation region, that is, an upper portion of an insulating layer filled in a trench, and many problems in the process occur in subsequent processing.
따라서, 본 발명의 목적은 고 집적도 반도체 소자의 아이솔레이션 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method for manufacturing an isolation of a high integration semiconductor device.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 아이솔레이션 제조방법은 반도체 기판상에 제 1 실리콘산화막 및 제 1 실리콘질화막의 스택 층을 형성하는 공정과, 리쏘그래피방법으로 상기 기판의 활성영역과 필드영역을 규정하는 공정과, 상기 필드영역의 상기 제 1 실리콘질화막 및 상기 제 1 실리콘산화막을 제거하는 공정과, 상기 활성영역과 상기 필드영역의 경계면에 단차를 갖는 제 2 실리콘산화막을 상기 기판전면에 증착하는 공정과, 상기 제 2 실리콘산화막의 단차 측벽에 제 2 실리콘질화막의 스페이서를 형성하는 공정과, 상기 제 1 실리콘질화막 및 상기 제 2 실리콘질화막을 마스크로 하여 상기 기판내에 복수개의 트렌치를 형성하는 공정과, 상기 기판전면에 제 3 실리콘산화막을 증착하는 공정과, 상기 기판위의 상기 제 3 실리콘산화막을 CMP방법으로 연마하여 상기 기판을 평탄하게 하는 공정과, 상기 스택층의 상부층인 상기 제 1 실리콘질화막을 제거하는 공정과, 상기 스택층의 하부층인 상기 제 1 실리콘산화막 및 상기 제 2 실리콘산화막 및 상기 제 3 실리콘산화막의 일부를 제거하는 공정을 구비한다.The isolation method for a semiconductor device according to the present invention for achieving the above object is a step of forming a stack layer of a first silicon oxide film and a first silicon nitride film on a semiconductor substrate, and the active region and the field of the substrate by a lithography method Defining a region, removing the first silicon nitride film and the first silicon oxide film in the field region, and a second silicon oxide film having a step at the interface between the active region and the field region on the front surface of the substrate. A process of depositing, forming a spacer of a second silicon nitride film on the sidewall of the stepped silicon oxide film, and forming a plurality of trenches in the substrate using the first silicon nitride film and the second silicon nitride film as masks; And depositing a third silicon oxide film on the entire surface of the substrate, and the third silicide on the substrate. Polishing the oxide film by a CMP method to planarize the substrate; removing the first silicon nitride film as an upper layer of the stack layer; and forming the first silicon oxide film and the second silicon oxide film as a lower layer of the stack layer. And removing a part of the third silicon oxide film.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 아이솔레이션 제조공정 단면도이다.1A to 1F are sectional views of an isolation manufacturing process of a semiconductor device according to the prior art.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 아이솔레이션 제조공정 단면도이다.2A to 2E are sectional views of an isolation manufacturing process of a semiconductor device according to the present invention.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 아이솔레이션 제조공정 단면도이다.2A to 2E are sectional views of an isolation manufacturing process of a semiconductor device according to the present invention.
도 2a를 참조하면, 반도체 기판(61)상에 실리콘산화막(SiO2)(63) 및 실리콘질화막(Si3N4)(65) 의 스택 층(Stack Layer)을 형성하고, 리쏘그래피 방법으로 레지스트(Resist)막을 패터닝하여 활성영역(Active Region)상에 레지스트(Resist)(201)를 형성한다.Referring to FIG. 2A, a stack layer of a silicon oxide film (SiO 2 ) 63 and a silicon nitride film (Si 3 N 4 ) 65 is formed on a semiconductor substrate 61, and a resist is formed by a lithography method. The resist film is patterned to form a resist 201 on an active region.
상기에서 리쏘그래피 방법으로 활성영역(Active Region) 과 소자격리영역인 필드영역(Field Region)을 규정한다,In the above, a lithography method defines a field region which is an active region and an element isolation region.
도 2b를 참조하면, 레지스트(Resist)(201)를 마스크로 하여 필드영역내의 실리콘질화막(Si3N4)(65) 및 실리콘산화막(SiO2)(63)을 제거하여 실리콘(Silicon)을 노출시키며, 이어서 레지스트(Resist)(201)를 제거한 후 기판전면에 두께 400Å~ 600Å 의 CVD 실리콘산화막(SiO2)(67)을 증착한다. 그리고 이방성 RIE(Reactive Ion Etching)방법으로 CVD 실리콘산화막(SiO2)(67)상에 증착된 실리콘질화막(Si3N4)을 에칭하여 단차가 있는 부분에 실리콘질화막(Si3N4)의 폭(Width) 0.1 ㎛ 의 스페이서(Spacers, 69)를 형성한다.Referring to FIG. 2B, the silicon nitride film (Si 3 N 4 ) 65 and the silicon oxide film (SiO 2 ) 63 in the field region are removed using a resist 201 as a mask to expose silicon. Subsequently, after removing the resist 201, a CVD silicon oxide film (SiO 2 ) 67 having a thickness of 400 Å to 600 Å is deposited on the entire surface of the substrate. Then, the silicon nitride film (Si 3 N 4 ) deposited on the CVD silicon oxide film (SiO 2 ) 67 is etched by an anisotropic reactive ion etching (RIE) method, and the width of the silicon nitride film (Si 3 N 4 ) is formed on the stepped portion. (Width) Spacers 69 having a thickness of 0.1 mu m are formed.
상기에서 CVD 실리콘산화막(SiO2)(67)은 기판의 활성영역 및 소자격리영역의 경계면에 단차를 갖으며, 단차 측벽에 스페이서(Spacers)(69)가 형성된다.The CVD silicon oxide (SiO 2 ) 67 has a step at the interface between the active region and the device isolation region of the substrate, and spacers 69 are formed on the sidewall of the step.
도 2c를 참조하면, 실리콘질화막(Si3N4)(65) 및 스페이서(Spacers)(69)를 마스크로 하여 이방성(Anisotropic) 에칭방법으로 실리콘산화막(SiO2)(67)의 노출부분(Exposed Portion)을 제거하며, 계속하여 기판(61)인 실리콘(Silicon)을 식각하여 반도체 기판(61)내에 깊이(Depth)와 폭(Width)가 다른 다수의 트렌치(90a)(90b)(90c)를 형성한다.Referring to FIG. 2C, an exposed portion of the silicon oxide film SiO 2 67 is exposed by an anisotropic etching method using the silicon nitride film Si 3 N 4 65 and the spacers 69 as a mask. A portion of the trench 90a, 90b, and 90c having different depths and widths is removed by etching the silicon, which is the substrate 61, by removing the portion. Form.
상기에서 트렌치(90a)는 양측에 놓인 트렌치(90b)(90c)과 비교컨대 깊이와 폭이 상대적으로 크다. 그리고 트렌치(90a) 과 트렌치(90b)(90c)의 폭(Width)은 CVD 실리콘산화막(SiO2)(67)의 두께(Thickness)에 의존적이다(Dependent).The trench 90a is relatively larger in depth and width than the trenches 90b and 90c on both sides. The widths of the trenches 90a and 90b and 90c are dependent on the thickness of the CVD silicon oxide film SiO 2 67.
도 2d를 참조하면, 기판 전면에 두꺼운 두께의 CVD 실리콘산화막(SiO2)(71)을 증착한 후 CMP방법으로 연마(Polishing)하여 활성영역(Active Region)상의 CVD실리콘산화막(SiO2)(71)을 제거하고, 트렌치(90a)(90b)(90c)내에는 각각 CVD실리콘산화막(SiO2)(71a)(71b)(71c)을 남겨둔다.Referring to FIG. 2D, a thick CVD silicon oxide film (SiO 2 ) 71 is deposited on the entire surface of the substrate, and then polished by CMP to polish the CVD silicon oxide film (SiO 2 ) 71 on an active region. ) Is removed, and CVD silicon oxide films (SiO 2 ) 71a, 71b and 71c are left in the trenches 90a, 90b and 90c, respectively.
도 2e를 참조하면, 실리콘질화막(Si3N4)(65) 및 스페이서(Spacers)(69)를 인산을 이용한 습식식각 방법으로 제거하며, 이어서 묽은(Dilute) 불산(HF)등의 습식식각방법으로 산화막인 실리콘산화막(SiO2)(63), 실리콘산화막(SiO2)(67) 및 트렌치(90a)(90b)(90c)내의 CVD실리콘산화막(SiO2)(71a)(71b)(71c)의 일부를 제거하여 심(Seam)이 없고 평탄한 CVD실리콘산화막(SiO2)(71a)(71b)(71c)로 된다. 이어서 기판 전면에 게이트 절연막(도시 안 함)을 형성하고, 도핑된 폴리실리콘(Polysilicon)(도시 안 함)으로 트랜지스터의 게이트 전극을 형성한다.Referring to FIG. 2E, the silicon nitride film (Si 3 N 4 ) 65 and the spacers 69 are removed by a wet etching method using phosphoric acid, followed by a wet etching method such as dilute hydrofluoric acid (HF). Silicon oxide film (SiO 2 ) 63, silicon oxide film (SiO 2 ) 67, and CVD silicon oxide film (SiO 2 ) 71a (71b) 71c in trenches 90a, 90b, 90c. A portion of the portion is removed to form a flat CVD silicon oxide film (SiO 2 ) 71a, 71b, 71c without a seam. Subsequently, a gate insulating film (not shown) is formed on the entire surface of the substrate, and a gate electrode of the transistor is formed of doped polysilicon (not shown).
상술한 바와 같이 본 발명에 따른 반도체 소자의 아이솔레이션 제조방법은 반도체 기판상에 제 1 실리콘산화막 및 제 1 실리콘질화막의 스택 층을 형성하며, 리쏘그래피방법으로 상기 기판의 활성영역과 필드영역을 규정하며, 상기 필드영역의 상기 제 1 실리콘질화막 및 상기 제 1 실리콘산화막을 제거하며, 상기 활성영역과 상기 필드영역의 경계면에 단차를 갖는 제 2 실리콘산화막을 상기 기판전면에 증착하며, 상기 제 2 실리콘산화막의 단차 측벽에 제 2 실리콘질화막의 스페이서를 형성하며, 상기 제 1 실리콘질화막 및 상기 제 2 실리콘질화막을 마스크로 하여 상기 기판내에 복수개의 트렌치를 형성하며, 상기 기판전면에 제 3 실리콘산화막을 증착하며, 상기 기판위의 상기 제 3 실리콘산화막을 CMP방법으로 연마하여 상기 기판을 평탄하게 하며, 상기 스택층의 상부층인 상기 제 1 실리콘질화막을 제거하며, 상기 스택층의 하부층인 상기 제 1 실리콘산화막 및 상기 제 2 실리콘산화막 및 상기 제 3 실리콘산화막의 일부를 제거한다.As described above, the method for isolating a semiconductor device according to the present invention forms a stack layer of a first silicon oxide film and a first silicon nitride film on a semiconductor substrate, and defines an active region and a field region of the substrate by a lithography method. And removing the first silicon nitride film and the first silicon oxide film in the field region, depositing a second silicon oxide film having a step on the interface between the active region and the field region on the front surface of the substrate, and the second silicon oxide film. Forming a spacer of a second silicon nitride film on a stepped sidewall of the second silicon nitride film; forming a plurality of trenches in the substrate using the first silicon nitride film and the second silicon nitride film as a mask; and depositing a third silicon oxide film on the entire surface of the substrate; Polishing the third silicon oxide film on the substrate by a CMP method to flatten the substrate, and The first silicon nitride layer, which is an upper layer of the stack layer, is removed, and a portion of the first silicon oxide layer, the second silicon oxide layer, and the third silicon oxide layer, which are lower layers of the stack layer, are removed.
따라서, 본 발명은 소자격리영역내에 슬릿(Slit)형태의 복수개의 트렌치로 심Accordingly, the present invention provides a plurality of trenches in the form of slits in the device isolation region.
(Seam) 및 트렌치 저부(Bottom)의 길이(Length)의 감소 현상을 방지 할 수 있는To prevent the reduction of seam and trench bottom length.
잇점이 있다.There is an advantage.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990015185A KR100291417B1 (en) | 1999-04-28 | 1999-04-28 | Manufacturing Method for Isolation of Semiconductor Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990015185A KR100291417B1 (en) | 1999-04-28 | 1999-04-28 | Manufacturing Method for Isolation of Semiconductor Device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000067397A KR20000067397A (en) | 2000-11-15 |
| KR100291417B1 true KR100291417B1 (en) | 2001-05-15 |
Family
ID=19582611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990015185A KR100291417B1 (en) | 1999-04-28 | 1999-04-28 | Manufacturing Method for Isolation of Semiconductor Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100291417B1 (en) |
-
1999
- 1999-04-28 KR KR1019990015185A patent/KR100291417B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000067397A (en) | 2000-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20010015288A (en) | Process for Fabricating Two Different Gate Dielectric Thicknesses Using a Polysilicon Mask and Chemical Mechanical Polishing(CMP) Planarization | |
| KR20040099533A (en) | Method of fabricating recess transistor in integrated circuit device recess transistor and recess transistor in integrated circuit device fabricated by the same | |
| KR100307651B1 (en) | Manufacturing method of semiconductor device | |
| US6010947A (en) | Semiconductor device and method for manufacturing | |
| US6248641B1 (en) | Method of fabricating shallow trench isolation | |
| TW200421525A (en) | Method of forming shallow trench isolation(STI) with chamfered corner | |
| US8039358B2 (en) | Method of manufacturing semiconductor device on which a plurality of types of transistors are mounted | |
| KR100291417B1 (en) | Manufacturing Method for Isolation of Semiconductor Device | |
| JP3567773B2 (en) | Method of manufacturing semiconductor device having trench element isolation region | |
| JPH0729971A (en) | Manufacture of semiconductor device | |
| KR20050052643A (en) | Method for fabricating a transistor having recessed channel | |
| KR20090070710A (en) | Method of forming trench in semiconductor device | |
| KR100629694B1 (en) | Method for manufacturing semiconductor device | |
| KR100589498B1 (en) | Method of manufacturing semiconductor device | |
| KR100559553B1 (en) | Method for manufacturing shallow trench isolation layer of the semiconductor device | |
| KR100503748B1 (en) | Method for fabricating sidewall of semiconductor device | |
| KR20000067398A (en) | Manufacturing Method for Isolation of Semiconductor Device | |
| KR100561974B1 (en) | A Manufacturing Method of Semiconductor Element | |
| TW409346B (en) | Process avoiding generation of recess in the corner of shallow trench isolation | |
| KR100400320B1 (en) | A method for forming a gate electrode of a semiconductor device | |
| KR100485518B1 (en) | Method for manufacturing a shallow trench isolation layer | |
| KR100223825B1 (en) | Method of forming an element isolation region in a semiconductor device | |
| KR100575616B1 (en) | Method for forming borderless contact hole in a semiconductor device | |
| KR20050119412A (en) | Shallow trench isolation layer preventable leakage current and method for forming the same | |
| KR20000074841A (en) | Method for forming trench isolation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090223 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |