KR100939429B1 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와, 상기 반도체 기판의 활성 영역 및 상기 소자 분리막 상에 게이트 라인을 형성하는 단계와, 상기 게이트 라인과 인접한 상기 활성 영역 및 상기 소자 분리막 상에 제1 및 제2 식각 방지막을 형성하는 단계와, 상기 제1 및 제2 식각 방지막을 포함한 전체 구조 상에 절연막을 형성한 후 식각하여 상기 절연막을 상기 게이트 라인 측벽에 잔류시키는 단계, 및 상기 절연막을 포함한 전체 구조 상에 도전 물질을 증착한 후 상기 절연막 사이의 상기 식각 방지막 상에 잔류시켜 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자 및 이의 제조 방법을 개시한다.The present invention relates to a semiconductor device and a method of manufacturing the same, comprising the steps of: forming an isolation layer in an isolation region of a semiconductor substrate; forming a gate line on an active region of the semiconductor substrate; Forming first and second etch stop layers on the active region adjacent to the line and the device isolation layer, and forming an insulating layer on the entire structure including the first and second etch stop layers and then etching the insulating layer to And forming a contact plug by depositing a conductive material on the entire structure including the insulating layer and remaining on the etch stop layer between the insulating layers. It starts.

리세스 게이트, 콘택 플러그, 식각 방지 Recess gate, contact plug, anti-etch

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and manufacturing method thereof}Semiconductor device and manufacturing method thereof

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 리세스 게이트 구조를 갖는 반도체 소자의 플러그를 형성하는 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a method for forming a plug of a semiconductor device having a recess gate structure.

현재 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증가되고 있다. 예를 들어, 집적회로소자의 디자인 룰이 축소됨에 따라 게이트의 폭이 감소되고 있어 트랜지스터의 채널길이가 급격하게 감소하고 있으며, 이에 따라 단채널효과(short channel effect)가 빈번하게 발생하고 있다.As the degree of integration of integrated circuit semiconductor devices increases and design rules rapidly decrease, the difficulty in securing stable operation of transistors is increasing. For example, as the design rule of the integrated circuit device is reduced, the width of the gate decreases, and thus the channel length of the transistor decreases rapidly. Accordingly, a short channel effect frequently occurs.

이러한 단채널효과로 인하여 트랜지스터의 소스(source)와 드레인(drain) 간에 펀치쓰루(punch-through)가 심각하게 발생되고 있으며, 이러한 펀치쓰루는 트랜지스터 소자의 오동작의 주요 원인으로 인식되고 있다. 이러한 단채널효과의 극복을 위해서 결국 디자인 룰의 축소에도 불구하고 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히제한된 게이트 선폭을 유지하면서 채널의 길이를 보다 확장시켜 주는 구조로서, 반도체기판을 리세스하고 이러한 리세스영역을 게이트 구조로 채택하여 유효채널길이(effective channel length)를 보다 연장시키는 억제하는 리세스 게이트를 갖는 반도체 소자가 제안되어 있다.Due to this short channel effect, punch-through occurs seriously between the source and the drain of the transistor, which is recognized as a major cause of malfunction of the transistor device. In order to overcome this short channel effect, various methods have been studied to secure the channel length even though the design rule is reduced. In particular, the structure extends the channel length while maintaining the limited gate line width. The recess recesses the semiconductor substrate and the recess region is adopted as the gate structure to further extend the effective channel length. A semiconductor device having a gate has been proposed.

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a method of manufacturing a semiconductor device according to the prior art.

도 1을 참조하면, 반도체 기판(10)의 소자 분리 영역에 소자 분리막(11)을 형성한다. 이 후, 반도체 기판(10) 및 소자 분리막(11)을 식각하여 리세스 게이트용 트렌치(12)를 형성한다. 이 후, 트렌치(12)를 포함한 전체 구조 상에 도전막을 증착한 후, 패터닝하여 게이트 라인(13)을 형성한다. 이 후, 게이트 라인(13)을 포함한 전체 구조 상에 절연막(14)을 증착한 후, 게이트 라인(13) 측벽에 절연막(14)이 잔류하도록 식각 공정을 진행한다. 식각 공정시 노출되는 반도체 기판(10) 및 소자 분리막(11)이 소정 깊이 식각되는데 반도체 기판(10)에 비해 식각률이 높은 소자 분리막(11)의 식각량이 많다. 이 후, 절연막(14) 사이의 공간 즉, 노출되는 반도체 기판(10) 및 소자 분리막(11) 상에 도전막을 채워 콘택 플러그(15)를 형성한다. 이때 소자 분리막(11)의 상단부의 식각량이 많게 되면 콘택 플러그(15)와 게이트 라인(13) 간의 사이(A)가 가까워져 콘택 플러그(15)와 게이트 라인(13)이 서로 전기적으로 연결되는 불량이 발생할 수 있다.Referring to FIG. 1, the device isolation layer 11 is formed in the device isolation region of the semiconductor substrate 10. Thereafter, the semiconductor substrate 10 and the device isolation layer 11 are etched to form the recess gate trench 12. Thereafter, a conductive film is deposited on the entire structure including the trench 12 and then patterned to form the gate line 13. Thereafter, after the insulating film 14 is deposited on the entire structure including the gate line 13, an etching process is performed such that the insulating film 14 remains on the sidewall of the gate line 13. The semiconductor substrate 10 and the device isolation layer 11 exposed during the etching process are etched to a predetermined depth, but the etching amount of the device isolation layer 11 having a higher etching rate than that of the semiconductor substrate 10 is large. Thereafter, the contact plug 15 is formed by filling a conductive film in the space between the insulating films 14, that is, the exposed semiconductor substrate 10 and the device isolation film 11. In this case, when the amount of etching of the upper end of the device isolation layer 11 increases, a gap between the contact plug 15 and the gate line 13 is close, so that the contact plug 15 and the gate line 13 are electrically connected to each other. May occur.

본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 제조 공정 중 게이트라인을 형성한 후, 노출되는 반도체 기판 및 소자 분리막 상에 제1 및 제2 식각 방지막을 형성한다. 이로 인해 후속 게이트 라인 측벽에 형성하는 절연막 형성 공정시 반도체 기판 및 소자 분리막 상부가 식각되는 것을 방지함으로써 콘택 플러그와 게이트 라인이 서로 전기적으로 접촉되는 것을 억제하는 반도체 소자 및 이의 제조 방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is to form first and second etch stop layers on the exposed semiconductor substrate and the device isolation layer after the gate line is formed in the semiconductor device manufacturing process. Accordingly, the present invention provides a semiconductor device and a method of manufacturing the same, which prevent the contact plug and the gate line from being in electrical contact with each other by preventing the semiconductor substrate and the upper portion of the device isolation layer from being etched during the insulating film forming process formed on the sidewall of the subsequent gate line. .

본 발명의 일실시 예에 따른 반도체 소자는 반도체 기판의 소자 분리 영역에 형성된 소자 분리막과, 상기 반도체 기판의 활성 영역 및 상기 소자 분리막 상에 형성된 리세스 게이트와, 상기 리세스 게이트와 인접한 반도체 기판 및 상기 소자 분리막 상에 형성된 제1 및 제2 식각 방지막, 및 상기 리세스 게이트 사이의 상기 제1 및 제2 식각 방지막 상에 형성된 콘택 플러그를 포함한다.In an embodiment, a semiconductor device may include an isolation layer formed in an isolation region of a semiconductor substrate, an active region of the semiconductor substrate, a recess gate formed on the isolation layer, a semiconductor substrate adjacent to the recess gate, First and second etch stop layers formed on the device isolation layer, and contact plugs formed on the first and second etch stop layers between the recess gates.

상기 리세스 게이트 측벽에 형성된 절연막을 더 포함한다. 상기 제1 식각 방지막은 TiSix막이고 상기 제2 식각 방지막은 TiOx막이다.(x는 양의 정수)The semiconductor device may further include an insulating layer formed on the sidewall of the recess gate. The first etch stop layer is a TiSix layer and the second etch stop layer is a TiOx layer (x is a positive integer).

본 발명의 일실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와, 상기 반도체 기판의 활성 영역 및 상기 소자 분리막 상에 게이트 라인을 형성하는 단계와, 상기 게이트 라인과 인접한 상기 활성 영역 및 상기 소자 분리막 상에 제1 및 제2 식각 방지막을 형성하는 단계와, 상기 제1 및 제2 식각 방지막을 포함한 전체 구조 상에 절연막을 형성한 후 식각하여 상기 절연막을 상기 게이트 라인 측벽에 잔류시키는 단계, 및 상기 절연막을 포함한 전체 구조 상에 도전 물질을 증착한 후 상기 절연막 사이의 상기 제1 및 제2 식각 방지막 상에 잔류시켜 콘택 플러그를 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming an isolation layer in an isolation region of a semiconductor substrate, forming a gate line on an active region of the semiconductor substrate and the isolation layer; Forming first and second etch stop layers on the active region adjacent to the gate line and the device isolation layer, and forming an insulating layer on the entire structure including the first and second etch stop layers and then etching the insulating layer And depositing a conductive material on the entire structure including the insulating layer and remaining on the first and second etch stop layers between the insulating layers to form a contact plug.

상기 소자 분리막을 형성한 후, 상기 활성 영역 및 상기 소자 분리막 상단부를 식각하여 리세스 게이트용 트렌치를 형성하는 단계를 더 포함한다.After forming the device isolation layer, the method may further include forming a trench for a recess gate by etching the active region and an upper portion of the device isolation layer.

상기 리세스 게이트용 트렌치를 형성한 후, 상기 게이트 라인을 형성하기 전에 상기 반도체 기판 및 상기 소자 분리막 상에 게이트 절연막을 형성하는 단계를 더 포함한다.After forming the recess gate trench, the method may further include forming a gate insulating layer on the semiconductor substrate and the device isolation layer before forming the gate line.

상기 제1 및 제2 식각 방지막을 형성하는 단계는 상기 게이트 라인을 포함한 전체 구조 상에 라이너막을 형성하는 단계와, 열처리 공정을 실시하여 상기 활성 영역에 상기 제1 식각 방지막 및 상기 소자 분리막 상에 상기 제2 식각 방지막을 형성하는 단계를 포함한다.The forming of the first and second etch stop layers may include forming a liner layer on the entire structure including the gate line, and performing a heat treatment process on the first etch stop layer and the device isolation layer in the active region. Forming a second etch stop layer;

상기 라이너막은 Ti막으로 형성하며, 상기 라이너막은 1 내지 10nm의 두께로 형성한다.The liner film is formed of a Ti film, and the liner film is formed to a thickness of 1 to 10 nm.

상기 열처리 공정은 0.1mTorr 내지 760mTorr의 압력과 100 내지 1000℃의 온도범위에서 실시한다.The heat treatment process is carried out at a pressure of 0.1mTorr to 760mTorr and a temperature range of 100 to 1000 ℃.

상기 제1 식각 방지막은 TiSix으로 형성하고 상기 제2 식각 바지막은 TiOx막으로 형성한다.(x는 양의 정수)The first etch stop layer is formed of TiSix, and the second etch barrier layer is formed of a TiOx layer (x is a positive integer).

본 발명의 일실시 예에 따르면 반도체 소자의 제조 공정 중 게이트라인을 형성한 후, 노출되는 반도체 기판 및 소자 분리막 상에 제1 및 제2 식각 방지막을 형성한다. 이로 인해 후속 게이트 라인 측벽에 형성하는 절연막 형성 공정시 반도체 기판 및 소자 분리막 상부가 식각되는 것을 방지함으로써 콘택 플러그와 게이트 라인이 서로 전기적으로 접촉되는 것을 억제하는 반도체 소자 및 이의 제조 방법을 제공하는 데 있다.According to an embodiment of the present invention, after the gate line is formed during the manufacturing process of the semiconductor device, first and second etch stop layers are formed on the exposed semiconductor substrate and the device isolation layer. Accordingly, the present invention provides a semiconductor device and a method of manufacturing the same, which prevent the contact plug and the gate line from being in electrical contact with each other by preventing the semiconductor substrate and the upper portion of the device isolation layer from being etched during the insulating film forming process formed on the sidewall of the subsequent gate line. .

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2 내지 도 6은 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2 to 6 are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2를 참조하면, 반도체 기판(100)의 소자 분리 영역에 통상의 소자 분리 공정을 실시하여 소자 분리막(101)을 형성한다. 소자 분리막(101)은 산화막으로 형 성하는 것이 바람직하다.Referring to FIG. 2, the device isolation layer 101 is formed by performing a normal device isolation process on the device isolation region of the semiconductor substrate 100. The device isolation film 101 is preferably formed of an oxide film.

이 후, 식각 공정을 실시하여 리세스 게이트용 트렌치(102)를 형성한다. 리세스 게이트용 트렌치(102)는 반도체 기판(100)의 활성 영역 및 소자 분리막(101) 상부에 형성된다. 이때 소자 분리막(101)의 식각률이 반도체 기판(100) 보다 높다 도면과 같이 반도체 기판(100) 상에 형성된 트렌치(102) 보다 깊은 트렌치(102)가 형성될 수 있다.Thereafter, an etching process is performed to form the trench gate trench 102. The recess gate trench 102 is formed in the active region of the semiconductor substrate 100 and the upper portion of the isolation layer 101. At this time, the etching rate of the device isolation layer 101 is higher than that of the semiconductor substrate 100, and a trench 102 deeper than the trench 102 formed on the semiconductor substrate 100 may be formed as shown in the drawing.

도 3을 참조하면, 트렌치(102)를 포함한 전체 구조 상에 게이트 절연막(103)을 형성한다. 게이트 절연막(103)은 산화막으로 형성하는 것이 바람직하다. 이 후, 게이트 절연막(103)을 포함한 전체 구조 상에 도전막을 증착한 후 패터닝하여 게이트 라인(104)을 형성한다. 이때 게이트 절연막(103)도 식각하여 반도체 기판(100) 및 소자 분리막(101)의 일부분을 노출시킬 수 있다.Referring to FIG. 3, the gate insulating layer 103 is formed on the entire structure including the trench 102. The gate insulating film 103 is preferably formed of an oxide film. Thereafter, the conductive film is deposited on the entire structure including the gate insulating film 103 and then patterned to form the gate line 104. In this case, the gate insulating layer 103 may also be etched to expose a portion of the semiconductor substrate 100 and the device isolation layer 101.

도 4를 참조하면, 게이트 라인(104)을 포함한 전체 구조 상에 라이너막(105)을 형성한다. 라이너막(105)은 Ti막으로 형성하는 것이 바람직하다. 라이너막(105)은 1 내지 10 nm의 두께로 형성하는 것이 바람직하다.Referring to FIG. 4, the liner layer 105 is formed on the entire structure including the gate line 104. The liner film 105 is preferably formed of a Ti film. The liner film 105 is preferably formed to a thickness of 1 to 10 nm.

도 5를 참조하면, 열처리 공정을 실시하여 반도체 기판(100)과 소자 분리 영역 상에 형성된 라이너막을 제1 및 제2 식각 방지막(105a, 105b)으로 변화시킨다.Referring to FIG. 5, a liner layer formed on the semiconductor substrate 100 and the device isolation region is changed into first and second etch stop layers 105a and 105b by performing a heat treatment process.

이때 열처리 공정은 0.1mTorr 내지 760mTorr의 압력과 100 내지 1000℃의 온도범위에서 실시하는 것이 바람직하다.At this time, the heat treatment is preferably carried out at a pressure of 0.1mTorr to 760mTorr and a temperature range of 100 to 1000 ℃.

열처리 공정으로 인하여 반도체 기판(100) 상에 형성된 라이너막은 TiSix막으로 변화하고 소자 분리막(101) 상에 형성된 라이너막은 TiOx막으로 변화된다.(x는 양의 정수)Due to the heat treatment process, the liner film formed on the semiconductor substrate 100 is changed to a TiSix film, and the liner film formed on the device isolation film 101 is changed to a TiOx film (x is a positive integer).

이 후, 제1 및 제2 식각 방지막(105a, 105b)을 포함한 전체 구조 상에 절연막(106)을 형성한다. 절연막(106)은 후속 형성되는 콘택 플러그와 게이트 라인(104)을 절연시키기 위하여 형성한다.Thereafter, an insulating film 106 is formed over the entire structure including the first and second etch stop films 105a and 105b. The insulating film 106 is formed to insulate the contact plug and gate line 104 formed subsequently.

도 6을 참조하면, 식각 공정을 실시하여 게이트 라인(104) 측벽에 절연막(106a)을 잔류시킨다. 이때 식각 공정시 과도 식각되어도 제1 및 제2 식각 방지막(105a, 105b)에 의하여 반도체 기판(100) 및 소자 분리막(101)이 식각되지 않는다.Referring to FIG. 6, an etching process is performed to leave the insulating layer 106a on the sidewall of the gate line 104. In this case, the semiconductor substrate 100 and the device isolation layer 101 are not etched by the first and second etch stop layers 105a and 105b even when the wafer is excessively etched during the etching process.

이 후, 절연막(106a)을 포함한 전체 구조 상에 도전 물질을 증착한 후, 라이너막(105)이 노출되도록 식각 공정을 실시하여 콘택 플러그(107)를 형성한다.Thereafter, after the conductive material is deposited on the entire structure including the insulating layer 106a, the contact plug 107 is formed by performing an etching process to expose the liner layer 105.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a method of manufacturing a semiconductor device according to the prior art.

도 2 내지 도 6은 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2 to 6 are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 :반도체 기판 101 : 소자 분리막100: semiconductor substrate 101: device isolation film

102 : 트렌치 103 : 게이트 절연막102 trench 103 gate insulating film

104 : 게이트 라인 105 : 라이너막104: gate line 105: liner film

105a, 105b : 제1 및 제2 식각 방지막 106 : 절연막105a, 105b: first and second etch stop films 106: insulating films

107 : 콘택 플러그107: contact plug

Claims (12)

반도체 기판의 소자 분리 영역에 형성된 소자 분리막;An isolation layer formed in the isolation region of the semiconductor substrate; 상기 반도체 기판의 활성 영역 및 상기 소자 분리막 상에 형성된 리세스 게이트;A recess gate formed on an active region of the semiconductor substrate and the device isolation layer; 상기 리세스 게이트와 인접한 노출된 상기 반도체 기판 상에 상기 게이트 라인과 이격된 제1 식각 방지막 및 상기 리세스 게이트와 인접한 상기 소자 분리막 상에 형성된 제2 식각 방지막; 및A first etch stop layer spaced apart from the gate line on the exposed semiconductor substrate adjacent to the recess gate and a second etch stop layer formed on the device isolation layer adjacent to the recess gate; And 상기 리세스 게이트 사이의 상기 제1 및 제2 식각 방지막 상에 형성된 콘택 플러그를 포함하는 반도체 소자.And a contact plug formed on the first and second etch stop layers between the recess gates. 제 1 항에 있어서,The method of claim 1, 상기 리세스 게이트 측벽에 형성된 절연막을 더 포함하는 반도체 소자.And an insulating film formed on sidewalls of the recess gate. 제 1 항에 있어서,The method of claim 1, 상기 제1 식각 방지막은 도전막으로 형성된 반도체 소자.The first etch stop layer is a semiconductor device formed of a conductive film. 제 1 항에 있어서,The method of claim 1, 상기 제1 식각 방지막은 TiSix이고 상기 제2 식각 방지막은 TiOx막인 반도체 소자(x는 양의 정수).The first etch stop layer is TiSix and the second etch stop layer is a TiOx film. The semiconductor device (x is a positive integer). 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계;Forming an isolation layer in the isolation region of the semiconductor substrate; 상기 반도체 기판의 활성 영역 및 상기 소자 분리막 상에 게이트 라인을 형성하는 단계;Forming a gate line on an active region of the semiconductor substrate and the device isolation layer; 상기 게이트 라인과 인접한 노출된 상기 활성 영역에 상기 게이트 라인과 이격된 제1 식각 방지막을 형성하고, 상기 게이트 라인과 인접한 상기 소자 분리막 상에 제2 식각 방지막을 형성하는 단계;Forming a first etch stop layer spaced apart from the gate line in the exposed active region adjacent to the gate line, and forming a second etch stop layer on the device isolation layer adjacent to the gate line; 상기 제1 및 제2 식각 방지막을 포함한 전체 구조 상에 절연막을 형성한 후 식각하여 상기 절연막을 상기 게이트 라인 측벽에 잔류시키는 단계; 및Forming an insulating film on the entire structure including the first and second etch stop layers and etching the same to leave the insulating layer on the sidewall of the gate line; And 상기 절연막을 포함한 전체 구조 상에 도전 물질을 증착한 후 상기 절연막 사이의 상기 제1 및 제2 식각 방지막 상에 잔류시켜 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Depositing a conductive material on the entire structure including the insulating layer and remaining on the first and second etch stop layers between the insulating layers to form a contact plug. 제 5 항에 있어서,The method of claim 5, wherein 상기 소자 분리막을 형성한 후, 상기 활성 영역 및 상기 소자 분리막 상단부를 식각하여 리세스 게이트용 트렌치를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.And forming a trench for a recess gate by etching the active region and the upper end of the device isolation layer after forming the device isolation layer. 제 6 항에 있어서,The method of claim 6, 상기 리세스 게이트용 트렌치를 형성한 후, 상기 게이트 라인을 형성하기 전에 상기 반도체 기판 및 상기 소자 분리막 상에 게이트 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.And forming a gate insulating film on the semiconductor substrate and the device isolation layer after forming the recess gate trench and before forming the gate line. 제 5 항에 있어서,The method of claim 5, wherein 상기 제1 및 제2 식각 방지막을 형성하는 단계는Forming the first and second etch stop layers 상기 게이트 라인을 포함한 전체 구조 상에 라이너막을 형성하는 단계;Forming a liner film on the entire structure including the gate line; 열처리 공정을 실시하여 상기 라이너막을 변환시켜 상기 활성 영역에 상기 제1 식각 방지막을 형성하고, 상기 소자 분리막 상에 상기 제2 식각 방지막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Performing a heat treatment process to convert the liner layer to form the first etch stop layer in the active region, and to form the second etch stop layer on the device isolation layer. 제 8 항에 있어서,The method of claim 8, 상기 라이너막은 Ti막으로 형성하는 반도체 소자의 제조 방법.The liner film is a semiconductor device manufacturing method of forming a Ti film. 제 8 항에 있어서,The method of claim 8, 상기 라이너막은 1 내지 10nm의 두께로 형성하는 반도체 소자의 제조 방법.The liner film is a method of manufacturing a semiconductor device to form a thickness of 1 to 10nm. 제 8 항에 있어서,The method of claim 8, 상기 열처리 공정은 0.1mTorr 내지 760mTorr의 압력과 100 내지 1000℃의 온도범위에서 실시하는 반도체 소자의 제조 방법.The heat treatment process is carried out at a pressure of 0.1mTorr to 760mTorr and a temperature range of 100 to 1000 ℃. 제 5 항에 있어서,The method of claim 5, wherein 상기 제1 식각 방지막은 TiSix으로 형성하고 상기 제2 식각 방지막은 TiOx막으로 형성하는 반도체 소자의 제조 방법(x는 양의 정수).Wherein the first etch stop layer is formed of TiSix and the second etch stop layer is formed of a TiOx film (x is a positive integer).
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