KR100940439B1 - Method of manufacturing a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 게이트 전극의 양측벽에 외측벽이 거의 수직한 'L'자형 구조를 갖는 스페이서를 형성하여 Ti 살리사이드층 형성공정시 상기 스페이서의 외측벽에 Ti 살리사이드층이 형성되지 않도록 함으로써 Ti 살리사이드층의 브릿징(bridging)에 의한 게이트 전극과 소오스 및 드레인 접합영역 간의 단락을 방지하여 소자의 동작 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다.
The present invention relates to a method for manufacturing a semiconductor device, wherein a spacer having a 'L' shaped structure in which an outer sidewall is substantially perpendicular to both sidewalls of a gate electrode is formed to form a Ti salicide layer on an outer sidewall of the spacer during a Ti salicide layer forming process. Disclosed is a method of manufacturing a semiconductor device capable of improving the operating characteristics of the device by preventing the short circuit between the gate electrode and the source and drain junction regions due to bridging the Ti salicide layer.

반도체 소자, L자형 스페이서, 넌살 식각공정, Ti 살리사이드층Semiconductor Device, L-Shaped Spacer, Non-salting Etching Process, Ti Salicide Layer

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device} Method of manufacturing a semiconductor device             

도 1a 내지 도 1h는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도들이다. 1A to 1H are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도들이다. .
2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention. .

<도면의 주요 부분에 대한 부호의 설명>       <Explanation of symbols for the main parts of the drawings>

10, 100 : 반도체 기판 12, 102 : 게이트 산화막 10, 100: semiconductor substrate 12, 102: gate oxide film

14, 104 : 폴리실리콘층 16, 106 : 하부 반사 방지막14, 104: polysilicon layer 16, 106: lower antireflection film

18, 108 : 포토레지스트 패턴 20, 110 : 게이트 전극18 and 108 photoresist patterns 20 and 110 gate electrodes

24a, 24b, 114a, 114b : 저농도 접합영역24a, 24b, 114a, 114b: low concentration junction region

26, 116 : 버퍼 산화막 28, 118 : 스페이서용 질화막26, 116: buffer oxide film 28, 118: nitride film for spacer

32, 126 : 스페이서 120 : 스페이서 패턴용 산화막32, 126: spacer 120: oxide film for spacer pattern

40a, 40b, 130a, 130b : 고농도 접합영역40a, 40b, 130a, 130b: high concentration junction region

42a, 42b, 132a, 132b : 소오스 및 드레인 접합영역 42a, 42b, 132a, 132b: source and drain junction regions                 

44, 134 : Ti 살리사이드층
44,134: Ti salicide layer

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 Ti 살리사이드층 형성공정시 Ti 살리사이드층의 브릿징(bridging)에 의한 게이트 전극과 소오스 및 드레인 접합영역 간의 단락을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device capable of preventing a short circuit between a gate electrode and a source and drain junction region due to bridging the Ti salicide layer during a Ti salicide layer forming process. It relates to a manufacturing method.

일반적인 반도체 소자의 제조방법을 도 1a 내지 도 1h를 참조하여 설명하기로 한다. A method of manufacturing a general semiconductor device will be described with reference to FIGS. 1A to 1H.

도 1a 내지 도 1h는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1a 내지 도 1h에서 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소(element)를 가리킨다. 1A to 1H are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art. Here, the same reference numerals among the reference numerals shown in FIGS. 1A to 1H indicate the same element having the same function.

도 1a 및 도 1b를 참조하면, 반도체 기판(silicon substrate; 10) 상에 게이트 산화막 (12)을 형성한다. 그런 다음, 게이트 산화막(12) 상에 폴리실리콘층(poly silicon layer; 14) 및 하부 반사 방지막(Bottom Anti Reflection Coating; BARC; 16)을 순차적으로 증착한다. 그런 다음, 도 1b에 도시된 바와 같이 전체 구조 상부에 포토레지스트(photoresist; 미도시)를 도포한 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(18)을 형성한다. 1A and 1B, a gate oxide film 12 is formed on a semiconductor substrate 10. Then, a polysilicon layer 14 and a bottom antireflection coating BARC 16 are sequentially deposited on the gate oxide layer 12. Then, a photoresist (not shown) is applied over the entire structure as shown in FIG. 1B, and then an exposure process and a development process using a photo mask are sequentially performed to form a photoresist pattern 18.

도 1c를 참조하면, 도 1b에서 형성된 포토레지스트 패턴(18)을 식각 마스크로 이용한 식각공정을 실시한다. 이로써, 하부 반사 방지막(16), 폴리실리콘층(14) 및 게이트 산화막(12)이 순차적으로 패터닝되어 게이트 전극(20)이 형성된다. 그런 다음, 소정의 이온주입마스크(미도시)를 이용한 LDD(Lightly Doped Drain) 이온주입공정(22)을 실시하여 게이트 전극(20)의 양측으로 노출되는 반도체 기판(10)에 저농도 접합영역(24a 및 24b)을 형성한다. Referring to FIG. 1C, an etching process using the photoresist pattern 18 formed in FIG. 1B as an etching mask is performed. As a result, the lower anti-reflection film 16, the polysilicon layer 14, and the gate oxide film 12 are sequentially patterned to form the gate electrode 20. Thereafter, a lightly doped drain (LDD) ion implantation process 22 using a predetermined ion implantation mask (not shown) is performed to form a low concentration junction region 24a on the semiconductor substrate 10 exposed to both sides of the gate electrode 20. And 24b).

도 1d 및 도 1e를 참조하면, 게이트 전극(20)을 덮도록 전체 구조 상부에 HLD(High temperature Low pressure Dielectric) 산화막(26) 및 질화막(28)을 순차적으로 증착한다. 그런 다음, 도 1e에 도시된 바와 같이, 식각 마스크없이 블랭켓(blanket) 식각공정(30)을 실시하여 게이트 전극(20)의 양측벽에 스페이서(32)를 형성한다. 이때, 스페이서(32)는 외측벽이 완만한 원형 모양을 갖는다. 1D and 1E, a high temperature low pressure dielectric (HLD) oxide layer 26 and a nitride layer 28 are sequentially deposited on the entire structure to cover the gate electrode 20. Next, as shown in FIG. 1E, a blanket etching process 30 is performed without an etching mask to form spacers 32 on both sidewalls of the gate electrode 20. At this time, the spacer 32 has a circular shape with a gentle outer wall.

도 1f 및 도 1g를 참조하면, 전체 구조 상부에 대하여 넌살(nonsal) 식각공정(34)을 실시한다. 여기서, 넌살 식각공정(34)은 후속공정을 통해 Ti 실리사이드층(도 1h의 '44'참조)이 형성될 부분과 형성되지 않을 부분을 정의하기 위함이다. 즉, Ti 실리사이드층(44)이 형성되지 않아야 할 부분을 차단시키기 위한 식각공정을 말한다. 이러한, 넌살 식각공정(34)에 의해 스페이서(32)의 상하부에 넌살 산화막(36)이 형성된다. 이와 같이 넌살 산화막(36)이 스페이서(32)의 상부에 형성되는 이유는 도 1e에서 실시되는 식각공정시 스페이서(30)와 게이트 전극(20) 간의 단차 때문이다. 1F and 1G, a nonsal etching process 34 is performed on the entire structure. In this case, the non salvation etching process 34 is to define a portion where a Ti silicide layer (see '44' of FIG. 1H) is formed and a portion not to be formed through a subsequent process. That is, the etching process for blocking the portion where the Ti silicide layer 44 should not be formed. By the non-salting etching process 34, the non-salding oxide film 36 is formed on the upper and lower portions of the spacer 32. The reason why the non-salsal oxide layer 36 is formed on the spacer 32 is due to the step difference between the spacer 30 and the gate electrode 20 during the etching process of FIG. 1E.

그런 다음, 도 1g에 도시된 바와 같이 고농도 이온주입공정(38)을 실시하여 게이트 전극(20)의 양측으로 노출되는 반도체 기판(10)에 고농도 접합영역(40a 및 40b)을 형성한다. 이로써, 반도체 기판(10)에는 저농도 접합영역(24a)과 고농도 접합영역(40a)으로 이루어진 소오스 접합영역(source juction; 42a)과, 저농도 접합영역(24b)과 고농도 접합영역(40b)으로 이루어진 드레인 접합영역(drain juction; 42b)이 형성된다. Then, as shown in FIG. 1G, a high concentration ion implantation process 38 is performed to form the high concentration junction regions 40a and 40b on the semiconductor substrate 10 exposed to both sides of the gate electrode 20. Thus, the semiconductor substrate 10 includes a source juction 42a including a low concentration junction region 24a and a high concentration junction region 40a, and a drain including a low concentration junction region 24b and a high concentration junction region 40b. A drain juction 42b is formed.

도 1h를 참조하면, 전체 구조 상부에 Ti 금속층(미도시)을 증착한다. 그런 다음, 전체 구조 상부에 대하여 열처리공정을 반복적으로 실시하여 게이트 전극(20)의 상부와 소오스 및 드레인 접합영역(42a 및 42b) 상부에 Ti 살리사이드층(44)을 형성한다. Referring to FIG. 1H, a Ti metal layer (not shown) is deposited on the entire structure. Then, the heat treatment process is repeatedly performed on the entire structure to form the Ti salicide layer 44 on the gate electrode 20 and on the source and drain junction regions 42a and 42b.

그러나, 상기에서 설명한 현행 0.25㎛ 로직 CMOS(logic Complementary Metal-Oxide-Semiconductor) 공정에서는 Ti 살리사이드층 형성에서 외측벽이 완만한 구형 형태를 갖는 스페이서(32) 및 넌살 산화막(36)에 의해 도 1h에 도시된 원형(46) 부위에서 살리사이드층의 브릿징(bridging) 및 미반응(unreacted) Ti 금속물질이 그대로 잔재하는 문제가 발생한다. 이러한 문제들은 살리사이드 형성시 게이트 전극과 소오스 및 드레인 접합영역 간에 단락을 야기시킨다. 또한, 도시된 원형(47) 부위에서 넌살 산화막(36)에 의해 살리사이드층이 형성되지 않는 문제가 발생한다. 이에 따라, 콘택저항이 증가하게 되어 반도체 소자의 동작 특성이 나빠지 는 원인이 된다.
However, in the above-described 0.25 탆 logic CMOS (logic complementary metal-oxide-semiconductor) process, the spacer 32 and the non-salting oxide film 36 having a smooth outer shape in the formation of the Ti salicide layer are formed in FIG. 1H. Bridging and unreacted Ti metal material of the salicide layer is left as it is in the circle 46 region shown. These problems cause short circuits between the gate electrode and the source and drain junctions in salicide formation. In addition, a problem arises in that the salicide layer is not formed by the non-salcin oxide film 36 at the portion of the circle 47 shown. As a result, the contact resistance increases, which causes deterioration of operating characteristics of the semiconductor device.

따라서, 본 발명은 상기에서 설명한 종래기술의 문제점을 해결하기 위해 안출된 것으로, Ti 살리사이드층 형성공정시 살리사이드층의 브릿징에 의한 게이트 전극과 소오스 및 드레인 접합영역 간의 단락을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been made to solve the problems of the prior art described above, and can prevent a short circuit between the gate electrode and the source and drain junction regions due to the bridging of the salicide layer during the Ti salicide layer forming process. Its purpose is to provide a method for manufacturing a semiconductor device.

또한, 본 발명은 특정 부위에서 Ti 실리사이드층이 형성되지 않아 이 부위에서 콘택저항이 증가되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 다른 목적이 있다. In addition, another object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent the Ti silicide layer from being formed at a specific site, thereby preventing an increase in contact resistance at this site.

또한, 본 발명은 반도체 소자의 동작 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 또 다른 목적이 있다.
In addition, another object of the present invention is to provide a method for manufacturing a semiconductor device capable of improving operating characteristics of the semiconductor device.

본 발명의 일측면에 따르면, 게이트 전극이 형성된 반도체 기판을 제공하는 단계와, 상기 게이트 전극을 덮도록 전체 구조 상부에 버퍼 산화막, 스페이서용 질화막 및 스페이서 패턴용 산화막을 순차적으로 증착하는 단계와, 식각공정을 실시하여 상기 스페이서 패턴용 산화막, 상기 스페이서용 질화막 및 상기 버퍼 산화막을 식각하는 단계와, 상기 스페이서용 질화막 상에 잔류하는 상기 스페이서 패턴용 산화막을 제거하여 상기 게이트 전극의 양측벽에 'L'자형 스페이서를 형성하는 단 계와, 전체 구조 상부에 대하여 소오스/드레인 이온주입공정을 실시하여 상기 게이트 전극의 양측벽으로 노출되는 상기 반도체 기판에 소오스/드레인 접합영역을 형성하는 단계와, 전체 구조 상부에 Ti 금속층을 증착한 적어도 2회의 열처리공정을 반복적으로 실시하여 상기 게이트 전극 및 상기 소오스/드레인 접합영역의 상부에 Ti 살리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다. According to one aspect of the invention, providing a semiconductor substrate having a gate electrode, sequentially depositing a buffer oxide film, a spacer nitride film and a spacer pattern oxide film on the entire structure to cover the gate electrode, and etching Performing a process to etch the spacer pattern oxide film, the spacer nitride film, and the buffer oxide film, and remove the spacer pattern oxide film remaining on the spacer nitride film, thereby forming 'L' on both sidewalls of the gate electrode. Forming a source spacer and forming a source / drain junction region on the semiconductor substrate exposed to both sidewalls of the gate electrode by performing a source / drain ion implantation process on the entire structure; Repeatedly performing at least two heat treatment steps in which a Ti metal layer was deposited on the substrate. The gate electrode and provides a method for producing a semiconductor device comprising the steps of forming a side raised Ti layer on top of the source / drain junction regions.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면들로서, 그 일례로 CMOS(Complementary Metal-Oxide-Semiconductor) 소자에서 PMOS 영역을 제외한 NMOS 영역만을 도시한 단면도들이다. 2A through 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. As an example, only NMOS regions excluding PMOS regions in a complementary metal-oxide-semiconductor (CMOS) device are illustrated. It is a cross-sectional view.

도 2a를 참조하면, P형 반도체 기판(100)을 활성영역과 소자분리영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(미도시)을 형성한 후 NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(미도시)을 형성한다. Referring to Figure 2a, after forming the (not shown), the device isolation film subjected to STI (Shallow Trench Isolation) process in order to define a P-type semiconductor substrate 100 in the active region and the device isolation region NMOS region 'p - 'Boron (impurity) is implanted to form a P-well (not shown).

이어서, 전체 구조 상부에 10 내지 50Å의 두께로 게이트 산화막(102)을 형성한다. 이때, 게이트 산화막(102)은 습식산화방식 또는 건식산화방식을 이용한 산화공정을 실시하여 형성한다. Subsequently, a gate oxide film 102 is formed over the entire structure to a thickness of 10 to 50 microseconds. In this case, the gate oxide film 102 is formed by performing an oxidation process using a wet oxidation method or a dry oxidation method.

이어서, 전체 구조 상부에 2000 내지 2500Å의 두께로 폴리실리콘층(104)을 증착한다. 이때, 폴리실리콘층(104)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 도프트(doped) 폴리실리콘막 또는 언도프트(undoped) 폴리실리콘막을 이용하여 증착한다. Subsequently, a polysilicon layer 104 is deposited on the entire structure to a thickness of 2000 to 2500 kPa. In this case, the polysilicon layer 104 is deposited using a doped polysilicon film or an undoped polysilicon film by a low pressure chemical vapor deposition (LPCVD) method.

이어서, 전체 구조 상부에 하부 반사 방지막(106)을 형성할 수 있다. 이때, 하부 반사 방지막(106)은 도 2b에 도시된 포토레지스트 패턴(108) 형성공정시 폴리실리콘층(104)을 보호하는 기능을 한다. Subsequently, a lower anti-reflection film 106 may be formed on the entire structure. In this case, the lower anti-reflection film 106 functions to protect the polysilicon layer 104 in the process of forming the photoresist pattern 108 shown in FIG. 2B.

도 2b를 참조하면, 전체 구조 상부에 포토레지스트(미도시)를 도포한 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(108)을 형성한다. Referring to FIG. 2B, after the photoresist (not shown) is applied over the entire structure, the photoresist pattern 108 is formed by sequentially performing an exposure process and a development process using a photo mask.

도 2c를 참조하면, 도 2b에서 형성된 포토레지스트 패턴(108)을 식각 마스크로 이용한 식각공정을 실시하여 하부 반사 방지막(106), 폴리실리콘층(104) 및 게이트 산화막(102)을 순차적으로 패터닝한다. 이때, 상기 식각공정은 Cl2, HBr, CF4 및 HeO2 가스 등을 적절히 혼합한 혼합가스를 이용하여 실시한다. 이로써, 반도체 기판(100) 상에는 게이트 산화막(102) 및 폴리실리콘층(104)으로 이루어진 게이트 전극(110)이 형성된다. 그런 다음, 스트립 공정 또는 식각공정을 실시하여 포토레 지스트 패턴(108) 및 하부 반사 방지막(106)을 제거한다. Referring to FIG. 2C, the lower anti-reflection film 106, the polysilicon layer 104, and the gate oxide film 102 are sequentially patterned by performing an etching process using the photoresist pattern 108 formed in FIG. 2B as an etching mask. . At this time, the etching process is performed using a mixed gas of appropriately mixed Cl 2 , HBr, CF 4 and HeO 2 gas and the like. As a result, the gate electrode 110 made of the gate oxide film 102 and the polysilicon layer 104 is formed on the semiconductor substrate 100. Then, a strip process or an etching process is performed to remove the photoresist pattern 108 and the lower anti-reflection film 106.

이어서, 전체 구조 상부에 대하여 LDD 이온주입마스크용 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴을 마스크로 이용하고, 'n-' 이온을 이용한 LDD 이온주입공정(112)을 실시하여 저농도 접합영역(114a 및 114b)을 형성한다.Then, LDD ion implantation after the formation of the mask the photoresist pattern (not shown) for the picture using the resist pattern as a mask, based on the total structure top-performing LDD ion implantation process 112 using the ion 'n' As a result, low concentration junction regions 114a and 114b are formed.

도 2d를 참조하면, 전체 구조 상부에 CVD(Chemical Vapor Deposition)공정을 실시하여 버퍼 산화막(116), 스페이서용 질화막(118) 및 스페이서 패턴용 산화막(120)을 순차적으로 증착한다. 이때, 버퍼 산화막(116)은 HLD 산화막을 이용하여 100 내지 150Å 정도의 두께로 증착한다. 스페이서용 질화막(118)은 200 내지 400Å 정도의 두께로 증착한다. 스페이서 패턴용 산화막(120)은 300 내지 500Å 정도의 두께로 증착한다. Referring to FIG. 2D, a chemical vapor deposition (CVD) process is performed on the entire structure to sequentially deposit the buffer oxide film 116, the spacer nitride film 118, and the spacer pattern oxide film 120. At this time, the buffer oxide film 116 is deposited to a thickness of about 100 ~ 150Å by using the HLD oxide film. The nitride film 118 for spacers is deposited to a thickness of about 200 to 400 microns. The oxide pattern 120 for the spacer pattern is deposited to have a thickness of about 300 to 500 Å.

도 2e를 참조하면, 전체 구조 상부에 대하여 식각마스크없이 블랭켓(blanket) 또는 에치백(etch back) 방식으로 건식식각공정(122)을 실시한다. 이때, 건식식각공정(122)은 활성화된 플라즈마(plasma)를 이용하여 질화막과 산화막 간의 식각 선택율의 차가 거이 없이 실시하되, CxFy, CHFx 및 Ar 등을 적절히 혼합한 혼합가스를 이용하여 실시한다. 여기서, 질화막과 산화막 간의 식각 선택비는 1:1이 되도록 한다. Referring to FIG. 2E, the dry etching process 122 may be performed on the entire structure by a blanket or etch back without an etching mask. At this time, the dry etching step 122 is performed using the activated plasma (plasma) without any difference in the etching selectivity between the nitride film and the oxide film, using a mixed gas of properly mixing C x F y , CHF x and Ar, etc. Conduct. Here, the etching selectivity between the nitride film and the oxide film is 1: 1.

도 2f를 참조하면, 스페이서 패턴용 산화막(120)에 대하여 습식식각공정(124)을 실시하여 스페이서용 질화막(118) 상에 잔류하는 스페이서 패 턴용 산화막(120)을 제거한다. 이로써, 게이트 전극(110)의 양측벽에는 'L'자형 스페이서(124)가 형성된다. 이때, 습식식각공정(124)은 식각 타겟(etch target)을 스페이서 패턴용 산화막(120) 두께의 150% 정도로 하고, 질화막과 산화막 간의 선택비를 이용한 BOE(Buffer Oxide Etchant; HF와 H4F의 혼합용액) 용액 또는 HF 용액을 이용하여 실시한다. 이로써, 스페이서 패턴용 산화막(120)만이 선택적으로 제거된다. Referring to FIG. 2F, a wet etching process 124 is performed on the spacer pattern oxide film 120 to remove the spacer pattern oxide film 120 remaining on the spacer nitride film 118. Thus, 'L' shaped spacers 124 are formed on both sidewalls of the gate electrode 110. In this case, the wet etching process 124 sets the etch target to about 150% of the thickness of the oxide layer 120 for the spacer pattern, and uses BOE (Buffer Oxide Etchant; HF and H 4 F) using a selectivity between the nitride and oxide layers. Mixed solution) or HF solution. As a result, only the oxide layer 120 for the spacer pattern is selectively removed.

이어서, 전체 구조 상부에 넌살 식각공정(미도시)을 실시하여 Ti 살리사이드층(도 2h의 '134'참조)이 형성되지 않아야 할 부분을 차단한다. 종래기술에서는 넌살 식각공정에 의해 도 1f에 도시된 바와 같이 스페이서(30)와 게이트 전극(20) 간의 단차에 의해 스페이서(30) 상부에 넌살 산화막(36)이 형성된다. 그러나, 본 발명의 바람직한 실시예에서는 도 2f에서 실시되는 습식식각공정(124)에 의해 스페이서(126)와 게이트 전극(110) 간의 단차가 발생하지 않고 평탄화가 이루어지기 때문에 넌살 산화막이 형성되지 않는다. Subsequently, a non-salting etching process (not shown) is performed on the entire structure to block portions where the Ti salicide layer (see '134' in FIG. 2H) should not be formed. In the related art, as shown in FIG. 1F, a non-salting oxide layer 36 is formed on the spacer 30 by a step between the spacer 30 and the gate electrode 20 by a non-salting etching process. However, in the preferred embodiment of the present invention, a non-oxidized oxide film is not formed because the step between the spacer 126 and the gate electrode 110 is flattened by the wet etching process 124 of FIG. 2F.

도 2g를 참조하면, 전체 구조 상부에 고농도 이온주입마스크용 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴을 마스크로 이용하고, 'n+' 이온을 이용한 고농도 이온주입공정(128)을 실시한다. 이로써, 게이트 전극(110)의 양측으로 노출되는 반도체 기판(100)에 깊은 확산층(depth diffustion layer)인 고농도 접합영역(130a 및 130b)이 형성된다. 따라서, 반도체 기판(100)에는 저농도 접합영역(114a)과 고농도 접합영역(130a)으로 이루어진 소오스 접합영역(132a)과, 저농도 접합영역(114b)과 고농도 접합영역(130b)으로 이루어진 드레인 접합영역(132b)이 형성된다. Referring to FIG. 2G, after forming a high-resistance ion implantation mask photoresist pattern (not shown) on the entire structure, the photoresist pattern is used as a mask, and a high concentration ion implantation process using 'n + ' ions 128 ). As a result, high concentration junction regions 130a and 130b, which are deep diffusion layers, are formed on the semiconductor substrate 100 exposed to both sides of the gate electrode 110. Therefore, the semiconductor substrate 100 includes a source junction region 132a including a low concentration junction region 114a and a high concentration junction region 130a, and a drain junction region including a low concentration junction region 114b and a high concentration junction region 130b. 132b) is formed.

도 1h를 참조하면, 전체 구조 상부에 Ti 금속층(미도시)을 증착한다. 그런 다음, 전체 구조 상부에 대하여 적어도 2회의 열처리공정을 반복적으로 실시하여 게이트 전극(110)의 상부와 소오스 및 드레인 접합영역(132a 및 132b) 상부에 Ti 살리사이드층(134)을 형성한다. 이때, 열처리공정은 RTP(Rapid Temperature Process) 방식으로 실시한다. 또한, Ti 살리사이드층(134)은 TiSi2 C49 또는 TiSiO2 C54이다. 한편, 상기 열처리공정후 미반응하고 전체 구조 상부에 잔류되는 Ti 금속층은 세정공정을 실시하여 제거한다.Referring to FIG. 1H, a Ti metal layer (not shown) is deposited on the entire structure. Then, at least two heat treatment processes are repeatedly performed on the entire structure to form the Ti salicide layer 134 on the gate electrode 110 and on the source and drain junction regions 132a and 132b. At this time, the heat treatment process is carried out in a rapid temperature process (RTP) method. In addition, the Ti salicide layer 134 is TiSi 2 C49 or TiSiO 2 C54. On the other hand, the Ti metal layer which is not reacted after the heat treatment and remains on the entire structure is removed by performing a cleaning process.

상기에서 설명한 바와 같이 본 발명의 바람직한 실시예에서는 거의 수직한 'L'자형 스페이서(126)를 형성하기 때문에 도 1h에서 실시하는 열처리공정시 스페이서(126)의 외측벽에 Ti 살리사이드층(134)이 형성되지 않는다. 그러나, 종래기술에서는 스페이서(30)의 외측벽이 완만한 구형 구조로 형성되기 때문에 Ti 살리사이드층(44)이 형성되기 쉽다. 또한, 본 발명의 바람직한 실시예에서는 종래기술에서의 넌살 식각공정시 특정 부위에 넌살 산화막이 형성되는 것을 방지할 수 있다. 한편, 본 발명의 바람직한 실시예는 Ti 살리사이드층(134)에 한정되는 것이 아니라, 금속 살리사이드층 중 게이트 전극(110)의 상부에 형성되는 모든 금속 살리사이드층은 모두 적용 가능하다. 예컨대, 게이트 전극의 상부에 형성되는 에피텍시얼(epitaxial) CoSi2 층에도 적용 가능하다. As described above, in the preferred embodiment of the present invention, since the substantially vertical 'L' shaped spacer 126 is formed, the Ti salicide layer 134 is formed on the outer wall of the spacer 126 during the heat treatment process of FIG. 1H. Not formed. However, in the prior art, since the outer wall of the spacer 30 is formed in a gentle spherical structure, the Ti salicide layer 44 is easily formed. In addition, in a preferred embodiment of the present invention it is possible to prevent the formation of a non-oxidized oxide film on a specific portion during the non-etched etching process in the prior art. Meanwhile, the preferred embodiment of the present invention is not limited to the Ti salicide layer 134, and all metal salicide layers formed on the gate electrode 110 among the metal salicide layers may be applicable. For example, it is also applicable to an epitaxial CoSi 2 layer formed on the gate electrode.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention described above has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, the present invention will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상 설명한 바와 같이, 본 발명에서는 게이트 전극의 양측벽에 외측벽이 거의 수직한 'L'자형 구조를 갖는 스페이서를 형성하여 Ti 살리사이드층 형성공정시 상기 스페이서의 외측벽에 Ti 살리사이드층이 형성되지 않도록 함으로써 Ti 살리사이드층의 브릿징에 의한 게이트 전극과 소오스 및 드레인 접합영역 간의 단락을 방지할 수 있다. As described above, in the present invention, a spacer having an 'L' shaped structure in which the outer wall is substantially vertical is formed on both sidewalls of the gate electrode so that the Ti salicide layer is not formed on the outer wall of the spacer during the Ti salicide layer forming process. As a result, a short circuit between the gate electrode and the source and drain junction regions due to the bridging of the Ti salicide layer can be prevented.

따라서, 본 발명은 콘택저항이 증가되는 것을 방지할 수 있으며, 반도체 소자의 동작 특성을 향상시킬 수 있다.


Therefore, the present invention can prevent the contact resistance from increasing and improve the operating characteristics of the semiconductor device.


Claims (5)

삭제delete (a) 게이트 전극이 형성된 반도체 기판을 제공하는 단계; (a) providing a semiconductor substrate having a gate electrode formed thereon; (b) 상기 게이트 전극을 덮도록 전체 구조 상부에 버퍼 산화막, 스페이서용 질화막 및 스페이서 패턴용 산화막을 순차적으로 증착하는 단계;(b) sequentially depositing a buffer oxide film, a spacer nitride film, and a spacer pattern oxide film over the entire structure to cover the gate electrode; (c) 식각공정을 실시하여 상기 스페이서 패턴용 산화막, 상기 스페이서용 질화막 및 상기 버퍼 산화막을 식각하는 단계; (c) etching the spacer pattern oxide film, the spacer nitride film, and the buffer oxide film by performing an etching process; (d) 상기 스페이서용 질화막 상에 잔류하는 상기 스페이서 패턴용 산화막을 제거하여 상기 게이트 전극의 양측벽에 'L'자형 스페이서를 형성하는 단계;(d) forming 'L' shaped spacers on both sidewalls of the gate electrode by removing the spacer pattern oxide film remaining on the spacer nitride film; (e) 전체 구조 상부에 대하여 소오스/드레인 이온주입공정을 실시하여 상기 게이트 전극의 양측벽으로 노출되는 상기 반도체 기판에 소오스/드레인 접합영역을 형성하는 단계; 및(e) forming a source / drain junction region in the semiconductor substrate exposed to both sidewalls of the gate electrode by performing a source / drain ion implantation process on the entire structure; And (f) 상기 게이트 전극 및 상기 소오스/드레인 접합영역의 상부에 Ti 살리사이드층을 형성하는 단계를 포함하고,(f) forming a Ti salicide layer on top of the gate electrode and the source / drain junction region, 상기 (c) 단계에서 실시되는 상기 식각공정은 건식식각방식으로 실시하되, 상기 건식식각방식은 플라즈마를 이용하고, CxFy, CHFx 및 Ar 가스를 혼합한 혼합가스를 이용하여 산화막과 질화막 간의 식각 선택비가 1:1이 되도록 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.The etching process performed in the step (c) is carried out by a dry etching method, the dry etching method using an plasma and a mixed gas mixed with C x F y , CHF x and Ar gas using an oxide film and a nitride film A method of manufacturing a semiconductor device, characterized in that the etching selectivity of the liver is performed so that 1: 1. 제 2 항에 있어서, The method of claim 2, 상기 (c) 단계에서 실시되는 상기 식각공정은 블랭캣 또는 에치백 방식으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.The etching process is carried out in the step (c) is a manufacturing method of a semiconductor device, characterized in that carried out by a blanket or etch back method. 제 2 항에 있어서, The method of claim 2, 상기 (d) 단계에서 상기 스페이서 패턴용 산화막은 BOE 용액 또는 HF 용액을 이용한 습식식각공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.In the step (d), the oxide film for the spacer pattern is removed by a wet etching process using a BOE solution or HF solution. 제 4 항에 있어서, The method of claim 4, wherein 상기 습식식각공정은 식각 타겟을 적어도 상기 스페이서 패턴용 산화막의 두께의 150%로 설정하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.The wet etching process is performed by setting the etching target to at least 150% of the thickness of the oxide film for the spacer pattern.
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