KR100927692B1 - 등화를 지원하는 데이터 및 파일럿 구조들을 위한 방법 및장치 - Google Patents
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Abstract
수신기에서 등화를 용이하게 하는 방식으로 데이터를 전송하는 기술들이 제시된다. 각 데이터 블록이 데이터 블록의 시작부에서 가드 인터벌을 갖고 데이터 블록의 종료부에서 가드 인터벌을 가지도록 가드 인터벌들이 데이터 블록들에 첨부된다. 각 가드 인터벌은 비연속 전송(DTX) ,다상 시퀀스, 또는 다른 공지된 시퀀스일 수 있다. 파일럿이 적어도 하나의 데이터 블록의 각 세트에 첨부된다. 데이터 블록들, 파일럿, 및 가드 인터벌들은 다양한 슬롯 구조들을 사용하여 전송될 수 있고, 전송을 위해 처리된다. 이러한 처리는 데이터 블록들을 적어도 하나의 물리 채널에 매핑하고, 각 물리 채널에 대한 데이터 블록들을 채널화 코드로 채널화하고, 모든 물리 채널들을 결합하고, 결합된 데이터, 파일럿 및 가드 인터벌들을 스크램블링 코드로 스크램블링하는 것을 포함한다.
Description
본 발명은 통신에 관한 것으로서, 특히 무선 통신 시스템에서 데이터를 송수신하는 기술에 관한 것이다.
무선 통신 시스템에서, 전송기는 일반적으로 트래픽 데이터를 처리(예를 들면, 인코딩, 인터리빙, 심벌 매핑, 채널화, 및 스크램블링)하여 칩들 시퀀스를 생성한다. 그리고 나서, 전송기는 칩 시퀀스를 처리하여 무선 주파수(RF) 신호를 생성하고 RF 신호를 무선 채널을 통해 전송한다. 이러한 무선 채널은 채널 응답으로 전송된 RF 신호를 왜곡하고, 추가로 잡음 및 간섭으로 신호 품질을 저하시킨다.
수신기는 전송된 RF 신호를 수신하여 수신된 RF 신호를 처리하여 샘플들을 획득한다. 수신기는 샘플들에 대한 등화를 수행하여 전송기에 의해 전송된 칩들의 추정치들을 획득한다. 그리고 나서, 수신기는 칩 추정치들을 처리(예를 들면, 디스크램블링, 역채널화, 복조, 디인터리빙, 및 디코딩)하여 디코딩된 데이터를 획득한다. 수신기에 의해 수행되는 등화는 일반적으로 디코딩된 데이터의 신뢰도뿐만 아니라, 칩 추정치들에 대한 품질에 큰 영향을 미친다.
따라서, 수신기에서 등화를 용이하게 하는 방식으로 데이터를 전송하기 위한 기술들이 요구된다.
본 발명의 일 실시예에 따라, 적어도 하나의 프로세서 및 메모리를 포함하는 장치가 제시된다. 상기 프로세서(들)는 가드 인터벌들을 데이터 블록들에 첨부하며, 따라서 각 데이터 블록은 데이터 블록의 시작에서 가드 인터벌 및 데이터 블록의 종료부에서 가드 인터벌을 갖는다. 각각의 가드 인터벌은 비연속적 전송(DTX), 다상 시퀀스, 또는 다른 공지된 시퀀스일 수 있다. 그리고 나서, 상기 프로세서(들)는 데이터 블록 및 가드 인터벌들을 전송을 위해 처리한다.
또 다른 실시예에 따라, 각 데이터 블록이 데이터 블록의 시작에서 가드 인터벌 및 데이터 블록의 종료부에서 가드 인터벌을 갖도록 가드 인터벌들이 데이터 블록들에 첨부되는 방법이 제공된다. 그리고 나서, 상기 데이터 블록 및 가드 인터벌들은 전송을 위해 처리된다.
또 다른 실시예에 따라, 각 데이터 블록이 데이터 블록의 시작에서 가드 인터벌 및 데이터 블록의 종료부에서 가드 인터벌을 갖도록 가드 인터벌들을 데이터 블록들에 첨부하는 수단, 및 상기 데이터 블록들 및 가드 인터벌들을 전송을 위해 처리하는 수단을 포함하는 장치가 제시된다.
또 다른 실시예에 따라, 적어도 하나의 프로세서 및 메모리를 포함하는 장치가 제시된다. 상기 프로세서(들)는 수신된 샘플들을 디멀티플렉싱하여 공지된 전송에 대한 수신된 샘플들의 제1 블록 및 전송된 데이터 블록에 대한 수신된 샘플들의 제2 블록을 획득한다. 각 데이터 블록이 데이터 블록의 시작에서 가드 인터벌 및 데이터 블록의 종료부에서 가드 인터벌을 갖도록 데이터 블록들이 전송된다. 그리고 나서, 상기 프로세서(들)는 상기 수신된 샘플들의 제1 블록에 기반하여 채널 추정치를 유도하고, 상기 채널 추정치를 사용하여 상기 수신된 샘플들의 제2 블록에 대한 등화를 수행한다.
또 다른 실시예에 따라, 수신된 샘플들이 디멀티플렉싱되어 공지된 전송에 대한 수신된 샘플들의 제1 블록 및 전송된 데이터 블록에 대한 수신된 샘플들의 제2 블록을 획득하는 방법이 제시되며, 여기서 각 데이터 블록이 데이터 블록의 시작에서 가드 인터벌 및 데이터 블록의 종료부에서 가드 인터벌을 갖도록 데이터 블록들이 전송된다. 채널 추정치는 상기 수신된 샘플들의 제1 블록에 기반하여 유도된다. 그리고 나서, 상기 채널 추정치를 사용하여 상기 수신된 샘플들의 제2 블록에 대한 등화가 수행된다.
또 다른 실시예에 따라, 공지된 전송에 대한 수신된 샘플들의 제1 블록 및 전송된 데이터 블록에 대한 수신된 샘플들의 제2 블록을 획득하기 위해서 수신된 샘플들을 디멀티플렉싱하는 수단을 포함하는 장치가 제시되며, 여기서 각 데이터 블록이 데이터 블록의 시작에서 가드 인터벌 및 데이터 블록의 종료부에서 가드 인터벌을 갖도록 데이터 블록들이 전송된다. 상기 장치는 상기 수신된 샘플들의 제1 블록에 기반하여 채널 추정치를 유도하는 수단, 및 상기 채널 추정치를 사용하여 상기 수신된 샘플들의 제2 블록에 대한 등화를 수행하는 수단을 더 포함한다.
본 발명의 다양한 양상들은 하기 도면을 참조하여 설명될 것이다.
도1은 UMTS 네트워크를 보여주는 도이다.
도2는 다수의 캐리어들의 예시적인 배치를 보여주는 도이다.
도3은 W-CDMA 프레임 구조를 보여주는 도이다.
도4는 W-CDMA 릴리스 5 및 6의 슬롯 구조를 보여주는 도이다.
도5는 HS-PDSCH들에 대한 등화를 지원하는 슬롯 구조를 보여주는 도이다.
도6A 및 6B는 등화를 지원하는 추가적인 슬롯 구조들을 보여주는 도이다.
도7A,7B, 및 7C는 HSDPA에 대한 추가적인 슬롯 구조를 보여주는 도이다.
도8은 전송기 및 수신기의 블록도이다.
도9A 및 9B는 변조기에 대한 2개의 실시예들의 블록도이다.
도10A 및 10B는 등화기에 대한 2개의 실시예들의 블록도이다.
도11은 데이터 및 파일럿 전송을 위한 처리를 보여주는 도이다.
도12는 데이터 및 파일럿 수신을 위한 처리를 보여주는 도이다.
여기서 사용되는 "예시적"이라는 의미는 "예로서 제공되는"이라는 의미이다. 여기서 사용된 "예시적"이라는 의미가 다른 실시예들에 비해 선호되거나 유리한 것으로 반드시 해석될 필요는 없다.
여기서 제시된 기술들은 CDMA,TDMA, 및 FDMA를 포함하는 다양한 무선 통신 시스템들에서 사용될 수 있다. 여기서 사용되는 "시스템' 및 "네트워크"는 종종 상호 교환적으로 사용될 수 있다. CDMA 네트워크는 W-CDMA, cdma2000, 등과 같은 무선 기술들을 구현한다. cdma2000은 IS-2000, IS-86, 및IS-95 표준을 커버한다. TDMA 네트워크는 글로벌 이동 통신 시스템(GSM)과 같은 무선 기술을 구현한다. 이러한 다양한 무선 기술들 및 표준들은 공지되어 있다. W-CDMA 및 GSM은 "3세대 파트너쉽 프로젝트(3GPP)"에서 제공된 문서들에 제시되어 있다. cdma2000은 "3세대 파트너쉽 프로젝트 2(3GPP2)"로부터 제공된 문서들에 제시되어 있다. 명확화를 위해, 이러한 기술들은 W-CDMA를 이용하는 UMTS 네트워크에 대해 아래에서 구체적으로 설명되며, UMTS 용어가 아래에서 많이 사용된다.
도1은 다수의 노드 B(110) 및 다수의 사용자 장치(US)(120)를 구비한 UMTS 네트워크를 보여준다. 노드 B는 일반적으로 UE들과 통신하는 고정국이고, 종종 기지국, 액세스 포인트, 및/또는 다른 용어들로 지칭된다. 각 노드 B(110)는 특정 지리적 영역(102)에 대한 통신 커버리지를 제공한다. UE(120)들은 일반적으로 네트워크 전역에 분포되고, 각 UE는 고정국이거나 이동국일 수 있다. UE는 또한 이동국, 사용자 단말, 또는 다른 용어로 지칭될 수 있다. UE는 셀룰러 전화, 개인 휴대 단말기(PDA), 무선 장치, 핸드헬드 장치, 무선 모뎀 등일 수 있다. 용어 "UE" 및 "사용자"는 아래에서 상호 교환하여 사용될 수 있다. UE는 임의의 주어진 시간에서 다운링크 및/또는 업링크 상에서 0, 1, 또는 다수의 노드 B와 통신한다. 다운링크(또는 순방향 링크)는 노드 B로부터 UE로의 통신 링크를 지칭하며, 업링크(또는 역방향 링크)는 UE로부터 노드 B로의 통신 링크를 지칭한다. 무선 네트워크 제어기(RNC)(130)는 노드 B(110)들과 연결되며 노드 B들에 대한 조정 및 제어를 제공한다.
W-CDMA에서, UE로 전송될 데이터는 상위 시그널링 계층에서 하나 이상의 전 송 채널들로서 처리된다. 이러한 전송 채널들은 하나 이상의 서비스들(예를 들면, 음성, 비디오, 패킷 데이터 등)을 위한 데이터를 전달한다. 전송 채널들은 물리 계층에서 물리 채널들에 매핑된다. 물리 채널들은 상이한 직교 가변 확산 인자(OVSF)로 채널화되며, 이들은 코드 영역에서 서로 직교한다. OVSF 코드들은 종종 채널화 코드로 지칭된다.
W-CDMA 릴리스 5는 고속 다운링크 패킷 액세스(HSDPA)를 지원하고, 이는 다운 링크 상에서 고속 패킷 데이터 전송을 인에이블하는 절차들 및 한 세트의 채널들이다. HSDPA에 있어서, 데이터는 전송 채널인 고속 다운링크 공유 채널(HS-DSCH) 상에서 멀티플렉싱되는 블록들로 처리된다. HS-DSCH는 물리 채널들인 1이상(최대 15)의 고속 물리 다운링크 공유 채널들(HS-PDSCH)로 매핑된다. HS-PDSCH들은 다수의 UE들에 대해 시간 및 코드 분할 멀티플렉싱(TDM/CDM) 방식으로 데이터를 전달한다. HS-PDSCH들에 대한 제어 정보는 물리 채널들인 하나 이상의 HS-DSCH용 공유 제어 채널들(HS-SCCH) 상에서 전송된다. 이러한 제어 정보는 HS-PDSCH들을 적절히 수신 및 처리하기 위해서 UE들에 의해 사용되는 다양한 파라미터들을 전달한다.
UMTS 네트워크(100)는 하나 이상의 W-CDMA 릴리스들(예를 들면, 릴리스 99(Rel-99), 릴리스 5(Rel-5), 릴리스 6(Rel-6), 및/또는 이후의 릴리스)를 지원한다. 다음 설명에서, 릴리스 x(Rel-x)는 릴리스 6 이후의 릴리스이다. 각각의 릴리스는 이전 릴리스에 비해 개선을 제공한다.
릴리스 5는 다음 특징을 도입한다:
- 다운링크 상에서 14.4 메가비트/초(Mbps)의 피크 데이터 레이트를 위한 HSDPA,
- 2개의 안테나들로부터 다운링크 전송에 대한 공간 시간 전송 다이버시티(STTD) 및 폐루프 전송 다이버시티, 및
- 특정 UE들로 전용 파일럿의 전송.
릴리스 6은 다음 특징들을 도입한다:
- 4.1Mbps의 피크 데이터 레이트를 갖는 개선된 업링크,
- 예를 들면, 핸드오프를 위해 시그널링 메시지들을 전송하기 위해 DCCH를 HS-DSCH로 매핑,
- 전송 전력 명령(TPC) 및 전용 파일럿을 TDM 방식으로 다수의 UE들에 전송하기 위한 부분 전용 물리 채널(F-DPCH), 및
- 개선된 방송 능력을 위한 멀티미디어 방송 멀티캐스트 서비스(MBMS).
릴리스 5 및 6들은 릴리스 99와 역방향 호환성을 갖는다. 차후 릴리스들은 이전의 릴리스들과 역방향 호환성을 가질 수도 있고, 그렇지 않을 수도 있다.
UMTS 네트워크(100)는 단일 캐리어 또는 다수의 캐리어들 상에서 동작할 수 있다. 각 캐리어는 대략 5MHz의 대역폭을 가지며, 특정 주파수에 중심을 둔다. 다수의 캐리어들은 용량을 개선하기 위해서 사용될 수 있다.
도2는 다수의 캐리어들의 예시적인 배치(200)를 보여주는 도이다. 일반적으로, 임의의 수의 캐리어들이 멀티-캐리어 W-CDMA(MC-WCDMA)를 위해 배치될 수 있다. 도2의 실시예에서, 하나의 캐리어는 릴리스 5를 지원하는 앵커(anchor) 캐리 어로 지정된다. 나머지 캐리어들은 보조 캐리어들로 지정된다. 각각의 보조 캐리어는 릴리스5, 릴리스 6, 및/또는 릴리스 x를 지원한다. 앵커 캐리어는 시스템 포착, 액세스, 페이징, 방송 등을 지원하는 공통 채널들을 전달할 수 있다. 이러한 공통 채널들은 다음을 포함한다:
- 동기 채널(SCH) : 포착(acquisition)을 위한 정보 및 타이밍을 전달
- 제1 공통 제어 물리 채널(P-CCPCH): 시스템 및 액세스 파라미터들을 전달
- 제2 CCPCH(S-CCPCH): UE가 아이들 모드인 동안 페이지 메시지들 및 다른 UE로 지령된 시그널링 메시지들을 전달함
- 포착 표시 채널(AICH): 액세스 프로브들에 대한 응답들을 전달
- 페이지 표시기 채널(PICH): 페이지 메시지들에 대한 페이징 표시기들을 전달
- MBMS 표시기 채널(MICH): MBMS 메시지들에 대한 표시기들을 전달.
도2에 제시된 멀티-캐리어 구조에서, UE는 첫 번째로 전력이 온되면, 먼저 앵커 캐리어에 튜닝한다. UE는 SCH에 기반하여 시스템 타이밍을 포착하고, 시스템 및 액세스 파라미터들을 획득하기 위해서 P-CCPCH를 디코딩하며, 물리 랜덤 액세스 채널(PRACH) 상에서 액세스 프로브들을 전송하고, AICH 상에서 응답을 대기한다. 그리고 나서, UE는 UMTS 네트워크로의 등록 및 셋업을 수행하고, 그 후에 CELL_DCH 상태로 진입한다. CELL_DCH 상태에서, UE에는 전용 채널(DCH)이 할당되고, 데이터를 송신 및/또는 수신한다. UE는 네트워크와 통신하기 위해서 앵커 캐리어에서 머무른다. UE는 보조 캐리어로 핸드오프될 수도 있다. UE는 처리율을 개선하기 위 해서 다수의 캐리어들을 통해 데이터를 수신 및/또는 송신할 수 있다.
각각의 보조 캐리어는 상술한 공통 채널들을 전달할 수도 있고, 그렇지 않을 수도 있다. 오버헤드를 감소시키기 위해서, 네트워크는 단지 앵커 캐리어 상에서만 공통 채널들을 전송할 수도 있다. 이러한 경우, UE는 아이들 모드인 경우뿐만 아니라, 시스템 액세스를 위해서 앵커 캐리어에 튜닝한다. UE는 CELL_DCH 상태에서 하나 이상의 보조 캐리어들로 핸드오프될 수 있다. UE는 인터(inter)-주파수 측정치들을 생성하고, 이러한 측정치들을 네트워크로 보고한다. 네트워크는 UE를 상기 측정치들에 기반하여 적절한 캐리어로 안내한다.
도3은 W-CDMA 프레임 구조(300)를 보여준다. 다운링크 상에서의 전송을 위한 시간 라인은 무선 프레임들로 분할된다. 각각의 무선 프레임은 제어 채널 상에서 전송되는 12비트 시스템 프레임 번호(SFN)에 의해 식별된다. 각 무선 프레임은 10밀리초(ms)의 듀레이션을 가지며, 추가로 15개의 슬롯들로 분할되고, 15개의 슬롯들은 슬롯 0 -14로 라벨링된다. 각 슬롯은 2560개의 칩들을 포함하고, 0.667ms의 듀레이션을 갖는다. 각 칩은 3.84메가칩/초(Mcps)의 칩 레이트에 대해 260.42나노초(ns)의 듀레이션을 갖는다.
최대 15개의 HS-PDSCH들이 HSDPA에 대한 각 캐리어 상에서 전송된다. HS-PDSCH들은 소위 서브-프레임들로 지칭되는 전송 시간 인터벌들(TTI)에서 전송된다. 각각의 TTI는 3개의 슬롯들에 미치고(span) 2ms의 듀레이션을 갖는다. HS-PDSCH들에 대한 새로운 TTI는 프레임 경계에서 시작한다. HS-PDSCH들에게는 확산 인자 16을 갖는 채널 코드들이 할당된다. HS-PDSCH들에 있어서, 각 슬롯은 160 심벌 주기 들에 미치고, 각 심벌 주기는 16개의 칩들을 포함한다. 데이터 심벌은 각 심벌 주기에서 전송되고, 16-칩 채널화 코드로 채널화 또는 확산되어 16 칩 주기들에서 전송되는 16 데이터 칩들을 생성한다. 여기서 사용되는 바와 같이, 데이터 심벌은 데이터를 위한 심벌이고, 파일럿 심벌은 파일럿을 위한 심벌이며, 시그널링 심벌은 시그널링을 위한 심벌이며, 심벌은 일반적으로 복소 값이다. 심벌은 변조 방식(예를 들면, M-PSK 또는 M-QAM)에 대한 변조 심벌이다. 파일럿은 전송기 및 수신기 모두에 대해 사전에 이미 알려진 전송이다.
도4는 릴리스 5 및 6에서 일부 다운링크 물리 채널들에 대한 슬롯 구조(400)이다. 슬롯 구조는 슬롯 포맷, 데이터 및 파일럿 구조, 등으로 지칭될 수 있다. 제1 공통 파일럿 채널(P-CPICH)은 슬롯당 10개의 파일럿 심벌들을 전달하고, 확산 코드(Cch256 ,0)로 확산된다. 일반적으로, 채널화 코드(CchK ,k)는 OVSF 코드 트리에서 길이 K의 k번째 코드이며, 여기서 K는 2의 거듭제곱(예를 들면, 16,128, 또는 256)이다. P-CCPCH는 슬롯당 10개의 시그널링 심벌들을 전달하고, 채널화 코드(Cch256 ,1)로 확산된다. 릴리스 5 및 6에서, 최대 15개의 HS-PDSCH들이 채널화 코드(Cch16,1 내지 Cch16 ,15)을 사용하여 HSDPA를 위해 전송된다. 릴리스 5 및 6에서 사용되는 HS-PDSCH들은 여기서 Rel-5 HS-PDSCH로 지칭된다. 각각의 Rel-5 HS-PDSCH는 슬롯당 최대 160 데이터 심벌들을 전달하고, 상이한 16-칩 채널화 코드로 확산된다. 릴리스-6에서, F-DPCH는 노드 B에 의해 선택되고, UE들로 시그널링되는, 256-칩 채널화 코드(Cch256 ,f)를 사용하여 전송된다. F-DPCH는 특정 UE들에 대한 전용 파일럿 및/또는 TPC를 위한 최대 10개의 심벌들을 전달한다.
양호한 성능을 달성하기 위해서 UE에서 등화를 수행하는 것이 바람직하다. 등화는 특히 고 데이터 레이트(예를 들면, 다중-캐리어 HSDPA(MC-HSDPA)에서 사용되는 데이터 레이트)에서 특히 중요하다. 일반적으로, 등화는 시간 영역 또는 주파수 영역에서 수행된다. 다수의 탭들을 갖는 시간 영역 등화기가 양호한 성능을 달성하기 위해서 사용된다. 시간-영역 등화기는 복잡한데, 왜냐하면 탭들이 결합적으로(jointly) 유도되고 큰 매트릭스 인버젼이 요구되기 때문이다. 다수의 계수들을 갖는 주파수-영역 등화기 역시 양호한 성능을 달성하기 위해서 사용될 수 있다. 그러나, 주파수 영역 등화는 보다 간단한데, 왜냐하면 계수들이 각 주파수 톤 및 빈에 대해 개별적으로 유도되기 때문이다. 따라서, 주파수-영역 등화를 지원하는 슬롯 구조를 갖는 것이 바람직하다.
수신기에서 주파수-영역 등화를 용이하게 하기 위해서, 전송기는 전송에 앞서 데이터 블록들 사이에 가드 인터벌들을 삽입한다. 데이터 블록의 시작에서의 가드 인터벌은 프리픽스(prefix)로 지칭되고, 데이터 블록의 종료부에서의 가드 인터벌은 서픽스(suffix)로 지칭된다. 프리픽스는 각 데이터 블록에 대해 서픽스와 동일하여야 한다. 프리픽스와 서픽스가 충분히 긴 경우, 이러한 순환적인 특성은 무선 채널 상에서의 선형 컨벌루션을 순환(circular) 컨벌루션으로 전환시킨다. 이러한 순환 특성은 심벌간 간섭(ISI)을 방지하고, 수신기로 하여금 각 수신된 데 이터 블록에 대한 고속 퓨리어 변환(FFT)을 수행할 수 있도록 하여 주파수-영역 심벌들을 획득하게 된다. 그리고 나서, 수신기는 아래에서 설명되는 바와 같이, 주파수 영역에서 이러한 심벌들에 대한 등화를 수행하게 된다.
도5는 HS-PDSCH들에 대한 등화를 지원하고, 릴리스 5 및 6과의 역방향 호환성을 갖는 슬롯 구조(500)에 대한 실시예이다. 본 실시예에서, P-CPICH가 채널 코드(Cch256,0)로 전송되고, P-CCPCH는 도4에 제시된 바와 같이 채널 코드(Cch256 ,1)로 전송된다.
최대 15개의 새로운 HS-PDSCH들이 채널화 코드(Cch16 ,1 내지 Cch16 ,15)를 사용하여 HSDPA를 위해 전송된다. 이러한 새로운 HS-PDSCH들은 여기서 Rel-x HS-PDSCH들로 지칭된다. 도5에 제시된 실시예에서, Rel-x HS-PDSCH에 대한 슬롯은 가드 필드(512), TDM 파일럿(P) 필드(514), 가드 필드(516), 제1 데이터 필드(518), 가드 필드(520), 및 제2 데이터 필드(522)를 포함한다. 각 가드 필드는 2개의 전송들 사이(예를 들면, 2개의 데이터 블록들 사이, 또는 데이터 블록 및 파일럿 사이)에 가드 인터벌을 제공한다. 도5에 제시된 실시예에서, 각 가드 필드는 DTX이고, 이는 본질적으로 전송되지 않는 제로(zero) 신호를 포함한다. 파일럿 필드(514)는 채널 추정을 위해 사용되는 파일럿 심벌들을 전달한다. 각각의 데이터 필드들(518,522)은 임의의 수의 데이터 심벌들을 포함하는 데이터 블록을 전달한다.
일반적으로, Rel-x HS-PDSCH들의 각 필드는 적절히 선택된 듀레이션을 갖는다. 각각의 가드 필드는 하나의 데이터 블록에 대한 프리픽스 및/또는 다른 데이 터 블록에 대한 서픽스로 사용된다. 각각의 가드 필드의 듀레이션은 유효 지연 확산 이상이 되도록 선택되며, 상기 유효 지연 확산은 채널 지연 확산 및 루트-레이즈드-코사인(RRC) 자기상관의 시간 범위(extent)의 합이다. 채널 지연 확산은 수신기에서 가장 이른 도달 신호 경로 및 가장 늦은 도달 신호 경로 사이의 예상 차이값이다. RRC 자기 상관은 전송기에서의 RRC 펄스 세이핑 필터 및 수신기에서 매칭된 필터 사이의 상관이다. 충분히 긴 가드 필드는 ISI를 감소시킨다.
다수의 Rel-5 및/또는 Rel-x HS-PDSCH들이 상이한 채널화 코드들을 사용하여 동시에 전송될 수 있다. 이러한 경우, Rel-x HS-PDSCH의 각 필드는 HS-PDSCH들에 대한 채널화 코드의 정수배, 또는 16*L(여기서, L≥1)이되도록 선택된다. 이러한 제한은 동시에 전송되는 HS-PDSCH들 사이의 직교성을 유지한다. 특정 실시예에서, 각각의 가드 필드는 48 칩에 이르고, 파일럿 필드는 80 칩에 이르며, 제1 데이터 필드는 2000칩에 이르고, 제2 데이터 필드는 336 칩에 이른다. 이러한 실시예는 데이터 필드(518)에서 전송되는 데이터 블록에 대해 2048-포인트 FFT 및 데이터 필드(522)에서 전송되는 데이터 블록에 대한 512-포인트 FFT 수행을 수신기에게 허용한다. 이러한 실시예에서, TDM 파일럿 및 가드 인터벌들에 대한 오버헤드는 8.75%이다. Rel-x HS-PDSCH들의 필드들은 또한 다른 듀레이션들을 가질 수 있다.
실시예에서, 각각의 Rel-x HS-PDSCH의 데이터 필드들은 그 HS-PDSCH에 대한 채널화 코드로 채널화된다. 실시예에서, 각각의 Rel-x HS-PDSCH의 TDM 파일럿은 채널화 코드(Cch256 ,0)로 전송된다. 실시예에서, 동일한 TDM 파일럿은 P-CPICH 뿐만 아니라, 모든 Rel-x HS-PDSCH들에서 전송되며, 이는 TDM 파일럿에 대한 간섭을 감소시키고, 수신기로 하여금 보다 정확한 채널 추정치를 유도할 수 있도록 한다. TDM 파일럿은 양호한 시간 및 스펙트럼 특성을 갖는 임의의 시퀀스(예를 들면, 아래에서 설명되는 다상 시퀀스)일 수 있다.
도5의 Rel-x HS-PDSCH 슬롯 구조는 다양한 바람직한 특성들을 갖는다. 먼저, 프리픽스 및 서픽스가 각 데이터 블록에 대해 제공되고, 이는 수신기로 하여금 각 데이터 블록에 대한 정확한 주파수 영역 처리 수행을 가능케 한다. 특히, 데이터 필드(518)에서 전송되는 데이터 블록에 대해, 가드 필드(516)는 프리픽스이고, 가드 필드(520)는 서픽스이다. 또한, 가드 필드는 데이터 필드(522)에서 전송되는 데이터 블록에 대한 프리픽스이며, 다음 슬롯의 가드 필드(516)는 이러한 데이터 블록에 대한 서픽스이다. 따라서, 가드 필드들(516,520)은 각각 하나의 데이터 블록에 대한 프리픽스 및 다른 데이터 블록에 대한 서픽스로 효율적으로 사용된다. 가드 필드(512)는 파일럿 필드(514)에서 전송되는 TDM 파일럿을 선행 슬롯의 데이터 필드(522)에서 전송되는 데이터 블록과 이격시킨다.
가드 필드(512)는 필드(514)에서 전송되는 파일럿에 대한 순환 구조를 생성한다. 이러한 순환 구조는 필드(522)에서 전송되는 데이터에 대한 처리 모드와는 독립적인 채널 추정 목적을 위해 파일럿의 주파수 영역 처리를 인에이블한다. 파일럿의 일 사용에서, 채널 추정은 파일럿 필드(514)를 처리함으로써 등화 전에 달성된다. 이러한 사용을 인에이블하기 위해서, 가드 필드(512)는 가드 필드들(516 및 520)의 길이에 필적할만한 길이를 가져야 한다. 파일럿의 또 다른 사용에서, 잔류(residual) 채널 추정은 등화 후에 파일럿 필드(514)를 처리함으로써 달성된다. 잔류 채널은 무선 채널 및 등화기의 혼합 효과들을 포함한다. 잔류 채널이 일반적으로 무선 채널 그 자체보다 짧은 지연 확산을 가지기 때문에, 이러한 사용을 인에이블 하기 위해서, 가드 필드(512)는 가드 필드(516 및 520)들 보다 짧은 길이일 수 있다. 도5의 실시예에서, 가드 필드(512)는 가드 필드(516 및 520)와 동일한 길이이고, 따라서 파일럿 필드(514)의 2가지 사용들 모두를 지원한다.
가드 필드들에 대한 DTX의 사용은 스크램블링 존재시에 각 데이터 블록에 대한 순환 특성을 보조한다. W-CDMA에서, 노드 B는 할당된 채널화 코드로 각 물리 채널에 대한 데이터를 채널화하고, 모든 물리 채널들에 대한 채널화된 데이터를 합산하고, 합산된 데이터를 스크램블링 코드로 스크램블링하여 출력 칩들을 생성한다. 주어진 데이터 블록에 대한 프리픽스 및 서픽스가 동일하지만, 0이 아니면(넌-제로), 스크램블링은 서픽스와는 다른 프리픽스를 초래하는데, 왜냐하면 프리픽스에 인가되는 스크램블링 코드의 일부는 서픽스에 적용되는 스크램블링의 일부와 도일하지 않을 것이기 때문이다. 수신기는 등화를 수행하고, 후에 디스크램블링을 수행한다. 따라서, 프리픽스 및 서픽스가 넌-제로이면, 스크램블링은 데이터 블록에 대한 순환 특성을 파괴하는데, 왜냐하면 등화가 수행되는 경우 프리픽스는 더 이상 서픽스와 동일하지 않기 때문이며, 이는 성능 열화를 초래한다. 프리픽스 및 서픽스에 대한 DTX의 사용은 등화시에 순환 특성을 보존하며, 이는 바람직하다.
모든 물리 채널들이 결합되고, 그리고 나서 스크램블링되기 때문에, Rel-x HS-PDSCH들에서 가드 인터벌 동안 다른 물리 채널들로부터 어떠한 전송들도 가지지 않는 것이 바람직하다. F-DPCH에 있어서, DTX는 도5에 제시된 바와 같이, Rel-x HS-PDSCH의 가드 인터벌들과 오버랩하는 제1 및 제9 심벌 주기들에서 전송된다. 최대 4개의 UE들에 대한 TPC 및 전용 파일럿은 도5에 제시된 바와 같이 잔존하는 8개의 심벌 주기들에서 F-DPCH 상에서 TDM 방식으로 전송된다. F-DPCH는 코드 분할 멀티플렉싱으로 인해 대부분의 데이터 부분들 동안 Rel-x HS-PDSCH 와 직교한다.
노드 B는 Rel-x 사용자들뿐만 아니라, Rel-5/6 사용자들 모두를 지원한다. Rel-5/6 사용자들은 릴리스 5 및/또는 6을 지원하는 사용자들이다. Rel-x 사용자들은 도5에 제시된 Rel-x HS-PDSCH 를 수신할 수 있는 사용자들이다. 노드B는 도5에 제시된 바와 같이 F-DPCH에서 Rel-5/6 사용자들로 TPC 및 전용 파일럿을 전송한다. 이러한 경우, Rel-x 사용자들은 Rel-5/6 사용자들에 영향을 미치지 않으며, 그 역도 마찬가지이다. 대안적으로, 또는 이에 부가하여, 노드 B는 Rel-5/6 사용자들을 지원하기 위해서 연속적인 P-CPICH를 전송하고, 도4에 제시된 슬롯 구조를 사용하여 Rel-5 HS-PDSCH를 전송한다. 노드 B는 또한 P-CCPCH 및/또는 다른 물리 채널들을 전송한다. 이러한 경우, Rel-x HS-PDSCH들의 가드 인터벌들과 오버랩하는 각각의 물리 채널은 순환 특성을 방해하고, 따라서 Rel-x 사용자들에 영향을 미친다. 이러한 물리 채널들 각각에 있어서, 노드 B는 순환 특성을 보유하기 위해서 Rel-x HS-PDSCH의 가드 인터벌들과 오버랩하는 물리 채널의 섹션들을 펑쳐링(즉, DTX로 대체) 또는 감쇄시킨다. 펑쳐링으로 인한 Rel-5/6 사용자들의 품질 저하는 작은데, 왜냐하면 가드 인터벌(예를 들면, 3x48 칩들)이 슬롯의 작은 양(예를 들면, 5.6%)을 나타내기 때문이다. Rel-x HS-PDSCH는 Rel-5/6 사용자들에게는 영향을 미 치지 않는다.
도6A는 HS-PDSCH들에 대한 등화를 지원하는 슬롯 구조(610)에 대한 또 다른 실시예이다. 이러한 실시예에서, Rel-X HS-PDSCH에 대한 슬롯은 512 칩의 5개의 세그먼트들로 분할된다. 각 세그먼트는 데이터 필드(612) 및 가드 필드(614)를 포함한다. 중앙 세그먼트는 추가적으로 TDM 파일럿(P) 필드(616) 및 가드 필드(618)를 포함한다. 도6A의 실시예에서, 각각의 가드 필드는 DTX이다. 그리고 나서, 각 데이터 필드(612)는 하나의 DTX 프리픽스 우측에 위치되고, 또 다른 하나의 DTX 서픽스 좌측에 위치된다. 실시예에서, 중앙 세그먼트를 제외한 각 세그먼트의 데이터 필드(612)는 464 칩 듀레이션을 가지며, 중앙 세그먼트의 데이터 필드(612)는 336 칩 듀레이션을 가지며, 각 가드 필드는 48 칩 듀레이션을 가지며, TDM 파일럿 필드(616)는 80 칩 듀레이션을 갖는다. 상기 필드들은 또한 다른 듀레이션을 가질 수도 있다. 이러한 실시예는 수신기로 하여금 각 세그먼트에 대한 512-포인트 FFT를 수행할 수 있도록 하여준다. 수신기는 또한 하나의 주파수-영역 등화기를 사용하여 5개의 세그먼트들에 대한 주파수-영역 등화를 수행하고, 이는 계산을 감소시킨다. TDM 파일럿은 슬롯의 중앙 부근에 위치되고, 슬롯의 제1 및 최종 세그먼트들에 대한 유사한 품질의 채널 추정치들을 제공한다.
도6B는 HS-PDSCH들에 대한 등화를 지원하는 슬롯 구조(630)의 또 다른 실시예이다. 이러한 실시예에서, Rel-x HS-PDSCH에 대한 슬롯은 가드 필드(632), TDM 파일럿(P) 필드(634), 가드 필드(636), 및 데이터 필드(638)를 포함한다. 이러한 실시예는 슬롯의 가드 필드들의 수를 최소화한다.
도5,6A, 및 6B는 Rel-x HS-PDSCH들에 대한 주파수-영역 등화를 지원하고, 또한 다른 물리 채널들을 지원하는 슬롯 구조들의 다양한 실시예들을 보여준다. Rel-x HS-PDSCH의 가드 인터벌들에 대한 DTX의 사용은 스크램블링 존재시에 순환 특성을 보유한다. 순환 특성에서의 약간의 성능 저하는 가드 인터벌들 동안 전송되는 다른 물리 채널들로부터 기인하고, 이는 Rel-x 사용자들의 성능에 영향을 미친다. 이러한 성능 저하는 Rel-5/6 사용자들 성능에 영향을 미치는, 가드 인터벌 동안 다른 물리 채널들을 펑쳐링함으로써 방지될 수 있다. 네트워크는 (1) 동일 캐리어 상에서 Rel-5/6 사용자들 및 Rel-x 사용자들을 모두 동시에 지원할지 여부를 결정하고, 그 응답이 "예"라면 (2) Rel-5/6 사용자들 및 Rel-x 사용자들의 성능 사이의 트레이드-오프를 결정한다. 이러한 결정은 캐리어 단위로 이뤄질 수 있다.
다양한 다른 슬롯 구조들이 정의될 수 있다. 스크램블링이 수행되지 않으면, 양호한 시간 및 스펙트럼 특성들을 갖는 넌-제로 프리픽스 시퀀스가 가드 인터벌들을 위해 사용된다. 이러한 프리픽스 시퀀스는 가드 주기들 동안 노드 B에서 가용 전송 전력의 완전한 이용을 허용한다. 프리픽스 시퀀스는 또한 UE로 하여금 보다 양호한 성능을 달성하도록 하여준다.
도7A는 HSDPA를 위한 슬롯 구조(710)의 실시예를 보여준다. 실시예에서, 슬롯은 1280 칩의 2개의 절반-슬롯들로 분할된다. 각각의 절반-슬롯은 파일럿(P) 필드(712), 데이터 필드(714), 가드(G) 필드(716), 데이터 필드(718), 가드 필드(720), 데이터 필드(722), 및 가드 필드(724)를 포함한다. 파일럿은 또한 프리픽스로서 지칭될 수 있고, 각각의 가드 인터벌은 종종 서픽스로 지칭될 수 있다.
일반적으로, 각각의 필드는 임의의 적절한 듀레이션을 갖는다. 실시예에서, 각각의 데이터 필드들(714,718)은 448 칩 듀레이션을 가지고, 데이터 필드(722)는 128 칩 듀레이션을 가지며, 파일럿 필드(712)는 64 칩 듀레이션을 가지고, 각 가드 필드는 64 칩 듀레이션을 갖는다. 이러한 실시예는 도7A에 제시된 바와 같이, 수신기로 하여금 각각의 데이터 필드(714,718)에 대한 512-포인트 FFT 및 데이터 필드(722)에 대한 256-포인트 FFT를 수행할 수 있도록 하여준다. 도7A의 실시예는 64 칩 가드 인터벌을 가지며, 이는 도5 내지 6B의 실시예들에서 사용되는 48-칩 가드 인터벌보다 길다. 보다 긴 가드 인터벌은 보다 많은 오버헤드를 대가로, 긴 채널 지연 확산에 대해 양호한 성능을 제공한다. 이러한 필드들은 다른 듀레이션들을 가질 수 있다.
도7B는 HSDPA에 대한 슬롯 구조(730)의 다른 실시예를 보여준다. 이러한 실시예에서, 슬롯은 파일럿(P) 필드(732), 데이터 필드(734), 가드(G) 필드(736), 데이터 필드(738), 및 가드 필드(740)를 포함한다. 실시예에서, 데이터 필드(734)는 1984 칩 듀레이션을 가지며, 데이터 필드(738)는 383 칩 듀레이션을 가지며, 파일럿 필드(732)는 64 칩 듀레이션을 가지고, 각 가드 필드는 64 칩 듀레이션을 갖는다. 이러한 실시예는 도7B에 제시된 바와 같이, 수신기로 하여금 데이터 필드(734)에 대한 2048-포인트 FFT 및 데이터 필드(738)에 대해 512-포인트 FFT를 수행할 수 있도록 하여준다. 이러한 필드들은 또한 다른 듀레이션을 가질 수도 있다.
도7C는 HSDPA에 대한 슬롯 구조(750)의 또 다른 실시예를 보여준다. 이러한 실시예에서, 슬롯은 파일럿(P) 필드(752), 데이터 필드(754), 및 가드(G) 필드(756)를 포함한다. 실시예에서, 데이터 필드(754)는 2432 칩 듀레이션을 가지며, 파일럿 필드(752)는 64 칩 듀레이션을 가지고, 가드 필드(756)는 64 칩 듀레이션을 갖는다. 이러한 필드들은 또한 다른 듀레이션들을 가질 수도 있다. 이러한 실시예는 슬롯에서 가드 필드들의 수를 최소화한다.
다양한 다른 슬롯 구조들이 정의될 수 있다. 일반적으로, 각 슬롯은 임의의 수의 데이터 필드들, 임의의 수의 파일럿 필드들, 및 임의의 수의 가드 필드들을 포함할 수 있다. 슬롯은 또한 추가적인 및/또는 상이한 필드들을 가질 수도 있다. 각 필드는 임의의 적합한 듀레이션을 가질 수 있다. 가드 필드들의 듀레이션은 유효 지연 확산에 기반하여 선택될 수 있다. 파일럿 필드의 듀레이션은 유효 확산 지연 및 요구되는 채널 추정 성능에 기반하여 선택된다. 데이터 필드들의 듀레이션은 수신기 복잡도(예를 들면, 시간 및 주파수 영역들 사이의 변환, 등화 등) 및 가드 인터벌에 대한 오버헤드 양 사이의 트레이드-오프에 기반하여 선택된다.
도7A 내지 7C에 제시된 실시예들에서, 각 데이터 필드는 가드 필드(또는 서픽스) 좌측에 위치되고, 파일럿 필드 또는 가드 필드 중 하나의 우측에 위치된다. 파일럿 및 서픽스는 상이한 목적으로 사용될 수 있다. 특히, 파일럿은 주파수 영역 등화 전에 채널 추정을 획득하는데 사용되고, 서픽스는 주파수 영역 등화 후에 잔류 ISI 정정을 위해 사용된다.
실시예에서, 파일럿 및 가드 필드들은 동일한 프리픽스 시퀀스를 전달한다. 다양한 시퀀스들이 프리픽스 시퀀스를 위해 사용될 수 있다. 실시예에서, 양호한 시간 및 스펙트럼 특성들을 갖는 다상 시퀀스가 프리픽스 시퀀스로 사용된다. 양호한 시간 및 스펙트럼 특성들은 전체 시스템 대역폭에 걸친 일정한 진폭 주파수 응답, 일정한 시간 영역 엔벨로프, 제로 오프셋을 제외한 모든 시간 오프셋들에서 제로인 자기 상관, 및/또는 다른 특성들에 의해 정량화된다. 다양한 다상 시퀀스들이 가용하고, 이들은 추(Chu) 시퀀스, 골롬(Golomb) 시퀀스, P1,P3,P4, 및 Px 시퀀스, 및 프랭크(Frank) 시퀀스를 포함한다. 추 시퀀스는 다음과 같이 표현될 수 있다:
여기서, 
은 다상 시퀀스의 칩들을 나타내고, 이는 등식(1)의 추 시퀀스이며, P는 다상 시퀀스의 길이이다. 일반적으로, P는 1 보다 큰 임의의 정수값일 수 있다. 실시예에서, P=64이고, 64-칩 추 시퀀스는 도7A 내지 7C의 파일럿의 가드 필드들 각각에서 전송될 수 있다.
데이터는 도7A 내지 7C에 제시된 슬롯 구조들을 사용하여 다양한 방식으로 전송된다. 일 실시예에서, 단일 Rel-x HS-PDSCH은 채널화 또는 스크램블링 없이 전송된다. 이러한 실시예에서, 데이터 심벌은 각 데이터 필드의 각 칩 주기에서 전송된다. 다른 실시예에서, 다수의 Rel-x HS-PDSCH들이 동시에 전송될 수 있고, 각 Rel-x HS-PDSCH에 대한 데이터 블록들은 도5에 제시된 바와 같이 상이한 채널화 코드로 채널화된다. 스크램블링은 데이터 블록들에 대해 수행되지만, 파일럿 및 가드 인터벌들에 대해서는 수행되지 않으며, 따라서 데이터 블록들의 순환 특성은 방해되지 않는다.
도7A, 7B, 또는 7C에 제시된 슬롯 구조에 있어서, 파일럿에 대한 수신된 샘플들은 다음과 같이 표현된다:
여기서, c(n)은 파일럿에 의해 관측되는 유효 채널 응답이고,
P(n)은 파일럿에 대한 전송된 샘플들을 나타내고,
유효 채널 응답은 다음과 같이 주어진다:
여기서, 
은 전송기에서의 펄스 세이핑 필터의 응답이고,
수신기는 파일럿에 대한 수신된 샘플들에 대해 FFT를 수행하여 다음과 같이 표현되는 주파수-영역 심벌들을 획득한다:
여기서, 
및 
는 각각 
및 
의 주파수 영역 표현이고, P는 파일럿 필드의 듀레이션이다.
수신기는 다음과 같이, 최소 평균 자승 에러(MMSE)에 기반하여 채널 주파수 응답 추정치를 유도한다:
여기서, 
는 톤 k에 대한 기대 채널 에너지이고,
수신기는 또한 다음과 같이 제로-포싱 MMSE(ZF-MMSE)에 기반하여 채널 주파수 응답 추정치를 유도한다:
등식(6)은 
및 
인 경우, 등식(5)과 동일하다.
수신기는 P개의 톤들 각각, 또는 
에 대한 채널 이득 추정치를 유도한다. 그리고 나서, 수신기는 P개의 채널 이득 추정치들에 대한 P-포인트 역 FFT(IFFT)를 수행하여 P 채널 탭들을 갖는 시간-영역 채널 임펄스 응답 추정치를 획득한다. 수신기는 미리 결정된 임계치 이하의 저 에너지를 갖는 채널 탭들을 제로-아웃시키고, 제로들을 삽입하여 N개의 총 채널 탭들 및 제로들을 획득하고, N-포인트 FFT를 수행하여 N개의 톤들에 대한 N개의 채널 이득 추정치들을 갖는 채널 주파수 응답 추정치를 획득한다. N은 데이터 블록에 대한 톤들의 수이며, 도7A의 데이터 필드(714,718)에 대해 512이고, 데이터 필드(722)에 대해 256이다. 수신기는 수신된 샘플들, 채널 이득 추정치들, 및/또는 다수의 파일럿 전송들에 걸친 채널 탭들을 필터링하여 잡음 및 추정 에러들을 감소시킨다.
데이터 블록에 대한 수신된 샘플들은 다음과 같이 표현된다:
여기서, 
은 데이터 블록 및 그 서픽스에 대한 전송된 샘플들을 나타내고,
도7A의 필드(714)에서 전송되는 데이터 블록 및 필드(716)에서 전송되는 가드 인터벌/서픽스에 대한 전송된 샘플들은 다음과 같이 표현된다:
여기서, 
은 데이터 필드(714)에서 전송되는 데이터 블록의 샘플들을 나타내고,
서픽스에 대한 프리픽스 시퀀스 
은 파일럿에 대한 프리픽스 시퀀스 
와 동일하고, 또는 
이다.
수신기는 데이터 블록에 대한 수신된 샘플들에 대한 FFT를 수행하여 다음과 같이 표현되는 주파수-영역 심벌들을 획득한다:
여기서, 
및 
는 각각 
, 및 
의 주파수 영역 표현이고, D는 데이터 블록 및 가드 인터벌의 사이즈이 다.
수신기는 다음과 같이, MMSE에 기반하여 데이터 블록에 대한 주파수-영역 등화를 수행한다:
여기서, 
는 톤 k에 대한 기대 신호 에너지이고,
수신기는 또한 다음과 같이, ZF-MMSE에 기반하여 데이터 블록에 대한 주파수 영역 등화를 수행한다:
수신기는 등화된 심벌들에 대한 IFFT를 수행하여 데이터 블록에 대한 등화된 샘플들 
을 획득한다. 데이터 필드(714)에 대한 등화된 샘플들 
및 서픽스 필드(716)에 대한 등화된 샘플들 
은 다음과 같이 획득된다:
등화된 샘플들은 잔류 ISI를 가지며, 이는 사후(post) 시간 영역 등화를 통해 보상된다. 잡음이 존재하지 않고 완전한 등화가 사용되는 경우, 전송 및 수신된 서픽스는 동일하여야 한다. 전송된 서픽스는 시간 영역 등화를 위한 기준 신호로서 사용된다. 잔류 ISI은 채널 지연 확산 보다 작은 시간 듀레이션에 이른다. 이러한 사실은 시간 영역 등화기의 복잡도를 감소시키는데 이용된다.
수신기는 다음과 같이 채널 이득 에러들을 결정한다:
여기서, 
는 톤 k에 대한 채널 이득 에러이다.
일반적으로, 
는 파일럿 또는 서픽스 중 하나, 또는 이 둘 모두에 기반하여 유도된다. 파일럿은 주파수 영역 등화기의 계수들을 유도하는데 사용되고, 따라서 독립적인 새로운 정보를 제공하지 않는다. 이러한 관점으로부터, 서픽스 사용이 더 양호하다. 그러나, 
는 시간 영역 등화기의 탭들의 배치(placement)를 결정하는데에만 사용되고, 이러한 등화기의 탭들을 유도하는데에 는 사용되지 않기 때문에, 파일럿 또는 서픽스 중 하나 또는 이 둘 모두는 
를 유도하는데 사용될 수 있다. 
는 파일럿들 및 서픽스들 각각에 대해 개별적으로 계산된다. 그리고 나서, 각 데이터 블록에 대해, 평균 
가 수개의 가장 근접한 파일럿들 및/또는 서픽스들에 기반하여 계산되고, 그 데이터 블록에 대한 등화기 탭 위치들을 결정하는데 사용된다.
수신기는 다음과 같이, 모든 P개의 톤들에 대한 채널 이득 에러들을 변환한다:
여기서, 
은 
의 시간 영역 표현이다. 등식(14)으로부터 P개의 탭들 각각은 임계치에 대해 비교되고, 임계치를 초과하는 탭들의 지수(index)들은 중요한 탭 위치들로 간주된다. 하나의 가장 강한 탭이 식별되고, 이러한 가장 강한 탭에 대한 하나의 중요한 탭 위치가 사용된다. 중요한 탭 위치(들)는 
로 표시된다.
시간 영역 등화기의 계수(들)는 다음 최적화를 해결함으로써 유도된다:
여기서, 
은 가정된(hypothesized) 시간-영역 등화기이고, 그리고
등식(15)에서, 잔류 ISI는 
로 추정된다. 이러한 잔류 ISI 및 전송된 서픽스 
은 등화된 서픽스 
로부터 감산되고, 결과적인 에러들은 자승 및 누산되어 
를 획득한다.
계수(들) 
의 상이한 세트들이 평가되고, 최소 
를 제공하는 세트가 다음과 같이 선택된다:
MMSE 또는 ZF-MMSE 해법은 등식(15) 및 (16)에 제시된 최적화를 위해 유도된다. 이러한 해법은 시간 영역 등화기에 대한 한 세트의 계수들
를 제공한다. 그리고 나서, 수신기는 다음과 같이 시간 영역 등화를 수행한다:
여기서, 
는 데이터 블록에 대한 추정된 잔류 ISI를 나타내고,
상술한 바와 같이, 서픽스는 시간 영역 등화기에 대한 계수(들)를 유도하는데 사용되고, 그리고 나서, 시간 영역 등화기는 데이터 블록의 잔류 ISI를 제거하는데 사용된다.
도8은 전송기(810) 및 수신기(850)의 일 실시예에 대한 블록도이다. 전송기(810)는 노드 B의 일부이며, 수신기(850)는 UE의 일부이다. 전송기(810)에서, 전송(TX) 데이터 프로세서(820)는 트래픽 데이터를 처리하여(예를 들면, 인코딩, 인터리빙, 및 심벌 매핑) 데이터 심벌들을 생성한다. 프로세서(820)는 시그널링 심벌들 및 파일럿 심벌들을 생성한다. 변조기(830)는 데이터, 시그널링, 및 파일럿 심벌들을 시스템에 규정된 방식으로 처리하여 출력 칩들을 제공한다. 전송기 유닛(TMTR)(832)은 출력 칩들을 처리하여(예를 들면, 아날로그 전환, 증폭, 필터링, 및 주파수 업컨버팅), 안테나(834)로부터 전송되는 RF 신호를 생성한다.
수신기(850)에서, 안테나(852)는 전송된 RF 신호를 수신하여, 수신된 RF 신호를 제공한다. 수신기 유닛(RCVR)(854)은 수신된 RF 신호를 컨디셔닝하여(예를 들면, 필터링, 증폭, 주파수 다운컨버팅, 및 디지털화), 수신된 샘플들을 제공한다. 등화기(860)는 수신된 샘플들에 대한 등화를 수행하여 등화된 샘플들을 제공 한다. 등화기(860)는 주파수 영역 등화기(FDE) 및/또는 시간 영역 등화기로 구현된다. 복조기(870)는 등화된 샘플들을 변조기(830)에 의한 처리와 상보적인 방식으로 처리하여 심벌 추정치들을 제공한다. 수신(RX) 데이터 프로세서(872)는 심벌 추정치들을 처리하여(예를 들면, 심벌 디매핑, 디인터리빙, 및 디코딩), 디코딩된 데이터 및 시그널링을 제공한다. 일반적으로, 복조기(870) 및 RX 데이터 프로세서(872)에 의한 처리는 전송기(810)에서의 변조기(830) 및 TX 데이터 프로세서(820)에 의한 처리와 상보적이다.
제어기/프로세서(840 및 880)는 각각 송신기(810) 및 수신기(850)에서 다양한 처리 동작을 지시한다. 메모리(842 및 882)는 각각 전송기(810) 및 수신기(850)에 대한 데이터 및 프로그램 코드들을 저장한다.
도9A는 도8의 변조기(830)의 실시예인, 변조기(830a)의 블록 다이아그램이다. 변조기(830a)는 도5 내지 6B에 제시된 슬롯 구조들을 위해 사용될 수 있다. 변조기(830a)는 최대 15개의 HS-PDSCH들을 지원하고, 이들은 임의의 수의 Rel-5 HS-PDSCH 및 임의의 수의 Rel-x HS-PDSCH를 포함한다.
변조기(830a) 내에서, 각 물리 채널에 대한 심벌은 각각의 채널화기(910)로 제공되고, 채널화기(910)는 심벌들을 물리 채널에 대한 채널화 코드로 채널화한다. 펑쳐링 유닛(912a 내지 912i)들은 Rel-5 HS-PDSCH들에 대한 채널화기(910a 내지 910i)의 출력들을 각각 수신하고, Rel-x HS-PDSCH들의 파일럿 및/또는 가드 인터벌들과 오버랩하는 Rel-5 HS-PDSCH들의 섹션들을 펑쳐링한다. 유사하게, 펑쳐링 유닛(912q 내지 912r)은 채널화기(910q 내지 910r)의 출력들을 각각 수신하고, Rel-x HS-PDSCH들의 파일럿 및/또는 가드 인터벌들과 오버랩하는 P-CPICH 및 P-CCPCH의 섹션들을 펑쳐링한다. 멀티플렉서(MUX)(914)는 (1) 전송을 위해 사용되는 심벌 주기들에서의 채널화기(910s)의 출력, 및 (2) 전송을 위해 사용되지 않는 심벌 주기들에서의 DTX를 제공하며, 이들은 Rel-x HS-PDSCH들의 파일럿 및/또는 가드 인터벌들과 오버랩하지 않을 수 있다. 펑쳐링 유닛(912) 및 멀티플렉서(914)는 생략될 수 있다.
합산기(916)는 Rel-x HS-PDSCH들에 대한 채널화기(910j 내지 910p)의 출력들을 합산한다. 각 슬롯에서, 멀티플렉서(918)는 데이터 필드들에 대한 합산기(916)의 출력을 제공하고, 가드 필드들에 대한 DTX를 제공하며, 파일럿 필드에 대한 TDM 파일럿을 제공한다. 합산기(920)는 펑쳐링 유닛들(912) 및 멀티플렉서들(914 및 918)의 출력들을 합산한다. 스크램블러(922)는 노드 B에 할당된 스크램블링 코드로 합산기(920)의 출력을 스크램블링하고, 노드 B에 대한 출력 칩들을 제공한다.
도9B는 도8의 변조기(830)의 또 다른 실시예인 변조기(830b)에 대한 블록도이다. 변조기(830b)는 도7A 내지 7C에 제시된 슬롯 구조를 위해 사용된다. 변조기(830b)는 단일 Rel-x HS-PDSCH를 지원한다. 변조기(830b) 내에서, 멀티플렉서(930)는 Rel-x HS-PDSCH 및 프리픽스 시퀀스에 대한 심벌들을 수신한다. 각 슬롯에서, 멀티플렉서(930)는 각 데이터 필드들에 대한 심벌들을 제공하고, 파일럿 및 가드 필드들에 대한 프리픽스 시퀀스를 제공한다.
도9A 및 9B는 여기서 제시된 슬롯 구조들을 지원하는 변조기들의 2가지 실시예들을 보여준다. 일반적으로, 변조기는 임의의 슬롯 구조 및 임의의 물리 채널들 세트를 지원하도록 설계될 수 있다.
도10A는 도8의 등화기(860)의 실시예인 등화기(860a)의 블록도이다. 등화기(860a)는 도5 내지 도7C에 제시된 슬롯 구조들 중 하나를 사용하여 전송되는 Rel-x HS-PDSCH를 위해 사용된다.
등화기(860a) 내에서, 디멀티플렉서(DEMUX)(1010)는 수신기 유닛(854)으로부터 수신된 샘플들을 획득하고, FFT 유닛(1012)으로 파일럿에 대한 수신된 샘플들 
을 제공하고, 데이터 블록들 및 가드 인터벌/서픽스에 대한 수신된 샘플들 
을 FFT 유닛(1016)으로 제공한다. FFT 유닛(1012)은 파일럿에 대한 수신된 샘플들을 주파수 영역으로 변환하고, 주파수 변환 심벌들 
를 제공한다. 채널 추정기(104)는 예를 들면, 등식(5) 또는 (6)에 제시된 바와 같이, 데이터 전송을 위해 사용되는 톤들에 대한 채널 이득 추정치 
를 유도한다. 채널 추정기(1014)는 사후(post)-처리, 필터링, 등을 수행할 수 있다.
FFT 유닛(1016)은 각 데이터 블록 및 그 서픽스에 대한 수신된 샘플들을 주파수 영역으로 변환하고, 주파수 영역 심벌들 
를 제공한다. 신호 및 잡음 추정기(1018)는 수신된 샘플들에 기반하여 
및 
의 추정치들을 유도한다. 주파수 영역 등화기(1020)는 채널 추정치 및 가능하게는 
및 
의 추정치들을 통해 주파수 영역에서 심벌 
에 대한 등화를 수행하고, 등화된 심벌 
을 제공한다. IFFT 유닛(1022)은 등화된 심벌 
를 시간 영역으로 변환하고 등화된 샘플들 
을 제공한다.
도10B는 도8의 등화기(860)의 또 다른 실시예인 등화기(860b)의 블록도이다. 등화기(860b)는 도7A 내지 7C에 제시된 슬롯 구조들 중 하나를 사용하여 전송되는 Rel-x HS-PDSCH들에 대해 사용된다. 등화기(860b)는 디멀티플렉서(1010), FFT 유닛(1012 및 1016), 채널 추정기(1014), 신호 및 간섭 추정기(1018), 주파수 영역 등화기(102), 및 IFFT 유닛(1022)을 포함하고, 이들은 도10A에 대해 제시된 대로 동작한다.
등화기(860b)는 잔류 ISI를 제거하기 위해서 사후 시간 영역 등화를 수행하는 유닛들을 더 포함한다. 등화기(860b) 내에서, 유닛(1030)은 채널이득 추정치 
및 파일럿에 대한 수신된 심벌들 
를 수신하고, 중요한 탭 위치들 
을 결정한다. 디멀티플렉서(1032)는 IFFT 유닛(1022)으로부터 등화된 샘플들 
을 수신하고, 서픽스에 대한 등화된 샘플들 
을 계수 계산 유닛(1034)으로 제공하고, 데이터 블록에 대한 등화된 샘플들 
을 시간 영역 등화기(1036)로 제공한다. 유닛(1034)은 등식(15) 및 (16)에 제시된 바와 같이, 시간 영역 등화기(1036)에 대한 계수(들)를 유도한다. 시간 영역 등화기(1036)는 유닛(1034)으로부터의 계수(들)로 샘플들 
에 대한 등화를 수행하고, 잔류 ISI가 제거된 등화된 샘플들 
을 제공한다.
도10A 및 10B는 여기서 제시된 슬롯 구조들을 이용하여 사용될 수 있는 2개의 등화기 실시예들을 보여준다. 일반적으로, 등화기는 임의의 슬롯 구조를 지원하도록 설계될 수 있다.
도11은 여기서 제시된 슬롯 구조들을 사용하여 데이터 및 파일럿을 전송하는 처리(1100)에 대한 실시예이다. 처리(1100)는 노드 B 또는 다른 전송기에서 수행된다.
각 데이터 블록이 데이터 블록의 시작부에서 가드 인터벌을 가지고 데이터 블록의 종료부에서 가드 인터벌을 가지도록, 가드 인터벌들이 데이터 블록들에 첨부된다(블록 1112). 각 데이터 블록의 시작부에서의 가드 인터벌은 데이터 블록의 종료부에서의 가드 인터벌과 동일하다. 각 가드 인터벌은 DTX, 다상 시퀀스, 또는 다른 전송을 포함한다. 파일럿이 적어도 하나의 데이터 블록의 각 세트에 첨부된다(블록 1114). 파일럿은 예를 들면, 도5 내지 6B에 제시된 TDM 파일럿일 수 있다. 파일럿은 또한 예를 들면 도7A 내지 7C에 제시된 서로 인접하는 2개의 가드 인터벌들 중 하나일 수 있는, 가드 인터벌일 수 있다. 파일럿은 또한 다른 방식으 로 전송될 수 있다. 데이터 블록들, 파일럿, 및 가드 인터벌들은 예를 들면 도5 내지 7C에 제시된 슬롯 구조들 중 하나를 사용하여, 슬롯에 매핑될 수 있다.
데이터 블록들, 파일럿, 및 가드 인터벌들은 전송을 위채 처리된다(블록 1116). 이러한 처리는 데이터 블록들을 적어도 하나의 물리 채널(예를 들면, Rel-x HS-PDSCH)에 매핑하는 처리를 포함한다. 이러한 처리는 또한 그 물리 채널에 대한 채널화 코드로 각 물리 채널에 대한 데이터 블록들을 채널화하고, 도10A에 제시된 바와 같이 모든 물리 채널들에 대한 채널화된 데이터를 결합하고, 그리고 결합된 데이터, 파일럿, 및 가드 인터벌들을 스크램블링 코드로 스크램블링하는 처리를 포함한다. 다른 물리 채널들(예를 들면, P=CPICH, P-CCPCH, F-DPCH 및/또는 Rel-5 HS-PDSCH)이 또한 전송될 수 있고, 도10A에 제시된 바와 같이 채널화, 결합, 및 스크램블링될 수 있다. 다른 물리 채널들에 대한 데이터는 Rel-x HS-PDSCH들에 대한 파일럿 및/또는 가드 인터벌들과 오버랩하는 섹션에서 펑쳐링될 수 있다.
도12는 여기서 제시된 슬롯 구조들을 사용하여 전송된 데이터 및 파일럿을 수신하는 처리(1200)를 보여주는 도이다. 처리(1200)는 UE 또는 다른 수신기에 의해 수행된다.
수신된 샘플들은 디멀티플렉싱되어 공지된 전송에 대한 수신된 샘플들의 제1 블록 및 전송된 데이터 블록에 대한 수신된 샘플들의 제2 블록을 획득한다(블록 1212). 각 데이터 블록이 데이터 블록의 시작부에서 가드 인터벌을 가지고 데이터 블록의 종료부에서 가드 인터벌을 가지도록 데이터 블록들이 전송된다. 각각의 가드 인터벌은 DTX, 다상 시퀀스, 또는 다른 시퀀스일 수 있다. 공지된 전송은 TDM 파일럿일 수 있으며, 다상 시퀀스를 포함할 수 있다. 가드 인터벌들 및 파일럿이 다른 방식으로 전송될 수 있다.
채널 추정은 수신된 샘플들의 제1 블록(블록 1214)에 기반하여 유도된다. 등화는 채널 추정치로 수신된 샘플들의 제2 블록에 대해 수행된다. 블록(1214)에서, FFT가 수신된 샘플의 제1 블록에 대해 수행되고, 결과적인 심벌들이 주파수 영역 채널 추정치들을 유도하기 위해서 사용된다. 블록(1216)에서, FFT가 주파수 영역 심벌들을 획득하기 위해서 수신된 샘플들의 제2 블록에 대해 수행된다. 그리고 나서, 등화가 채널 이득 추정치들로 주파수 영역 심벌들에 대해 수행되어 등화된 심벌들을 획득한다. IFFT는 등화된 심벌들에 대해 수행되어 시간 영역 등화된 샘플들을 획득한다. 사후 등화가 시간 영역에서 등화된 샘플들에 대해 수행될 수 있다. 계수(들)는 공지된 시퀀스에 대한 등화된 샘플들에 기반하여 유도된다. 그리고 나서, 사후 등화는 계수(들)를 가지고 데이터 블록에 대한 등화된 샘플들에 대해 수행된다. 적용가능하다면, 등화된 샘플들은 디스크램블링 코드로 디스크램블링되고, 디스크램블링된 샘플들은 데이터 블록 전송에 사용되는 물리 채널에 대한 채널화 코드로 역채널화/역확산된다.
당업자는 정보 및 신호들이 다양한 타입의 상이한 기술들을 사용하여 표현될 수 있음을 잘 이해할 것이다. 예를 들어, 본 명세서상에 제시된 데이터, 지령, 명령, 정보, 신호, 비트, 심벌, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광 필드 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다.
당업자는 상술한 다양한 예시적인 논리블록, 모듈, 회로, 및 알고리즘 단계 들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 잘 이해할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 하기 위해, 다양한 예시적인 소자들, 블록, 모둘, 회로, 및 단계들이 그들의 기능적 관점에서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 이러한 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정이 본 발명의 영역을 벗어나는 것은 아니다.
다양한 예시적인 논리 블록들, 모듈들, 및 회로들이 범용 프로세서; 디지털 신호 처리기, DSP; 주문형 집적회로, ASIC; 필드 프로그램어블 게이트 어레이, FPGA; 또는 다른 프로그램어블 논리 장치; 이산 게이트 또는 트랜지스터 논리; 이산 하드웨어 컴포넌트들; 또는 이러한 기능들을 구현하도록 설계된 것들의 조합을 통해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서 일 수 있지만; 대안적 실시예에서, 이러한 프로세서는 기존 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수 있다. 프로세서는 예를 들어, DSP 및 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로 프로세서, 또는 이러한 구성들의 조합과 같이 계산 장치들의 조합으로서 구현될 수 있다.
상술한 방법의 단계들 및 알고리즘은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM); 플래쉬 메모리; 판독 전용 메모리(ROM); 전기적 프로그램어블 ROM(EPROM); 전기적 삭제가능한 프로그램어블 ROM(EEPROM); 레지스터; 하드디스크; 휴대용 디스크; 콤팩트 디스크 ROM(CD-ROM); 또는 공지된 저장 매체의 임의의 형태로서 존재한다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 ASIC 에 위치한다. ASIC 는 사용자 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에서 이산 컴포넌트로서 존재할 수 있다.
상술한 실시예들은 당업자가 본원발명을 보다 용이하게 실시할 수 있도록 하기 위해 기술되었다. 이러한 실시예들에 대한 다양한 변형들을 당업자는 잘 이해할 수 있을 것이며, 여기서 정의된 원리들은 본 발명의 영역을 벗어남이 없이, 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은 여기서 제시된 실시예들로 제한되지 않으며, 여기서 제시된 사상을 따르는 다른 실시예들을 포함한다.
Claims (45)
- 수신된 샘플들을 처리하기 위한 장치로서,공지된(known) 전송에 대한 수신된 샘플들의 제1 블록 및 전송된 데이터 블록에 대한 수신된 샘플들의 제2 블록을 획득하기 위해서 수신된 샘플들을 디멀티플렉싱하는 수단 - 여기서 각 데이터 블록은 데이터 블록의 시작부에서 가드 인터벌을 가지고 데이터 블록의 종료부에서 가드 인터벌을 가지도록 데이터 블록들이 전송됨 -;상기 수신된 샘플들의 제1 블록에 기반하여 채널 추정치를 유도하는 수단- 여기서, 상기 채널 추정치는 주파수-영역 채널 이득 추정치들을 포함함 -; 및상기 채널 추정치로 상기 수신된 샘플들의 제2 블록에 대한 등화를 수행하는 수단을 포함하며,상기 등화 수행 수단은주파수-영역 심벌들을 획득하기 위해서 상기 수신된 샘플들의 제2 블록을 변환하는 수단;등화된 심벌들을 획득하기 위해서 상기 채널 이득 추정치들을 사용하여 상기 주파수-영역 심벌들에 대한 등화를 수행하는 수단;시간-영역 등화된 샘플들을 획득하기 위해서 상기 등화된 심벌들을 변환하는 수단; 및상기 등화된 샘플들에 대한 사후(post) 등화를 수행하는 수단을 포함하는, 수신 샘플 처리 장치.
- 제1항에 있어서,상기 수신된 샘플들의 제2 블록은 전송된 데이터 블록 및 공지된 시퀀스를 포함하며, 상기 수신된 샘플들의 제2 블록에 대한 등화 수행 수단은상기 공지된 시퀀스에 대한 등화된 샘플들에 기반하여 적어도 하나의 계수를 유도하는 수단; 및상기 적어도 하나의 계수를 이용하여 상기 전송된 데이터 블록에 대한 등화된 샘플들에 대한 상기 사후 등화를 수행하는 수단을 더 포함하는, 수신 샘플 처리 장치.
- 제1항에 있어서,상기 수단들은 적어도 하나의 프로세서 및 상기 적어도 하나의 프로세서에 연결된 메모리로서 구현되며, 상기 적어도 하나의 프로세서는공지된(known) 전송에 대한 상기 수신된 샘플들의 제1 블록 및 상기 전송된 데이터 블록에 대한 상기 수신된 샘플들의 제2 블록을 획득하기 위해서 수신된 샘플들을 디멀티플렉싱하고,상기 수신된 샘플들의 제1 블록에 기반하여 상기 주파수 -영역 채널 이득 추정치들을 유도하고,상기 주파수-영역 심벌들을 획득하기 위해서 상기 수신된 샘플들의 제2 블록을 변환하고,상기 등화된 심벌들을 획득하기 위해서 상기 채널 이득 추정치들로 상기 주파수-영역 심벌들에 대한 등화를 수행하고,상기 시간-영역 등화된 샘플들을 획득하기 위해서 상기 등화된 심벌들을 변환하고, 그리고상기 등화된 샘플들에 대한 상기 사후 등화를 수행하도록 구현되는, 수신 샘플 처리 장치.
- 제1항 또는 제3항에 있어서,각 가드 인터벌은 비연속 전송(DTX)을 사용하여 전송되고, 상기 공지된 전송은 시 분할 멀티플렉싱된(TDM) 파일럿인, 수신 샘플 처리 장치.
- 제1항 또는 제3항에 있어서,각 가드 인터벌은 다상 시퀀스를 포함하며, 상기 공지된 전송은 상기 다상 시퀀스를 포함하는, 수신 샘플 처리 장치.
- 제3항에 있어서,상기 제1 및 제2 블록들 각각은 2의 거듭제곱인 듀레이션을 가지며, 상기 적어도 하나의 프로세서는 상기 수신된 샘플들의 제1 블록에 대한 제1 고속 퓨리어 변환(FFT)을 수행하고, 상기 수신된 샘플들의 제2 블록에 대한 제2 FFT를 수행하도록 구현되는, 수신 샘플 처리 장치.
- 제6항에 있어서,상기 적어도 하나의 프로세서는 제1 FFT의 출력들에 기반하여 상기 주파수 영역 채널 이득 추정치들을 유도하고, 상기 채널 이득 추정치들로 주파수 영역에서 상기 제2 FFT의 출력들에 대한 등화를 수행하도록 구현되는, 수신 샘플 처리 장치.
- 삭제
- 제3항에 있어서,상기 적어도 하나의 프로세서는 디스크램블링 코드로 등화된 샘플들을 디스크램블링하도록 구현되는, 수신 샘플 처리 장치.
- 제3항에 있어서,상기 적어도 하나의 프로세서는 적어도 하나의 물리 채널에 대한 적어도 하나의 채널화 코드로 디스크램블링된 샘플들을 역채널화(dechannelize)하도록 구현되는, 수신 샘플 처리 장치.
- 수신된 샘플들을 처리하기 위한 방법으로서,공지된(known) 전송에 대한 수신된 샘플들의 제1 블록 및 전송된 데이터 블록에 대한 수신된 샘플들의 제2 블록을 획득하기 위해서 수신된 샘플들을 디멀티플렉싱하는 단계 - 여기서 각 데이터 블록은 데이터 블록의 시작부에서 가드 인터벌을 가지고 데이터 블록의 종료부에서 가드 인터벌을 가지도록 데이터 블록들이 전송됨 -;상기 수신된 샘플들의 제1 블록에 기반하여 채널 추정치를 유도하는 단계 - 여기서, 상기 채널 추정치는 주파수-영역 채널 이득 추정치들을 포함함-; 및상기 채널 추정치로 상기 수신된 샘플들의 제2 블록에 대한 등화를 수행하는 단계를 포함하며,상기 등화 수행 단계는주파수-영역 심벌들을 획득하기 위해서 상기 수신된 샘플들의 제2 블록을 변환하는 단계;등화된 심벌들을 획득하기 위해서 상기 채널 이득 추정치들을 사용하여 상기 주파수-영역 심벌들에 대한 등화를 수행하는 단계;시간-영역 등화된 샘플들을 획득하기 위해서 상기 등화된 심벌들을 변환하는 단계; 및상기 등화된 샘플들에 대한 사후(post) 등화를 수행하는 단계를 포함하는, 수신 샘플 처리 방법.
- 제11항에 있어서,각 가드 인터벌은 비연속 전송(DTX)을 사용하여 전송되고, 상기 공지된 전송은 시 분할 멀티플렉싱된(TDM) 파일럿인, 수신 샘플 처리 방법.
- 제11항에 있어서,각 가드 인터벌은 다상 시퀀스를 포함하며, 상기 공지된 전송은 상기 다상 시퀀스를 포함하는, 수신 샘플 처리 방법.
- 제11항에 있어서,상기 수신된 샘플들의 제2 블록은 상기 전송된 데이터 블록 및 공지된 시퀀스를 포함하며, 상기 수신된 샘플들의 제2 블록에 대한 등화 수행 단계는상기 공지된 시퀀스에 대한 등화된 샘플들에 기반하여 적어도 하나의 계수를 유도하는 단계; 및상기 적어도 하나의 계수를 이용하여 상기 전송된 데이터 블록에 대한 등화된 샘플들에 대한 상기 사후 등화를 수행하는 단계를 더 포함하는, 수신 샘플 처리 방법.
- 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치로서,적어도 하나의 데이터 블록으로 구성되는 각 세트에 파일럿을 첨부(append)하는 수단 - 여기서, 상기 파일럿은 수신된 샘플들에 대한 주파수-영역 채널 이득 추정치들을 포함하는 채널 추정치를 제공하도록 구성되며, 상기 이득 추정치들은 상기 주파수 영역에서 수신된 심벌들의 심벌 등화를 위해 사용됨 - ;각 데이터 블록이 데이터 블록의 시작부에서 가드 인터벌을 가지고, 데이터 블록의 종료부에서 가드 인터벌을 가지도록 데이터 블록들에 가드 인터벌들을 첨부하는 수단 - 여기서, 상기 가드 인터벌들 중 적어도 하나는 등화된 수신된 심벌들의 사후 등화를 위해 사용되도록 구성됨 -; 및전송을 위해 상기 데이터 블록들 및 상기 가드 인터벌들을 처리하는 수단을 포함하는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제15항에 있어서,각 가드 인터벌은 비연속 전송(DTX)을 사용하여 전송되는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제15항에 있어서,각 가드 인터벌은 다상 시퀀스를 포함하는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제15항에 있어서,상기 데이터 블록들 및 가드 인터벌들 처리 수단은상기 데이터 블록들 및 가드 인터벌들을 적어도 하나의 물리 채널에 매핑하는 수단; 및각 물리 채널에 대한 데이터 블록들을 그 물리 채널에 대한 채널화 코드로 채널화하는 수단을 포함하는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제15항에 있어서,상기 수단들은 적어도 하나의 프로세서 및 상기 적어도 하나의 프로세서에 연결된 메모리로서 구현되며, 상기 적어도 하나의 프로세서는적어도 하나의 데이터 블록으로 구성되는 각 세트에 파일럿을 첨부하고, 상기 가드 인터벌들을 데이터 블록들에 첨부하고, 전송을 위해 상기 데이터 블록들 및 가드 인터벌들을 처리하도록 구현되는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제19항에 있어서,각 데이터 블록의 시작부의 가드 인터벌은 데이터 블록의 종료부에서의 가드 인터벌과 동일한, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제19항에 있어서,각 가드 인터벌은 비연속 전송(DTX)을 사용하여 전송되는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제19항에 있어서,각 가드 인터벌은 다상(polyphase) 시퀀스를 포함하는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제19항에 있어서,상기 적어도 하나의 프로세서는 제1 가드 인터벌, 파일럿, 제2 가드 인터벌, 제1 데이터 블록, 제3 가드 인터벌, 및 제2 데이터 블록을 데이터 전송에 사용되는 각 슬롯에서 전송하도록 구현되는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제23항에 있어서,각 슬롯은 2560 칩 듀레이션을 가지며, 상기 제1 데이터 블록 및 제3 가드 인터벌은 2048 칩 듀레이션 내에 있으며, 상기 제2 데이터 블록 및 제1 가드 인터벌은 512 칩 듀레이션 내에 있는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제19항에 있어서,상기 적어도 하나의 프로세서는 적어도 3개의 데이터 블록들 및 적어도 4개의 가드 인터벌들을 데이터 전송에 사용되는 각 슬롯의 각각의 절반에서 전송하도록 구현된, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제19항에 있어서,데이터 블록 및 가드 인터벌의 각 쌍은 2의 거듭제곱인 듀레이션 내에 있는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제19항에 있어서,상기 적어도 하나의 프로세서는 상기 데이터 블록들 및 가드 인터벌들을 적어도 하나의 물리 채널에 매핑하고, 그 물리 채널에 대한 채널화 코드로 각 물리 채널에 대한 데이터 블록들을 채널화하도록 구현되는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제27항에 있어서,상기 적어도 하나의 프로세서는 상기 적어도 하나의 물리 채널에 대한 채널화된 데이터 블록들을 스크램블링 코드로 스크램블링하도록 구현되는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제19항에 있어서,상기 적어도 하나의 프로세서는 적어도 하나의 물리 채널 상에서 상기 데이터 블록들 및 가드 인터벌들을 전송하고, 적어도 하나의 다른 물리 채널 상에서 가드 인터벌 없이 데이터를 전송하며, 상기 가드 인터벌들과 오버랩하는 상기 적어도 하나의 다른 물리 채널의 섹션들 내의 데이터를 펑쳐링하도록 구현되는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제19항에 있어서,상기 적어도 하나의 프로세서는 상기 데이터 블록들 및 가드 인터벌들을 적어도 하나의 고속 물리 다운링크 공유 채널(HS-PDSCH)에 매핑하도록 구현되는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 제19항에 있어서,상기 적어도 하나의 프로세서는 전송 전력 명령(TPC) 및 파일럿을 부분(Fractional) 전용 물리 채널(F-DPCH) 상에서 상기 가드 인터벌들과 오버랩하지 않는 심벌 주기들에서 전송하고, 비연속 전송(DTX)을 상기 가드 인터벌들과 오버랩하는 심벌 주기들에서 F-DPCH 상에서 전송하도록 구현되는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
- 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 방법으로서,적어도 하나의 데이터 블록으로 구성되는 각 세트에 파일럿을 첨부(append)하는 단계 - 여기서, 상기 파일럿은 수신된 샘플들에 대한 주파수-영역 채널 이득 추정치들을 포함하는 채널 추정치를 제공하도록 구성되며, 상기 이득 추정치들은 상기 주파수 영역에서 수신된 심벌들의 심벌 등화를 위해 사용됨 - ;각 데이터 블록이 데이터 블록의 시작부에서 가드 인터벌을 가지고, 데이터 블록의 종료부에서 가드 인터벌을 가지도록 데이터 블록들에 가드 인터벌들을 첨부하는 단계 - 여기서, 상기 가드 인터벌들 중 적어도 하나는 등화된 수신된 심벌들의 사후 등화를 위해 사용되도록 구성됨 -; 및전송을 위해 상기 데이터 블록들 및 상기 가드 인터벌들을 처리하는 단계를 포함하는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 방법.
- 제32항에 있어서,각 가드 인터벌은 비연속 전송(DTX)을 사용하여 전송되는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 방법.
- 제32항에 있어서,각 가드 인터벌은 다상 시퀀스를 포함하는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 방법.
- 제32항에 있어서,상기 데이터 블록들 및 가드 인터벌들 처리 단계는상기 데이터 블록들 및 가드 인터벌들을 적어도 하나의 물리 채널에 매핑하는 단계; 및각 물리 채널에 대한 데이터 블록들을 그 물리 채널에 대한 채널화 코드로 채널화하는 단계를 포함하는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 방법.
- 제27항에 있어서,상기 적어도 하나의 프로세서는 공지된 시퀀스에 대한 등화된 샘플들에 기반하여 적어도 하나의 계수를 유도하고, 상기 전송된 데이터 블록에 대한 등화된 샘플들에 대한 등화를 상기 적어도 하나의 계수를 이용하여 수행하도록 구현되는, 등화를 지원하는 데이터 및 파일럿 구조들을 제공하기 위한 장치.
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