KR100918598B1 - 이산 시간 레이블된 비디오를 아날로그 출력 신호로변환하는 시간 기반 복원 - Google Patents

이산 시간 레이블된 비디오를 아날로그 출력 신호로변환하는 시간 기반 복원 Download PDF

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Abstract

디지털 포맷의 멀티미디어 데이터를 NTSC 또는 PAL 과 같은 아날로그 포맷의 멀티미디어 데이터로 변환하는 방법 및 장치가 개시되며, 멀티미디어 동기적 디지털 멀티미디어 인터페이스가 유사한 방식으로 지원될 수도 있다. 디지털 포맷은 이미지 데이터 및 타이밍 데이터를 포함하며, 타이밍 데이터는 이미지 데이터에 대한 표시 시간 스탬프 정보를 포함하고, 송신기 및 수신기가 GPS 클록과 같은 글로벌한 클록에 기초하여 동작하는 통신 시스템과 호환가능하다.
멀티미디어 데이터, 아날로그 멀티미디어 신호, 타이밍 데이터, PTS 정보

Description

이산 시간 레이블된 비디오를 아날로그 출력 신호로 변환하는 시간 기반 복원{TIME BASE RECONSTRUCTION FOR CONVERTING DISCRETE TIME LABELED VIDEO INTO ANALOG OUTPUT SIGNAL}
관련 출원에 대한 상호 참조
본 특허 출원은, 발명의 명칭이 "이산 시간 레이블된 비디오에 대한 시간 기반 복원 방법" 으로 2005 년 3 월 10 일자로 출원되어 여기서 참조로서 전부 포함되는 미국 가출원 제 60/660,584 호를 우선권 주장한다.
배경
기술분야
본 발명의 기술분야는 멀티미디어 데이터에 관한 것이며, 더 상세하게는, 멀티미디어 데이터를 프로세싱하는 것에 관한 것이다.
배경기술
인터넷 및 무선 통신의 폭발적인 성장 및 큰 성공으로 인하여, 멀티미디어 서비스에 대한 요구의 증가 뿐만 아니라, 인터넷 및 이동/무선 채널을 통한 스트리밍 매체 또한 커다란 관심을 끌었다. 이종의 인터넷 프로토콜 (IP) 네트워크에서, 비디오는 서버에 의해 제공되고 하나 이상의 클라이언트에 의해 스트리밍될 수 있다. 유선 연결은 다이얼-업, 종합 서비스 디지털 네트워크 (ISDN), 케이블, 디지털 가입자 회선 프로토콜 (xDSL 로 총칭됨), 파이버, 근거리 네트워크 (LAN), 광대역 네트워크 (WAN) 등을 포함한다. 송신 모드는 유니-캐스트 또는 멀티-캐스트일 수 있다.
디지털 멀티미디어 데이터는 적절하게 구성된 원격 디바이스를 가진 사용자가 멀티미디어 데이터를 프로세싱할 수 있도록 송신될 수 있다. 예를 들어, 멀티미디어 데이터는, 송신된 비디오 데이터 이미지를 나타내도록 구성된 원격 디바이스로의 비디오 데이터를 포함할 수 있다. 일부 시스템에서, 비디오 데이터의 소스는 브로드캐스트 텔레비전 신호 또는 아날로그 케이블 신호와 같은 아날로그이다. 송신 전에, 그러한 아날로그 신호는 디지털 프레임 정보로 변환된다. 디지털 프레임 정보는 각 프레임에 대한 이미지 데이터를 포함한다. 최종 사용자에게 표시되도록 아날로그 비디오 신호를 디지털 신호로 변환하기 위해, 인코더는 발생된 디지털 비디오 프레임에 대한 타이밍 (timing) 정보를 발생시킬 필요가 있다. 수신 디바이스가 비디오 프레임 및 비디오 이미지를 적절하게 디스플레이하기 위해 필요한 표시 타이밍을 제공받도록, 디지털 프레임 정보 및 타이밍 정보가 함께 전송된다. 타이밍 정보의 포맷은 시스템 프로토콜에 따라, 또한 일부 시스템 프로토콜에 따라 달라지며, 디지털 프레임 정보는 표시 시간 스탬프 (presentation time stamp ; PTS) 와 함께 송신되며, 이는 각 디지털 프레임이 표시되는 시간을 지시한다.
디지털 프레임 정보 및 PTS 정보는, 수신기라 칭해지는 적절한 수신 장비를 갖는 사용자에 의해 수신될 수 있도록 디지털 비디오 신호로 송신될 수 있다. 또한, 수신기는 통상적으로, 디지털 프레임 정보 및 PTS 정보를 추출하기 위해, 수신된 디지털 비디오 신호를 디코딩하여, 디코더로서 기능한다. 디코딩된 정보는 PTS 정보에 따라 시간 시퀀스에 있는 사용자에게 표시된다. 일부 무선 네트워크와 같은 일부 시스템에서 기준 클록이 송신기 및 수신기 모두에 글로벌하다는 것이 당업자에 의해 이해된다. 일부 시스템에서, 기준 클록에 따라 송신기에서 PTS 정보가 발생되기 때문에, 수신기는 동일한 기준 클록을 사용함으로써 표시되는 각 프레임에 대한 시간을 올바르게 결정한다. 일부 시스템은 GPS 클록 또는 GPS 유도된 클록, 또는 다른 통상의 마스터와 같은 글로벌하게 송신되는 클록을 사용할 수도 있다. 따라서, 수신기는 디지털 프레임 정보를 추출하고, 글로벌한 기준 클록에 기초하여 PTS 정보로부터 구성된 타이밍 정보에 따라 디스플레이상에 프레임 이미지를 표시한다.
수신기상의 디스플레이는 종종 너무 작고 표시 품질이 낮을 수도 있다. 일부 경우에는 크고 더 나은 디스플레이 품질을 갖는, 텔레비전과 같은 아날로그 모니터상에 비디오 정보를 디스플레이하고자 하는 요구 또는 필요가 있다. 프레임 데이터 및 타이밍 데이터가 아날로그 모니터에 대한 포맷이 아닌 통신 시스템에 대한 포맷으로 되어 있기 때문에, 프레임 데이터 및 타이밍 데이터는 NTSC 또는 PAL 과 같이 아날로그 모니터와 호환가능한 포맷으로 변환되어야 한다.
요약
여기에 개시된 각 시스템, 방법 및 디바이스는 다양한 양태를 가지며, 그 중 어느 것도 그것의 바람직한 특성에만 이용되지는 않는다. 본 발명의 범위를 한 정함이 없이, 더 두드러지는 특징이 지금 간략히 논의될 것이다. 이 논의를 고려한 이후, 더 자세하게는 "상세한 설명" 이라고 명명된 섹션을 읽고난 이후 본 발명의 특징을 보다 잘 이해할 수 있을 것이다.
송신기 및 수신기에 글로벌한 기준 클록을 각각 사용하는 송신기 및 수신기를 포함하는 시스템을 통하여 송신되는 비디오 데이터를 프로세싱하는 방법이 개시된다. 그 방법은, 비디어 데이터를 수신하는 단계로서, 비디오 데이터는 글로벌한 기준 클록에 기초한 이산 시간 레이블 (label) 을 포함하는, 수신 단계, 이산 시간 레이블에 적어도 부분적으로 기초하여 제 2 클록을 발생시키는 단계, 및 아날로그 비디오 신호 또는 디지털 비디오 신호를 발생시키기 위해 비디오 데이터를 프로세싱하는 단계로서, 비디오 데이터는 제 2 클록에 따라 프로세싱되는, 프로세싱 단계를 포함한다. 제 2 클록은 통상의 마스터 클록보다, 소스 비디오와 비동기적이다.
또한, 송신기 및 수신기에 글로벌한 기준 클록을 각각 사용하는 송신기 및 수신기를 포함하는 시스템을 통하여 송신되는 비디오 데이터를 프로세싱하도록 구성된 비디오 데이터 프로세싱 장치가 개시된다. 그 장치는, 비디오 데이터를 수신하도록 구성된 수신기로서, 비디오 데이터는 일정한 시스템 클록에 기초한 이산 시간 레이블을 포함하는 비디오 데이터를 수신하도록 구성된, 수신기, 이산 시간 레이블에 적어도 부분적으로 기초하여 제 2 클록을 발생시키도록 구성된 클록 발생기, 및 아날로그 비디오 신호를 발생시키기 위해 비디오 데이터를 프로세싱하도록 구성된 프로세서로서, 비디오 데이터는 제 2 클록에 따라 프로세싱되는, 프로 세서를 포함한다.
또한, 송신기 및 수신기에 글로벌한 기준 클록을 각각 사용하는 송신기 및 수신기를 포함하는 시스템을 통하여 송신되는 비디오 데이터를 프로세싱하도록 구성된 비디오 데이터 프로세싱 장치가 개시된다. 그 장치는, 비디오 데이터를 수신하는 수단으로서, 글로벌한 기준 클록에 기초한 이산 시간 레이블을 포함하는, 수신 수단, 이산 시간 레이블에 적어도 부분적으로 기초하여 제 2 클록을 발생시키는 수단, 및 아날로그 (또는 수신된 비디오 데이터와 상이한 디스플레이 특성을 갖는 디지털 비디오 신호) 비디오 신호를 발생시키기 위해 비디오 데이터를 프로세싱하는 수단으로서, 비디오 데이터는 제 2 클록에 따라 프로세싱되는, 프로세싱 수단을 포함한다.
또한, 디바이스 상에서 실행될 때, 송신기 및 수신기에 글로벌한 기준 클록을 각각 사용하는 송신기 및 수신기를 포함하는 시스템을 통하여 송신되는 멀티미디어 데이터를 프로세싱하는 방법을 디바이스가 수행하도록 하는 명령어를 포함하는 컴퓨터 판독가능 매체가 개시된다. 그 방법은, 비디오 데이터를 수신하는 단계로서, 비디오 데이터는 글로벌한 기준 클록에 기초한 이산 시간 레이블을 포함하는, 수신 단계, 이산 시간 레이블에 적어도 부분적으로 기초하여 제 2 클록을 발생시키는 단계, 및 아날로그 비디오 신호를 발생시키기 위해 비디오 데이터를 프로세싱하는 단계로서, 비디오 데이터는 제 2 클록에 따라 프로세싱되는, 프로세싱 단계를 포함한다.
또한, 비디오 데이터를 수신하도록 구성되고, 비디오 데이터는 송신기 및 수 신기를 포함하는 시스템의 기준 클록에 기초한 이산 시간 레이블을 포함하며, 기준 클록은 송신기 및 수신기에 글로벌하고, 이산 시간 레이블에 적어도 부분적으로 기초하여 제 2 클록을 발생시키도록 구성되며, 또한 아날로그 비디오 신호를 발생시키기 위해 비디오 데이터를 프로세싱하도록 구성되고, 비디오 데이터는 제 2 클록에 따라 프로세싱되는 프로세서가 개시된다.
도면의 상세한 설명
도 1 은 전자통신 시스템을 도시하는 블록 다이어그램이다.
도 2 는 텔레비전에 대한 아날로그 신호를 발생시키도록 구성된 수신기를 도시하는 블록 다이어그램이다.
도 3 은 아날로그 비디오 신호를 발생시키는 방법을 도시하는 플로우차트이다.
도 4a 는 아날로그 비디오 클록을 발생시키기 위한 기술을 도시하는 블록 다이어그램이다.
도 4b 는 도 4a 의 아날로그 비디오 클록과 디지털 데이터 클록과의 타이밍 관계를 도시하는 다이어그램이다.
도 5 는 아날로그 비디오 신호를 발생시키기 위한 기법을 도시하는 블록 다이어그램이다.
도 6a 는 아날로그 비디오 신호를 발생시키기 위한 기법을 도시하는 블록 다이어그램이다.
도 6b 는 도 6a 의 아날로그 비디오 클록과 디지털 데이터 클록과의 타이밍 관계를 도시하는 다이어그램이다.
도 7 은 개시된 방법의 양태를 실행하기 위한 프로세서를 도시하는 블록 다이어그램이다.
도 8 은 PTS 프레임 디스플레이 시간과 아날로그 디스플레이 기준 클록 프레임 디스플레이 시간의 타이밍 관계를 도시하는 타이밍 다이어그램이다.
상세한 설명
후술하는 설명에서, 실시형태의 완전한 이해를 제공하기 위해 세부 사항이 주어진다. 그러나, 실시형태들이 이 세부사항 없이 실행될 수도 있음이 당업자에 의해 이해될 것이다. 예를 들어, 불필요한 세부사항으로 실시형태들을 불명료하게 하지 않도록, 전기 컴포넌트 (component) 는 블록 다이어그램으로 도시될 수도 있다. 다른 예시들에서, 그러한 컴포넌트들, 다른 구조들 및 기술들은, 실시형태들을 더 설명하기 위해 자세하게 도시될 수도 있다. 또한, 분리된 블록으로 도시되는 전기 컴포넌트는 재배열되고, 및/또는 하나의 컴포넌트로 결합될 수 있음이 당업자에 의해 이해된다.
일부 실시형태들은 프로세스로서 설명될 수도 있으며, 이는 플로우차트, 플로우 다이어그램, 구조 다이어그램 또는 블록 다이어그램으로 도시된다. 비록 플로우차트가 시계열적인 프로세스로서 동작을 설명하더라도, 많은 동작들은 병렬적 또는 동시에 수행될 수 있으며 프로세스는 반복될 수 있다. 또한, 동작의 순서는 재배열될 수도 있다. 프로세스는 동작들이 완료될 때 종료된다. 프로세스는 방법, 함수, 프로시져, 서브루틴, 서브프로그램 등에 대응할 수도 있다. 프로세스가 함수에 대응할 때, 그 종료는 호출 함수 또는 메인 함수로의 함수의 복귀에 대응한다.
더 상세하게, 여기서 설명되는 방법 및 장치는 이동 전화, 무선 디바이스, 개인 정보 단말기 (PDA), 핸드-헬드 (hand-held) 또는 휴대용 컴퓨터, GPS 수신기/네비게이터, 카메라, MP3 플레이어, 캠코더, 게임 콘솔, 손목 시계, 계산기, 텔레비전 모니터, 평판 디스플레이, 컴퓨터 모니터, 전자 사진, 전자 게시판 또는 서명, 프로젝터, 건축 구조물, 및 미적 구조물과 같은, 그러나 이에 한정되지는 않는 다양한 전자 디바이스로 실행되거나 관련될 수 있다는 점이 고려된다.
도 1 은 송신기 (22) 및 디코더 (24) 를 포함하는 통신 시스템 (20) 을 도시한다. 송신기 (22) 및 디코더 (24) 는 전화, 케이블 또는 광섬유와 같은 무선 통신 네트워크 (26) 및 유선 통신 네트워크 (28) 를 통하여 통신할 수도 있다. 무선 통신 시스템의 경우, 네트워크 (26) 는, 예를 들어, 코드 분할 다중 접속 (CDMA 또는 CDMA2000) 통신 시스템의 부분을 포함하고, 또는 그 시스템은 주파수 분할 다중 접속 (FDMA) 시스템, 직교 주파수 분할 다중 접속 (OFDMA) 시스템, 서비스 산업을 위한 GPRS (범용 패킷 라디오 서비스)/EDGE (개선된 데이터 GSM 환경) 또는 TETRA (지상 공용 라디오) 이동 전화 기술과 같은 시간 분할 다중 접속 (TDMA) 시스템, 광대역 코드 분할 다중 접속 (WCDMA), 높은 데이터 레이트 (1xEV-DO 또는 1xEV-DO 골드 멀티캐스트 (gold multicast)) 시스템, 또는 일반적으로는, 조합된 기법을 실행하는 임의의 무선 통신 시스템일 수 있다. 송신기 (22) 는 송신을 위한 비디오, 오디오, 그래픽, 텍스트 및 사진을 포함하지만 이들에 한정되 지는 않는, 다양한 형식의 압축된 멀티미디어 데이터를 인코딩한다. 데이터는 MPEG-x 및 H.26x 표준으로 압축된 비디오 및 오디오, MPEG-4 AAC, MP3, AMR 및 G.723 오디오 또는 음성 압축 표준으로 압축된 오디오, 또는 임의의 다른 타입의 디지털 데이터일 수 있다. 송신기 (22) 는, 송신 기준 클록에 따라 비디오 데이터를 송신하도록 구성되며, 각 디지털 프레임이 표시되는 시간을 지시하는 표시 시간 스탬프 (PTS) 와 같은 이산 시간 레이블과 함께 프레임의 표시에 대한 타이밍 정보를 발생시키도록 구성된다. 많은 다른 이산 시간 레이블링 기법이 당업자에게 알려져 있으며, 또한 사용될 수도 있다.
디지털 프레임 정보 및 PTS 정보는 디코더 (24) 로 수신되기 위해 디지털 비디오 신호로서 송신된다. 디코더 (24) 는 디지털 프레임 정보 및 PTS 정보를 추출하기 위해 디지털 비디오 신호를 수신하고 디코딩하도록 구성된다. 디코더 (24) 는, 또한, 로컬 클록에 기초한 PTS 정보에 대응하는 시간마다 디지털 프레임을 표시하도록 구성된다. 디코더 (24) 는 동기화를 위해, 일정한 시스템 클록, 즉, 송신 기준 클록과 동일한 기준 클록을 이용한다. 로컬 클록 및 송신 기준 클록은 모두 GPS 클록과 같은 글로벌한 시스템 클록 (25) 에 기초하여 발생된다. GPS 클록 외의 다른 일정한 시스템 클록이 당업자에 의해 용이하게 실행될 수 있다. 그 결과, 디코더 (24) 는 디지털 프레임 정보를 추출하고, 글로벌한 기준 클록에 기초한 PTS 정보로부터 구성된 타이밍 정보에 따라 디스플레이상에 프레임 이미지를 표시한다.
또한, 디코더 (24) 는 수신된 데이터와 관련된 디코딩 및 복조 업무를 분배 하기 위해, 알빈메리터사 (Arvinmeritor, Inc. ; ARM) 에 의해 제조된 프로세서, 디지털 신호 프로세서 (DSP) 및 하드웨어 비디오 코어와 같은 프로세서를 포함하는 다중 프로세서를 포함할 수도 있다. 또한, 디코더 (24) 는 복조/디코딩 프로세스의 다양한 단계에서, 수신된 데이터 및 중간 데이터를 저장하기 위한 메모리 컴포넌트를 포함한다. ARM 프로세서는 통상적으로 언패킹 (unpacking ; 헤더 및 시그널링 메세지와 같은 사이드 정보를 제거) 하고, 오디오, 비디오 등을 포함하는 복수의 비트스트림을 역다중화하는 것을 포함하는 덜 복잡한 업무를 수행한다. 또한, ARM 전처리기는 비트스트림 파싱 (parsing), 오류 검출 및 은닉 및 가변 길이의 엔트로피 디코딩을 수행한다. DSP 는 VLC (가변 길이 코드) 코드워드의 확장, 픽셀 계수를 공간적으로 위치시키기 위한 비디오 데이터의 역 지그-재그 스캔, MPEG-4 비디오 (콘텍스트 적응적 엔트로피 코딩으로 인해 H.264 의 형태가 아님) 에 대한 픽셀 계수의 역 AC/DC 예측, 및 오디오 디코딩 (예를 들어, MPEG-4 AAC, MP3, AMR 또는 G.723) 을 수행한다. 하드웨어 비디오 코어는 역양자화를 포함하는 비디오 디코딩, 역변환, 움직임 보상 예측, 및 역블록화 (픽셀 블록 엣지 (edge) 사이의 엣지 구조를 감소시키기 위한 필터링의 형태) 의 계산적으로 더 복잡한 업무를 수행한다.
도 2 는, 도 1 의 디코더 (24) 를 참조하여 상술한 바와 유사한 수신 및 디코딩 기능을 수행하도록 구성되며, 또한, 아날로그 비디오 신호를 발생시키고 출력하도록 구성된 디코더 (224) 를 도시한다. 도 2 에서 도시된 바와 같이, 디코더 (224) 는 무선 통신 채널 (204) 및 유선 통신 채널 (202) 중 하나 이상을 통하 여 아날로그 모니터 (210) 와 통신한다.
디코더 (224) 는 수신기 (242), 선택적인 파서 (244), 클록 발생기 (246) 및 프로세서 (248) 를 포함한다. 수신기 (242) 는 디지털 비디오 신호를 수신한다. 일부 실시형태에서, 수신기 (242) 는, 무선 네트워크를 통해 디지털 데이터를 수신하고, 디지털 비디오 신호를 저주파수로 하향-변환하도록 구성된 RF 회로를 포함한다. 일부 실시형태에서, 수신기 (242) 는 유선 네트워크의 프로토콜에 따라 디지털 비디오 신호를 수신하고 프로세싱하도록 구성된 디지컬 회로를 포함한다.
파서 (244) 는 수신기 (242) 로부터 디지털 비디오 정보를 수신하도록 구성된다. 수신기 (242) 로부터 수신될 때, 비디오 데이터는 PTS 정보 및 디지털 프레임 정보 모두를 포함한다. 논리적으로 연결되었음에도 불구하고, PTS 정보 및 디지털 프레임 정보는 상이한 타입의 정보를 포함하며, 따라서 디코더 (224) 내의 상이한 모듈에서 개별적으로 프로세싱된다. PTS 정보 및 디지털 프레임 정보를 분리하기 위해, 파서 (244) 는, 또한, 디지털 비디오 정보로부터 PTS 정보 및 디지털 프레임 정보를 파싱하도록 구성된다. 일부 실시형태에서, PTS 정보는 클록 발생기 (246) 로 전달되며, 디지털 프레임 정보는 프로세서 (248) 로 전달된다. 일부 실시형태에서, PTS 정보 및 디지털 프레임 정보 사이의 논리적 연결은 보존될 수 있다. 또한, 그러한 실시형태에서, 이는 PTS 정보를 프로세서 (248) 로 전달함으로써 부분적으로 달성될 수도 있다. 또한, 다른 동기화 방법이 사용될 수도 있다.
클록 발생기 (246) 는 프로세서 (248) 에 의해 사용되는 디스플레이 기준 클록을 발생시키도록 구성된다. 일부 실시형태에서, 디스플레이 기준 클록은 PTS 정보에 기초한다. 특정 양태의 클록 발생기의 더 상세한 설명이 후술된다.
프로세서 (248) 는 디지털 프레임 정보 및 디스플레이 기준 클록을 수신하도록 구성된다. 일부 실시형태에서, 프로세서 (248) 는, 또한, PTS 정보를 수신하도록 구성된다. 수신된 정보 및 디스플레이 기준 클록에 기초하여, 프로세서 (248) 는 아날로그 모니터 (210) 를 통한 디스플레이를 위해 아날로그 비디오 신호를 발생시킨다. 또한, 프로세서 (248) 는, 수신된 디지털 프레임 정보와 상이한 특징을 갖는 디지털 디스플레이를 구동시키기 위해 디지털 비디오 신호를 발생시킬 수도 있다. 예를 들어, 수신된 비디오 데이터는, 예를 들어 6 또는 8 비트 VGA 를 갖는 LCD 일 수 있는 디지털 디스플레이로부터의 CCIR 602 의 포맷과 같은 상이한 색 공간 포맷에 대응할 수도 있다. 그러한 경우, 수신된 비디오의 프레임 레이트는, 또한, 디스플레이의 리프레시 (refresh) 레이트 및 샘플을 맞추도록 적응될 필요가 있을 수도 있다. 수신된 디지털 프레임 정보는, 그러한 포맷 변환에 요구되는 특정한 메타데이터를 선택적으로 포함할 수도 있다. 프로세서 (248) 는 일정한 프레임 레이트로 아날로그 비디오 신호를 출력하기 위해, 아날로그 모니터 (210) 또는 텔레시네 동작을 구동하기 위한 인터레이싱 (interlace) 된 비디오를 발생시키도록 수신된 디지털 비디오 프레임을 인터리빙 (interleave) 하는 프로세스를 포함할 수도 있다. 프로세서 (248) 는 이미지 및/또는 비디오 개선과 같은 후-처리 동작 및 개선된 재샘플링을 포함할 수도 있다.
디코더 (224) 에 의해 수행되는 방법의 일 예가 도 3 에 도시된다. 상태 (410) 에서 도 2 의 수신기 (242) 와 같은 수신 수단이 디지털 비디오 신호를 수신한다. 디지털 비디오 신호가 수신된 후, 선택적인 상태 (420) 에서, 도 2 의 파서 (244) 와 같은 분리 수단이 디지털 프레임 정보 및 PTS 정보를 분리하기 위해 디지털 비디오 신호를 프로세싱한다. 상태 (430) 에서, 도 2 의 클록 발생기 (246) 과 같은 클록 발생 수단이 디스플레이 기준 클록을 발생시키며, 상태 (440) 에서, 도 2 의 프로세서 (248) 과 같은 프로세싱 수단이 아날로그 디스플레이를 위해 아날로그 비디오 신호를 발생시킨다. 이 실시형태들의 방법은, 본 발명의 사상적 범위로부터 벗어나지 않고, 특정 단계가 제거 및/또는 재배열될 수도 있으며, 및/또는 부가적인 단계들을 포함할 수도 있다.
도 4a 는 개시된 방법의 디코더의 일부 실시형태에서 사용될 수도 있는 클록 발생기의 일 예를 도시한다. 또한, 다른 클록 발생기가 사용될 수도 있다. 도 4a 의 클록 발생기는 디지털 프레임 타이밍 정보를 포함하는 PTS 정보를 수신하도록 구성된다. 다른 디지털 프레임 기준 시간이 가능하다 하더라도, 이 예에서 사용되는 PTS 정보가 디지털 프레임 시작 시간을 지시한다. 클록 발생기는 PTS 정보에 기초하여 디스플레이 기준 클록을 발생시킨다. PTS 프레임 시작 시간을 디스플레이 기준 클록 프레임 시작 시간과 비교하는 피드백 루프에 따라 디스플레이 기준 클록이 발생된다. 디스플레이 기준 클록 프레임 시작 시간은 n 에 의해 디스플레이 기준 클록을 제산함으로써 발생되며, n 은 각 프레임 주기에서의 디스플레이 기준 클록 사이클 수이다. 비교기 (730) 는 디스플레이 기준 클록 프레임 시작 시간을 PTS 프레임 시작 시간과 비교하고, 그 차이에 기초하여 오류 신호를 발생시킨다. 오류 신호는, 적어도, 디스플레이 기준 클록이 너무 빠르거나 너무 느린지를 지시할 수도 있다. 오류 신호는 루프 필터 (740) 에 제공되며, 필터는 시스템의 루프 안정화 (settling) 시간 및 루프 안정성 요구에 따라 오류 신호를 필터링하며, vcxo 제어 신호를 발생시킨다. vcxo 제어 신호는 전압 제어 수정 발진기 (VCXO ; 710) 와 같은 다양한 발진기에 제공되며, 이는 vcxo 제어 신호에 대응하는 주파수를 갖는 디스플레이 기준 클록을 발생시킨다. 일부 실시형태에서 VCXO 의 명목상 주파수는 27 MHz 이며, 이는 다양한 디스플레이 타이밍 레이트로 제산될 수 있다. 디스플레이 기준 클록은 아날로그 신호를 발생시키기 위한 다른 회로에 의해 사용되며, 1/n 제산기 (720) 에 제공되며, 이는 PTS 프레임 시작 시간과의 비교를 위해 비교기 (730) 로 제공되는 디스플레이 기준 클록 프레임 시작 시간을 발생시킨다. 루프의 네거티브 피드백과, 루프 필터 (740) 에 의해 보증되는 안정성으로 인해, 얼마간의 안정화 시간 후, 디스플레이 기준 클록은 디지털 프레임 정보의 타이밍과 실질적으로 동기적일 수도 있다.
도 4a 의 피드백 루프에서, PTS 프레임 시작 시간은 디스플레이 기준 클록을 n 으로 제산함으로써 발생되는 디스플레이 기준 클록 프레임 시작 시간과 상이한 포맷으로 되어 있을 수도 있다. 따라서, 일부 실시형태에서는, 디스플레이 기준 클록 프레임 시작 시간과 PTS 프레임 시작 시간을 비교하기 위해, 변환 회로 (미도시) 가 사용된다. 변환 회로는 PTS 프레임 시작 시간을 클록 신호로 변환할 수도 있으며, 부가적으로 또는 양자택일적으로 PTS 프레임 시작 시간과의 비교 를 위해 호환가능한 포맷으로 디스플레이 기준 클록 프레임 시작 시간을 변환할 수도 있다. 변환 회로는 비교기 (730) 의 부분일 수도 있으며, 1/n 제산기 (720) 의 부분일 수도 있다. 일부 실시형태에서는 변환 회로가 다른 회로의 부분일 수도 있고, 단독으로 있을 수도 있다.
일부 실시형태에서 변환 회로는 PTS 프레임 시작 시간의 오직 일부만을 프로세싱한다. 예를 들어, 일부 실시형태에서는, PTS 프레임 시작 시간이 전체 초 (seconds) 및 단편적인 초를 포함하더라도, 오직 단편적인 초만이 프로세싱된다. 또한, 변환 회로는 PTS 프레임 시작 시간의 단편적인 초와 비교하기 위해 호환가능한 포맷으로, 제산된 디스플레이 기준 클록 프레임 시작 시간을 변환할 수도 있다. 그러한 실시형태들에서, 비교 오류는 전체 초의 경계들 근처에서 발생할 수 있다. 예를 들어, PTS 프레임 시작 시간이 전체 초 경계 바로 이전에 있으며, 디스플레이 기준 클록 프레임 시작 시간이 전체 초 경계 바로 이후에 있다면, 비교기는 PTS 프레임 시작 시간 및 디스플레이 기준 클록 프레임 시작 시간 사이의 오류가 약 1 초라고 결정할 수도 있다. 그러한 비교 오류들은 실질적으로 루프의 안정성에 영향을 주고 질 낮은 디스플레이 기준 클록 특성을 초래한다. 이는 수용 불가한 비디오 디스플레이 수행을 야기한다. 이 결과들을 방지하기 위해, 비교 결과는 선택적으로 억제될 수도 있다. 예를 들어, 오류 신호는 특정한 최고 및 최저 값들을 한정할 수도 있다. 다른 예에서, 비교기는 그러한 큰 오류가 발생했을 때 오류가 없음을 지시하는 오류 신호를 생성하도록 구성된다. 일부 실시형태에서, 비교기는 PTS 프레임 시작 시간 또는 디스플레이 기준 클록 프레임 시작 시간이 전체 초의 경계 근처에 있을 때 비교 결과를 억제하도록 구성된다. 일부 실시형태에서, 선택적인 억제 행동이 비교기 외의 회로에 의해 수행된다.
도 4b 는, 도 4a 의 피드백 루프가 안정화되는 동안 다양한 시간 윈도우 A-D 에서의, PTS 프레임 시작 시간 및 디스플레이 기준 클록 프레임 시작 시간 사이의 타이밍 관계의 예를 도시한다. 시간 윈도우 A 에서, PTS 프레임 시작 시간 및 디스플레이 기준 클록 프레임 시작 시간은 멀리 이격된다. 시간 윈도우 B 및 C 에서, PTS 프레임 시작 시간 및 디스플레이 기준 클록 프레임 시작 시간은 서로 접근한다. 결국, 시간 윈도우 D 에서, PTS 프레임 시작 시간 및 디스플레이 기준 클록 프레임 시간은 실질적으로 동기적이다. 따라서, 디스플레이 기준 클록은 실질적으로 디지털 프레임 정보와 동기적이다.
도 4a 의 클록 발생기를 갖는 디코더의 예는 디지털 프레임 정보 및 동기적 디스플레이 기준 클록을 수신하도록 구성되며, 동기적 디스플레이 기준 클록에 기초하여 디지털 프레임 정보를 프로세싱함으로써 아날로그 비디오 신호를 발생시키도록 구성된 프로세서를 가질 수 있다. 그러한 디코더의 예는, 디지털 프레임 정보와 동기적 디스플레이 기준 클록을 발생시키도록 구성된 클록 발생기의 회로에서 대부분 실행되는, 아날로그 비디오 신호 및 디지털 비디오 신호로부터 시간 정보를 조정하는 프로세싱 업무를 갖는다.
디코더의 다른 예는, 프로세서의 회로에서 대부분 실행되는, 디지털 비디오 신호 및 아날로그 비디오 신호로부터 시간 정보를 조정하는 프로세싱 업무를 갖는 다. 그러한 실시형태는 디지털 프레임 정보와 동기적이지 않은 디스플레이 기준 클록을 생성하도록 구성된 클록 발생기를 갖지만, 디지털 프레임 정보와 동기적 클록 근처의 주파수를 갖는다.
도 5 는, 디코더에서 사용될 수도 있는 프로세서 (500) 의 예를 도시하며, 이는 프로세서의 회로에서 대부분 실행되는 디지털 비디오 신호 및 아날로그 비디오 신호로부터 시간 정보를 조정하는 프로세싱 업무를 갖는다. 또한, 다른 프로세서가 사용될 수도 있다. 프로세서 (500) 는 프레임 버퍼 (510), 프레임 버퍼 로직 컴포넌트 (520), 및 컴파일러 (530) 를 포함하며, 디지털 프레임 정보에 동기적이지 않은 디지털 기준 클록과 디지털 프레임 정보를 수신하도록 구성된다. 프로세서 (500) 는, 또한, 디지털 프레임 정보 및 디스플레이 기준 클록에 기초하여 아날로그 비디오 신호를 발생시키도록 구성된다.
프레임 버퍼 (510) 는 디스플레이 기준 클록과 비동기적 클록 (미도시) 에 기초하여 디지털 프레임 정보를 수신하고, 디지털 프레임 정보를 직렬적으로 저장한다. 또한, 프레임 버퍼 (510) 는 디스플레이 기준 클록을 수신하도록, 또한, 저장된 디지털 프레임 정보를 디스플레이 기준 클록에 따라 컴파일러 (530) 에 직렬적으로 제공하도록 구성된다. 프레임 버퍼 (510) 는, 디지털 프레임 정보가 컴파일러 (530) 에 제공될 때, 디지털 프레임 정보다 수신되는 순서가 보존되도록, 최초 입력 최초 출력 (FIFO) 타입 메모리 엘리멘트로서 구성된다.
컴파일러 (530) 는 디지털 프레임 정보 및 디스플레이 기준 클록을 수신하도록, 또한, 디스플레이 기준 클록에 따라 프로세싱된 디지털 프레임 정보에 기초하 여 아날로그 비디오 신호를 발생시키도록, 또한, 메모리 데이터에 기초하여 수평 및 수직의 동기 펄스들 및 컬러 버스트 (burst) 정보를 발생시키도록 구성된다. 컴파일러는 NTSC 또는 PAL 과 같은 아날로그 디스플레이 신호 표준에 따라 아날로그 비디오 신호를 발생시킨다.
또한, 프로세서 (500) 는 프레임 버퍼 로직 컴포넌트 (520) 를 포함하며, 이는 수신된 디지털 프레임 정보가 어느 메모리 위치에 저장될 수 있을지 결정하도록, 또한, 저장된 디지털 프레임 정보가 어느 메모리 위치로부터 컴파일러 (530) 에 제공될 수 있을지 결정하도록 구성된다. 프레임 버퍼 로직 컴포넌트 (520) 는, 프레임 버퍼 (510) 의 동작이 (FIFO) 방식으로 발생하도록 메모리 위치를 결정하도록 구성된다.
디지털 프레임 정보가 디스플레이 기준 클록과 비동기적 클록 (미도시) 에 기초한 타이밍과 함께 수신되기 때문에, 프레임 버퍼는 언더플로우 (underflow) 또는 오버플로우 (overflow) 일 수도 있다. 프레임 버퍼 로직 (520) 은 유입되는 디지털 프레임을 저장하지 않도록 프레임 버퍼 (510) 에 명령함으로써, 오버플로우 상태에 응답하도록 구성될 수도 있다. 저장되지 않은 디지털 프레임은 유실될 수도 있으며, 그 결과 디스플레이되지 않을 수도 있으나, 디스플레이된 비디오의 전체 표시 품질은 단지 극소하게 저하될 수도 있다. 유사하게, 프레임 버퍼 로직 (520) 은 디지털 프레임을 반복하도록 프레임 버퍼 (510) 에 명령함으로써, 언더플로우 상태에 응답하도록 구성될 수도 있다. 따라서, 버퍼 (510) 는 언더플로우 상태를 정정하기 위해 부가적인 디지털 프레임을 갖는 컴파일러 (530) 를 제 공할 수도 있다. 또한, 디지털 프레임은 이웃 프레임들로부터 보간 (interpolate) 될 수도 있다.
도 2 의 디코더 (224) 의 다른 예들은, 실질적으로 클록 발생기의 회로 및 프로세서의 회로 모두에서 실행되는 디지털 비디오 신호 및 아날로그 비디오 신호로부터 시간 정보를 조정하는 프로세싱 업무를 갖는다. 일 예에서, 클록 발생기는 디스플레이 기준 클록을 생성하도록 구성되며, 이는 디지털 프레임 정보와 동기적이지 않으나, 디지털 프레임 정보와 동기적 클록 근처의 주파수를 가지며, 디지털 프레임 정보와 동기적 클록의 주파수와 디스플레이 기준 클록 사이의 초과시간, 평균 차이가 실질적으로 0 이 되도록 조정된다.
그러한 클록 발생기의 기능을 도시하는 블록 다이어그램이 도 6a 에서 도시된다. 도 6a 의 클록 발생기는 디지털 비디오 신호의 디지털 프레임 정보에 대한 타이밍을 포함하는 PTS 정보를 수신하도록 구성된다. 이 예에서 사용된 PTS 정보가, 다른 디지털 프레임 기준 시간 또한 사용될 수 있지만, 디지털 프레임 시작 시간 (PTS 프레임 시작 시간) 을 지시한다. 클록 발생기는 디스플레이 기준 클록을 발생시킨다. 디스플레이 기준 클록은, PTS 프레임 시작 시간을 디스플레이 기준 클록에 기초한 프레임 시작 시간 (디스플레이 기준 클록 프레임 시작 시간) 과 비교하는 피드백 루프에 따라 발생된다. 이상적으로는 (아날로그 비디오 신호의 디스플레이를 위해 사용되는) 디스플레이 클록 프레임 시작 시간은 (디지털 데이터의 디스플레이를 위해 사용되는) PTS 프레임 시작 시간과 동일할 것이다. 그러나, PTS 클록 및 디스플레이 기준 클록은 동기적이지 않기 때문에, 이 는 발생하지 않는다. 디스플레이 기준 클록 프레임 시작 시간은 디스플레이 기준 클록을 n 으로 제산함으로써 카운터 (620) 에서 발생되며, n 은 각 프레임 주기에서의 디스플레이 기준 클록 사이클의 수이다. 비교기 (630) 은 디스플레이 기준 클록 프레임 시작 시간을 PTS 프레임 시작 시간과 비교하고, 그 차이에 기초하여 오류 신호를 발생시킨다. 오류 신호는 적어도, 디스플레이 기준 클록이 너무 빠르거나 너무 느린지를 지시할 수도 있다. 오류 신호는 루프 필터 (640) 로 제공되며, 이는 시스템의 루프 안정성 요구 및 루프 안정화 시간에 따라 오류 신호를 필터링하며, 오류 신호에 기초하여 증가 변화 신호를 발생시킨다. 증가 변화 신호는 루프의 주파수가 조정되어야 하는지와 그 조정이 고주파수 또는 저주파수로 조정되어야 하는지를 지시한다. 증가 변화 신호는 증가 로직 (750) 에 제공되며, 이는 증가 변화 신호에 기초하여 증가 신호를 발생시킨다. 일부 실시형태에서, 증가 신호는 적어도, 디스플레이 기준 클록의 주기 기간을 지시하며, 그 기간은 로컬 클록의 주기 양에 의해 표현된다. 다른 기간 지시가 가능하다. 증가 신호는 디지털 발진기 (760) 에 제공되며, 이는 또한 로컬 클록 발생기 (770) 로부터 로컬 클록을 수신한다. 디지털 발진기 (760) 는, 로컬 클록 주기를 카운팅하고 증가 신호에 의해 지시되는 로컬 클록 주기의 모든 양에 대해 디스플레이 기준 클록의 일 주기를 생산함으로써 디스플레이 기준 클록을 생산한다. 예를 들어, PTS 프레임의 프레임 레이트가 정확히 초당 30 프레임 (FR) 이라면, 각 프레임에서의 디스플레이 기준 클록 주기의 수는 (n) 이며, 로컬 클록의 주파수 (f1c) 는 정확히 27 MHz 이고, 각 디스플레이 기준 클록 주기에서의 로컬 클록 주기의 수는 f1c/FR/n = Y 이다. 따라서, 디스플레이 기준 클록 프레임 시작 시간을 PTS 프레임 시작 시간과 가장 잘 매칭하기 위해 도 6a 의 피드백 루프가 증가 신호를 조정함에 따라, 증가 신호는 디스플레이 기준 클록 주기 당 정확히 Y 로컬 클록 주기로 안정화될 수도 있다. 그러나, 실제 시스템에서의 PTS 프레임의 프레임 레이트가 정확히 초당 30 프레임은 아니며, 로컬 클록의 주파수가 정확히 27 MHz 는 아니다. 따라서, f1c/FR/n 은 정확히 Y 는 아니다. 피드백 루프는 f1c/FR/n 값으로 증가 신호를 안정화하려고 시도할 수도 있으나, 증가 신호가 예를 들어, 디스플레이 기준 클록 주기 당 로컬 클록 주기의 수를 나타내는 전체 숫자들로 양자화되므로, 도 6a 의 피드백 루프는 양자화와 관련된 정확함보다 더 정확한 증가 신호의 값으로 안정화하지 않는다. 그러나, 도 6a 의 피드백 루프는 f1c/FR/n 근처의 증가 신호의 값으로 안정화하며, 시간은 증가 신호가 f1c/FR/n 으로 평균화되도록 증가 신호를 조정한다. 결론은, 디스플레이 기준 클록 프레임 시작 시간은 약 PTS 프레임 시작 시간만큼 근소하게 드리프팅 (drift) 하며, 디스플레이 기준 클록 프레임 시작 시간 및 PTS 프레임 시작 시간 사이의 차이는 실질적으로 0 과, 증가 신호 및 루프 안정성 파라미터의 양자화와 같은 루프 실행 특성에 의해 결정되는 최소 및 최대값의 평균을 갖는다는 것이다.
도 6b 는 도 6a 를 참조하여 설명된 바와 같은 장치에 대한, PTS 프레임 시 작 시간 및 디스플레이 기준 클록 프레임 시작 시간의 예를 도시한다. 도시된 바와 같이, 제 1 시간 세그멘트 A 동안, 디스플레이 기준 클록 프레임 시작 시간들 사이의 주기는 PTS 프레임 시작 시간들 사이의 주기보다 길다. 따라서, 대응하는 PTS 및 디스플레이 기준 클록 프레임 시작 시간 쌍 사이의 차이 (디스플레이 기준 클록 프레임 시작 시간에서 대응하는 PTS 프레임 시작 시간을 감산) 는 각 후속 쌍에서 더 커진다. 그 차이가 루프 실행 특성에 의해 결정된 최대 레벨에 도달하면, 증가 신호는 감소된다. 그 결과, 디스플레이 기준 클록 프레임 시작 시간들 사이의 주기는 감소된다. 따라서, 제 2 시간 세그멘트 B 에서 도시된 바와 같이, 디스플레이 기준 클록 프레임 시작 시간 사이의 주기보다 더 짧다. 결국, 대응하는 PTS 및 디스플레이 기준 클록 프레임 시작 시간 쌍 사이의 차이는 각 후속 쌍에서 더 작아진다. 그 차이가 루프 실행 특성에 의해 결정된 최소 레벨에 도달하면, 증가 신호는 증대된다. 그 결과, 디스플레이 기준 클록 프레임 시작 시간들 사이의 주기는 증대된다. 따라서, 제 3 시간 세그멘트 C 에서 도시된 바와 같이, 디스플레이 기준 클록 프레임 시작 시간들 사이의 주기는 다시 한번 PTS 프레임 시작 시간들 사이의 주기보다 길어진다. 결국, 대응하는 PTS 및 디스플레이 기준 클록 시작 시간들의 사이의 차이는 다시 한번 각 후속 쌍에서 커진다. 그 차이가 루프의 특성에 의해 결정된 최고 레벨에 도달하면, 증가 신호는 다시 한번 감소된다. 결국, 디스플레이 기준 클록 프레임 시작 시간들 사이의 차이는 다시 한번 감소된다. 이 프로세스는 필요에 따라 계속된다. 따라서, 디스플레이 기준 클록 프레임 시작 시간들은 PTS 프레임 시작 시간들과 동 일하지는 않으나 근처에 있다. 둘 사이의 차이는, 0, 또는 어떤 다른 소정의 차이로 평균화될 수도 있으며, 최대 및 최소 차이는 루프 실행에 따라 관리될 수도 있다.
일부 실시형태에서, PTS 프레임 시작 시간과 관련된 클록 (PTS 클록) 에 대한 정보를 포착하는 것이 바람직할 수도 있다. 다른 방법들이 사용될 수도 있으나, 그러한 정보는, 예를 들어, f1c 주기에 의하여 PTS 프레임의 기간을 측정함으로써 추출될 수 있다. PTS 클록에 대한 정보를 포착하는 다른 방법은 증가 로직 (750) 에 의해 생성되는 증가 신호에 기초한다. 증가 신호의 시간 평균화된 값은, 평균화 방법의 실행과 관련하여, 또한 FR 및 f1c 의 시간에서의 드리프팅과 관련하여, 정확하게 f1c/FR/n 의 값을 지시하며, f1c/FR/n 는 각 PTS 클록 주기에서의 로컬 클록 주기의 수를 지시한다. 따라서, 클록 발생기는, 공급된 PTS 프레임 시작 시간 및 로컬 클록 주기에 의하여 계산된 PTS 클록 주기로, 로컬 클록 주기에 의하여 PTS 클록의 타이밍 정보를 지시하는 출력을 생성할 수 있다.
실질적으로 클록 발생기의 회로 및 프로세서의 회로 모두에서 실행되는, 디지털 비디오 신호의 타이밍 및 아날로그 비디오 신호의 타이밍을 조정하는 프로세싱 업무를 갖는 디코더의 일부 실시형태는, 디스플레이 기준 클록에 따라 디지털 프레임 정보에 기초한 아날로그 비디오 신호를 출력하도록 구성된 프로세서를 포함할 수도 있으며, 디스플레이 기준 클록은 도 6a 를 참조하여 상기 논의된 디스플레이 기준 클록과 같은, 그러나 그에 한정되지는 않는, 디지털 프레임 정보와 동기적 이지 않다. 디스플레이 기준 클록이 디지털 프레임 정보와 동기적이지 않기 때문에, 프로세서는 PTS 클록과 관련된 이미지 표시 시간 및 디스플레이 기준 클록에 따라 이미지 표시 시간들 사이의 타이밍에서의 차이를 보상하기 위해 아날로그 비디오 신호를 조정하도록 구성될 수도 있다.
그러한 프로세서는 디스플레이 기준 클록과 PTS 클록의 타이밍 정보를 지시하는 신호를 수신한다. 프로세서는 타이밍 기준으로서 디스플레이 기준 클록을 사용한다. 디스플레이 기준 클록의 각 사이클에 대하여, 프로세서는 아날로그 모니터에 대한 아날로그 비디오 신호의 부분으로서 다음 아날로그 비디오 신호 값을 출력한다. 각 아날로그 비디오 신호 값은 아날로그 모니터 상의 특정한 물리적 위치에 대해 발생한다. 각 디스플레이 기준 클록 프레임 동안, 아날로그 모니터 상의 각 물리적 위치는 다음 아날로그 비디오 신호 값과 함께 공급된다. 프로세서는 디지털 프레임 정보, 디스플레이 기준 클록, 및 PTS 클록의 타이밍 정보를 지시하는 신호에 적어도 부분적으로 기초하여 아날로그 비디오 신호 값을 생산한다.
예를 들어, 도 7 은 로컬 클록 주기에 의한 PTS 프레임의 기간 (PTS 클록 정보) 및, 각 디스플레이 기준 클록 주기에 대한 로컬 클록 주기의 수를 지시하는 증가 신호를 수신하도록 구성된 프로세서의 일 예를 도시한다. PTS 프레임 기간 및 증가 신호는 차이 프로세서 (710) 에서 수신된다. 차이 프로세서 (710) 는 각 디스플레이 기준 클록 주기에 대한 로컬 클록 주기의 수를 각 프레임에서의 디스플레이 기준 클록 주기의 수로 승산함으로써, 로컬 클록 주기에 의한 디스플레이 기준 클록 프레임의 기간을 계산한다. PTS 프레임 기간 및 디스플레이 기준 클록 프레임 기간은 대체로 동일하지 않다. 또한, 차이 프로세서 (710) 는 PTS 프레임 기간 및 디스플레이 기준 클록 프레임 기간 사이의 차이를 계산하며, 이는 PTS 시스템 및 아날로그 시스템 사이의 타이밍 오류를 나타낸다.
도 8 은 일 디스플레이 기준 클록 프레임 동안의 타이밍 오류를 도식적으로 도시한다. PTS 프레임 기간 및 디스플레이 기준 클록 프레임 기간의 동일하지 않은 시간들이 지시된다. 도 8 에서 보여지는 바와 같이, 프레임의 시작에서, 디스플레이 기준 클록 및 PTS 프레임 타이밍 정보 사이의 차이는 실질적으로 0 이다. 그러나, 프레임의 표시가 진행됨에 따라, 디스플레이 기준 클록 및 PTS 프레임 타이밍 정보 사이의 차이는 증대한다. 결국, 프레임의 마지막에서, 디스플레이 기준 클록과 PTS 프레임 타이밍 정보 사이의 차이는 PTS 프레임 기간과 디스플레이 기준 클록 프레임 기간 사이의 차이와 동일하다.
프레임 내의 이 타이밍 오류를 보상하기 위해, 아날로그 비디오 신호 값은 계산된 현재 오류의 크기에 따라 디스플레이 기준 클록 시간 내의 각 지점에서 조정될 수 있다. 이는 도 7 의 데이터 조정기 (720) 에 의해 성취된다. 조정은 가장 근처의 두 디지털 프레임 정보 값들에 기초하여 값을 계산하는 간단한 보간 알고리즘을 사용하여 행해질 수도 있다. 예를 들어, 디스플레이 기준 클록에 따른 디스플레이 시간이 디지털 프레임 정보에 따른 제 1 디스플레이 시간 이후 및 디지털 프레임 정보에 따른 제 2 디스플레이 시간 이전이라면, 디스플레이 기준 클록에 따른 디스플레이 시간 및 제 1 디스플레이 시간 사이의 차이는 제 1 디스플 레이 시간과 제 2 디스플레이 시간 사이의 차이의 1/10th 이다. 디스플레이에 사용되는 아날로그 비디오 신호 값은, 제 1 디스플레이 시간과, 제 1 및 제 2 디스플레이 시간들에 대응하는 값들 사이의 차이의 1/10th 의 합에 대응되는 값일 수도 있다. 또한, 다른 알고리즘이 사용될 수도 있다. 일부 실시형태는, 디스플레이 값 및 두 개의 가장 근처의 디지털 프레임 정보 값들 사이의 비-선형 관계를 계산하기 위해, 두 개의 가장 근처의 디지털 프레임 정보 값들 외의, 또는 그 이상의 값들에 기초하여 계산을 하는 알고리즘을 사용한다.
일 예에서, 시스템은 PTS 프레임 기간 및 1 디스플레이 기준 클록 주기의 디스플레이 기준 클록 프레임 기간 사이의 차이를 가질 수도 있다. 각 디스플레이 기준 클록 프레임의 시작에서, 디스플레이 기준 클록 프레임 디스플레이 시간들 및 PTS 프레임 디스플레이 시간들 사이의 차이가 실질적으로 0 이기 때문에, 디지털 프레임 정보는 조정없이 아날로그 비디오 신호 값들로 변환될 수 있다. 그러나, 프레임 중간에서, 디스플레이 기준 클록 및 PTS 프레임 디스플레이 시간 사이의 차이가 약 1/2 디스플레이 기준 클록 주기이기 때문에, 프레임의 중반에 대한 디지털 프레임 정보는 아날로그 비디오 신호 값들로 변환되기 전에 1/2 디스플레이 기준 클록 주기 차이에 따라 조정될 수도 있다. 그러한 조정은 변환된 값이 디지털 프레임 정보의 이전 및 다음 값의 합의 1/2 과 동일한 것일 수도 있다. 유사하게, 프레임의 마지막에서 디스플레이 기준 클록과 PTS 프레임에 따른 디스플레이 시간들 사이의 차이가 1 디스플레이 기준 클록 주기이기 때문에, 프레임의 마 지막에 대한 디지털 프레임 정보는 아날로그 비디오 신호 값들로 변환되기 이전에 1 디스플레이 기준 클록 주기 차이에 따라 조정될 수도 있다. 일부 실시형태들에서, 전부 또는 일부의 조정이 디지털 프레임 정보가 변환된 이후 아날로그 비디오 신호에 행해질 수도 있다.
또한, 도 7 의 프로세서는 데이터 조정기 (720) 로부터 조정된 프레임 정보 및 디스플레이 기준 클록을 수신하도록 구성되며, 또한 수평 및 수직 동기 펄스 및 컬러 버스트 정보를 발생시키기 위해, 조정된 프레임 정보, 디스플레이 기준 클록, 및 메모리 데이터에 기초하여 아날로그 비디오 신호를 발생시키도록 구성된 컴파일러 (730) 를 포함한다. 컴파일러 (730) 는 NTSC 또는 PAL 과 같은 아날로그 디스플레이 신호 표준에 따라 아날로그 비디오 신호를 발생시킬 수도 있다. 또한, 아날로그 또는 디지털 RGB 및 또는 CCIR 602 와 같은 비디오 동기적 디지털 인터페이스가 발생될 수도 있다. 요구된 비디오 동기적 시간 기준이 주어진다.
도 7 의 프로세서의 일부 실시형태에서 차이 프로세서 (710) 는 로컬 클록 주기에 의한 PTS 클록 기간 및 로컬 클록 주기에 의한 디스플레이 기준 클록 주기를 지시하는 증가 신호를 수신하도록 구성된다. PTS 클록 주기 및 디스플레이 기준 클록 주기는, 예를 들어 도 6a 의 클록 발생기를 참조하여 상술한 바와 같은 방법에 의해 각각 발생될 수도 있다. 따라서, PTS 클록 주기는 평균 디스플레이 기준 클록 주기를 지시할 수도 있으며 디스플레이 기준 클록 주기는 현재 디스플레이 기준 클록 주기를 지시할 수도 있다. 그러한 실시형태들에서, 차이 프로세서 (710) 는 PTS 클록 주기 및 디스플레이 기준 주기 사이의 차이를 계산한다. 데이터 조정기 (720) 는 프레임 동안 차이를 축적하고 축적된 차이에 따라 시간 내의 각 지점에서 데이터를 조정한다. 데이터 조정기 (720) 는 데이터를 조정하기 위해 상술한 바와 유사한 알고리즘을 사용할 수도 있다.
당업자는 다양한 서로 다른 기술들 및 기법들을 이용하여 정보 및 신호를 나타낼 수도 있음을 알 수 있다. 예를 들어, 상기의 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령, 커맨드 (commands), 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자계 또는 자성 입자, 광계 또는 광자, 또는 이들의 임의의 조합으로 나타낼 수도 있다.
또한, 당업자는 여기에서 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 알고리즘 단계들을 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로 구현할 수도 있음을 알 수 있다. 하드웨어와 소프트웨어의 이러한 대체 가능성을 설명하기 위하여, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들을 주로 그들의 기능의 관점에서 상술하였다. 그러한 기능이 하드웨어로 구현될지 소프트웨어로 구현될지는 전체 시스템에 부과된 특정한 애플리케이션 및 설계 제약조건들에 의존한다. 당업자는 설명된 기능을 각각의 특정한 애플리케이션에 대하여 다양한 방식으로 구현할 수도 있지만, 그러한 구현의 결정이 본 발명의 범위를 벗어나도록 하는 것으로 해석하지는 않아야 한다.
여기에서 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들은 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적회 로 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA), 또는 기타 프로그래머블 로직 디바이스, 별도의 게이트 또는 트랜지스터 로직, 별도의 하드웨어 컴포넌트들, 또는 여기서 설명된 기능을 수행하도록 설계된 이들의 임의의 결합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 다른 방법으로, 그 프로세서는 임의의 종래 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어, DSP 와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들 또는 임의의 기타 다른 구성물로 구현될 수도 있다.
여기에 개시된 실시형태들과 관련하여 설명된 방법 또는 알고리즘의 단계는 프로세서에 의해 실행되는 하드웨어, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수도 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는 프로세서에 커플링되며, 그 프로세서는 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있다. 다른 방법으로, 저장 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 저장 매체는 사용자 단말기 내에 개별 컴포넌트로서 상주할 수도 있다.
개시되어 있는 실시형태들에 대한 이전의 설명은 당업자로 하여금 개시된 방법 및 장치들을 제조 또는 이용할 수 있도록 제공된다. 당업자는 이들 실시형태에 대한 다양한 변형들을 명백히 알 수 있으며, 여기에서 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않고도 다른 실시형태들에 적용될 수도 있다.
상기 상세한 설명이 도시되고, 설명되고, 다양한 실시형태들에 적용함으로써 신규한 특징들을 지적하였으나, 당업자에 의해 본 발명의 사상을 벗어나지 않고 도시된 디바이스 또는 프로세스의 형태 및 세부사항에서 다양한 생략, 치환, 및 변형을 행할 수도 있음이 이해될 것이다. 인식되는 바와 같이, 본 발명은 모든 특징과 이점이 여기에 설명되어 제공하지는 않는 형식 내에 포함되어 있으며, 일부 특징들은 다른 것들과 분리되어 사용 또는 실행될 수도 있다. 예를 들어, 상기 실시형태들이 오직 비디오 데이터에만 적용가능한 것처럼 설명되어 있을 수도 있다고 가정하면, 당업자는 비디오, 오디오 또는 비디오 및 오디오 데이터 양자를 포함할 수도 있는 오디오 데이터 또는 멀티미디어 데이터로 적용 가능성을 확대할 수도 있다.

Claims (40)

  1. 송신기 및 수신기에 글로벌한 기준 클록을 각각 사용하는 상기 송신기 및 상기 수신기를 포함하는 시스템을 통하여 송신되는 멀티미디어 데이터를 프로세싱하는 방법으로서,
    멀티미디어 데이터를 수신하는 단계로서, 상기 멀티미디어 데이터는 상기 글로벌한 기준 클록에 기초한 이산 시간 레이블을 포함하는, 상기 수신 단계;
    상기 이산 시간 레이블에 적어도 부분적으로 기초하여 제 2 클록을 발생시키는 단계; 및
    상기 제 2 클록에 따라 상기 멀티미디어 데이터를 프로세싱하는 단계로서, 상기 멀티미디어 데이터는 아날로그 멀티미디어 신호, 직렬 디지털 멀티미디어 신호 및 병렬 디지털 멀티미디어 신호 중 하나 이상을 발생시키기 위해 프로세싱되는, 상기 프로세싱 단계를 포함하고,
    상기 제 2 클록을 발생시키는 단계는, 동적으로 결정된 제 3 클록의 주기의 양과 실질적으로 동일한 주기를 갖도록 상기 제 2 클록의 주기를 조정하는 단계를 포함하는, 멀티미디어 데이터 프로세싱 방법.
  2. 제 1 항에 있어서,
    상기 제 2 클록을 발생시키는 단계는, 상기 이산 시간 레이블을 제 2 클록 정보와 비교하는 단계를 더 포함하는, 멀티미디어 데이터 프로세싱 방법.
  3. 제 1 항에 있어서,
    상기 멀티미디어 데이터를 프로세싱하는 단계는, 프레임을 스킵 (skip) 하는 단계 및 프레임을 반복하는 단계 중 하나 이상을 포함하는, 멀티미디어 데이터 프로세싱 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 3 클록은 상기 제 2 클록과 비동기적인, 멀티미디어 데이터 프로세싱 방법.
  6. 제 5 항에 있어서,
    상기 제 3 클록의 평균 주기는 상기 제 2 클록의 평균 주기와 실질적으로 동일한, 멀티미디어 데이터 프로세싱 방법.
  7. 제 1 항에 있어서,
    상기 멀티미디어 데이터를 프로세싱하는 단계는, 아날로그 멀티미디어 신호 값을 발생시키는 단계를 포함하며, 각각의 상기 값은 타이밍 (timing) 차이 및 2 이상의 멀티미디어 데이터 값에 적어도 부분적으로 기초하고, 상기 타이밍 차이는 상기 이산 시간 레이블과 상기 제 2 클록의 타이밍 차이를 포함하는, 멀티미디어 데이터 프로세싱 방법.
  8. 제 7 항에 있어서,
    상기 타이밍 차이는 실질적으로 상기 이산 시간 레이블에 따른 제 1 프레임과 상기 제 2 클록에 따른 제 2 프레임의 기간 사이의 차이인, 멀티미디어 데이터 프로세싱 방법.
  9. 제 7 항에 있어서,
    상기 타이밍 차이는 실질적으로 평균 제 2 클록 주기와 현재 제 2 클록 주기 사이의 차이인, 멀티미디어 데이터 프로세싱 방법.
  10. 제 1 항에 있어서,
    상기 아날로그 멀티미디어 신호는 NTSC 또는 PAL 신호인, 멀티미디어 데이터 프로세싱 방법.
  11. 송신기 및 수신기에 글로벌한 기준 클록을 각각 사용하는 상기 송신기 및 상기 수신기를 포함하는 시스템을 통하여 송신되거나, 공유된 마스터 클록으로부터 유도되는, 멀티미디어 데이터를 프로세싱하도록 구성된 멀티미디어 데이터 프로세싱 장치로서,
    멀티미디어 데이터를 수신하도록 구성된 수신기로서, 상기 멀티미디어 데이터는 상기 일정한 시스템 클록에 기초한 이산 시간 레이블을 포함하는, 상기 수신기;
    상기 이산 시간 레이블에 적어도 부분적으로 기초하여 제 2 클록을 발생시키도록 구성된 클록 발생기; 및
    상기 제 2 클록에 따라 상기 멀티미디어 데이터를 프로세싱하도록 구성된 프로세서로서, 상기 멀티미디어 데이터는 아날로그 멀티미디어 신호, 직렬 디지털 멀티미디어 신호 및 병렬 디지털 멀티미디어 신호 중 하나 이상을 발생시키기 위해 프로세싱되는, 상기 프로세서를 포함하고,
    상기 클록 발생기는, 동적으로 결정된 제 3 클록의 주기의 양과 실질적으로 동일한 주기를 갖도록 상기 제 2 클록의 주기를 조정하도록 구성된, 멀티미디어 데이터 프로세싱 장치.
  12. 제 11 항에 있어서,
    상기 클록 발생기는 상기 이산 시간 레이블을 제 2 클록 정보와 비교하도록 구성된, 멀티미디어 데이터 프로세싱 장치.
  13. 제 11 항에 있어서,
    상기 프로세서는 프레임 스킵 및 프레임 반복 중 하나 이상을 하도록 구성된, 멀티미디어 데이터 프로세싱 장치.
  14. 삭제
  15. 제 11 항에 있어서,
    상기 제 3 클록은 상기 제 2 클록과 비동기적인, 멀티미디어 데이터 프로세싱 장치.
  16. 제 15 항에 있어서,
    상기 제 3 클록의 평균 주기는 상기 제 2 클록의 평균 주기와 실질적으로 동일한, 멀티미디어 데이터 프로세싱 장치.
  17. 제 11 항에 있어서,
    상기 프로세서는 타이밍 차이 및 2 이상의 멀티미디어 데이터 값에 적어도 부분적으로 기초하여 아날로그 멀티미디어 신호 값들을 발생시키도록 구성되며, 상기 타이밍 차이는 상기 이산 시간 레이블과 상기 제 2 클록의 타이밍 차이를 포함하는, 멀티미디어 데이터 프로세싱 장치.
  18. 제 17 항에 있어서,
    상기 타이밍 차이는 실질적으로 상기 이산 시간 레이블에 따른 제 1 프레임과 상기 제 2 클록에 따른 제 2 프레임의 기간 사이의 차이인, 멀티미디어 데이터 프로세싱 장치.
  19. 제 17 항에 있어서,
    상기 타이밍 차이는 실질적으로 평균 제 2 클록 주기와 현재 제 2 클록 주기 사이의 차이인, 멀티미디어 데이터 프로세싱 장치.
  20. 제 11 항에 있어서,
    상기 아날로그 멀티미디어 신호는 NTSC 및 PAL 포맷팅 (formatting) 중 하나 이상을 포함하는, 멀티미디어 데이터 프로세싱 장치.
  21. 제 11 항에 있어서,
    상기 장치는 휴대가능한, 멀티미디어 데이터 프로세싱 장치.
  22. 제 11 항에 있어서,
    상기 장치는 이동중에 동작되도록 구성된, 멀티미디어 데이터 프로세싱 장치.
  23. 송신기 및 수신기에 글로벌한 기준 클록을 각각 사용하는 상기 송신기 및 상기 수신기를 포함하는 시스템을 통하여 송신되는 멀티미디어 데이터를 프로세싱하도록 구성된 멀티미디어 데이터 프로세싱 장치로서,
    멀티미디어 데이터를 수신하는 수단으로서, 상기 멀티미디어 데이터는 상기 글로벌한 기준 클록에 기초한 이산 시간 레이블을 포함하는, 상기 수신 수단;
    상기 이산 시간 레이블에 적어도 부분적으로 기초하여 제 2 클록을 발생시키는 수단; 및
    상기 제 2 클록에 따라 상기 멀티미디어 데이터를 프로세싱하는 수단으로서, 상기 멀티미디어 데이터는 아날로그 멀티미디어 신호, 직렬 디지털 멀티미디어 인터페이스 신호 및 병렬 디지털 멀티미디어 인터페이스 신호 중 하나 이상을 발생시키기 위해 프로세싱되는, 상기 프로세싱 수단을 포함하고,
    상기 클록 발생 수단은, 신호 값을 조정함으로써 상기 제 2 클록의 주기를 조정하는 수단을 포함하며, 상기 신호는 제 3 클록의 주기의 양을 나타내도록 구성된, 멀티미디어 데이터 프로세싱 장치.
  24. 제 23 항에 있어서,
    상기 수신 수단은 상기 멀티미디어 데이터를 수신하도록 구성된 수신기를 포함하며, 상기 멀티미디어 데이터는 상기 글로벌한 기준 클록에 기초한 이산 시간 레이블을 포함하는, 멀티미디어 데이터 프로세싱 장치.
  25. 제 23 항에 있어서,
    상기 클록 발생 수단은 제 2 클록을 발생시키도록 구성된 클록 발생기를 포함하는, 멀티미디어 데이터 프로세싱 장치.
  26. 제 23 항에 있어서,
    상기 프로세싱 수단은 아날로그 멀티미디어 신호를 발생시키기 위해 상기 멀티미디어 데이터를 프로세싱하도록 구성된 프로세서를 포함하며, 상기 멀티미디어 데이터는 상기 제 2 클록의 타이밍에 따라 프로세싱되는, 멀티미디어 데이터 프로세싱 장치.
  27. 제 23 항에 있어서,
    상기 클록 발생 수단은 상기 이산 시간 레이블을 제 2 클록 정보와 비교하는 수단을 더 포함하는, 멀티미디어 데이터 프로세싱 장치.
  28. 제 23 항에 있어서,
    상기 프로세싱 수단은 프레임을 스킵하는 수단 및 프레임을 반복하는 수단을 포함하는, 멀티미디어 데이터 프로세싱 장치.
  29. 삭제
  30. 제 23 항에 있어서,
    상기 프로세싱 수단은, 아날로그 멀티미디어 신호 값들을 발생시키는 수단을 포함하며, 각각의 상기 값은 타이밍 차이 및 2 이상의 멀티미디어 데이터 값에 적어도 부분적으로 기초하고, 상기 타이밍 차이는 상기 이산 시간 레이블과 상기 제 2 클록의 타이밍 차이를 포함하는, 멀티미디어 데이터 프로세싱 장치.
  31. 제 30 항에 있어서,
    상기 타이밍 차이는 실질적으로 상기 이산 시간 레이블에 따른 제 1 프레임과 상기 제 2 클록에 따른 제 2 프레임의 기간 사이의 차이인, 멀티미디어 데이터 프로세싱 장치.
  32. 제 30 항에 있어서,
    상기 타이밍 차이는 실질적으로 평균 제 2 클록 주기와 현재 제 2 클록 주기 사이의 차이인, 멀티미디어 데이터 프로세싱 장치.
  33. 디바이스 상에서 실행될 때, 송신기 및 수신기에 글로벌한 기준 클록을 각각 사용하는 상기 송신기 및 상기 수신기를 포함하는 시스템을 통하여 송신되는 멀티미디어 데이터를 프로세싱하는 방법을 디바이스가 수행하도록 하는 명령어를 포함하는 컴퓨터 판독가능 매체로서,
    상기 방법은,
    멀티미디어 데이터를 수신하는 방법으로서, 상기 멀티미디어 데이터는 상기 글로벌한 기준 클록에 기초한 이산 시간 레이블을 포함하는, 상기 수신 단계;
    상기 이산 시간 레이블에 적어도 부분적으로 기초하여 제 2 클록을 발생시키는 단계; 및
    상기 제 2 클록에 따라 상기 멀티미디어 데이터를 프로세싱하는 단계로서, 상기 멀티미디어 데이터는 아날로그 멀티미디어 신호, 직렬 디지털 멀티미디어 인터페이스 신호 및 병렬 디지털 멀티미디어 인터페이스 신호 중 하나 이상을 발생시키기 위해 프로세싱되는, 상기 프로세싱 단계를 포함하고,
    상기 제 2 클록을 발생시키는 단계는 동적으로 결정된 제 3 클록의 주기의 양과 실질적으로 동일한 주기를 갖도록 상기 제 2 클록의 주기를 조정하는 단계를 포함하는, 컴퓨터 판독가능 매체.
  34. 제 33 항에 있어서,
    상기 멀티미디어 데이터를 프로세싱하는 단계는 프레임을 스킵하는 단계 및 프레임을 반복하는 단계 중 하나 이상을 포함하는, 컴퓨터 판독가능 매체.
  35. 삭제
  36. 제 33 항에 있어서,
    상기 멀티미디어 데이터를 프로세싱하는 단계는 아날로그 멀티미디어 신호 값들을 발생시키는 단계를 포함하며, 각각의 상기 값은 타이밍 차이 및 2 이상의 멀티미디어 데이터 값에 적어도 부분적으로 기초하고, 상기 타이밍 차이는 상기 이 산 시간 레이블과 상기 제 2 클록의 타이밍 차이를 포함하는, 컴퓨터 판독가능 매체.
  37. 멀티미디어 데이터를 수신하도록 구성되며, 상기 멀티미디어 데이터는 송신기 및 수신기를 포함하는 시스템의 기준 클록에 기초한 이산 시간 레이블을 포함하며, 상기 기준 클록은 상기 송신기 및 상기 수신기에 글로벌하고,
    상기 이산 시간 레이블에 적어도 부분적으로 기초하여 제 2 클록을 발생시키도록 구성되며,
    상기 제 2 클록에 따라 상기 멀티미디어 데이터를 프로세싱하도록 구성되고, 상기 멀티미디어 데이터는 아날로그 멀티미디어 신호, 직렬 디지털 멀티미디어 인터페이스 신호 및 병렬 디지털 멀티미디어 인터페이스 신호 중 하나 이상을 발생시키기 위해 프로세싱되고,
    상기 프로세서는, 동적으로 결정된 제 3 클록의 주기의 양과 실질적으로 동일한 주기를 갖도록 상기 제 2 클록의 주기를 조정함으로써 상기 제 2 클록을 발생시키도록 더 구성된, 프로세서.
  38. 제 37 항에 있어서,
    상기 프로세서는, 프레임을 스킵하는 것과 프레임을 반복하는 것 중 하나 이상에 의해 상기 멀티미디어 데이터를 프로세싱하도록 더 구성된, 프로세서.
  39. 삭제
  40. 제 37 항에 있어서,
    상기 프로세서는, 아날로그 멀티미디어 신호 값을 발생시킴으로써 상기 멀티미디어 데이터를 프로세싱하도록 더 구성되며, 각각의 상기 값은 타이밍 차이 및 2 이상의 멀티미디어 데이터 값에 적어도 부분적으로 기초하고, 상기 타이밍 차이는 상기 이산 시간 레이블과 상기 제 2 클록의 타이밍 차이를 포함하는, 프로세서.
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