JP4806005B2 - 離散タイムラベル付けされたビデオをアナログ出力信号に変換するタイムベース再構成 - Google Patents

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Description

関連出願
本出願は、「離散タイムラベル付けされたビデオに対するタイムベース再構成の方法」と題され、２００５年３月１０日に出願された、米国仮出願第６０／６６０，５８４号に対して優先権を主張し、ここに参照によってその全体を組み込んでいる。
発明の分野
本発明の分野はマルチメディアデータに関連し、さらに詳細には、マルチメディアデータを処理することに関連する。
発明の背景
インターネットおよびワイヤレス通信の爆発的成長と大いなる成功、とともにマルチメディアサービスに対する増加している要求によって、インターネットおよび移動体／ワイヤレスチャネルを通して、メディアをストリーミングすることは、非常に注目を集めている。異質のインターネットプロトコル（ＩＰ）ネットワークにおいて、サーバによりビデオを提供し、１以上のクライアントによってストリームすることができる。ワイヤード接続は、ダイアルアップ、統合サービスディジタルネットワーク（ＩＳＤＮ）、ケーブル、（正式にはｘＤＳＬとして呼ばれる）デジタル加入者回線プロトコル、ファイバー、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）およびその他を含む。送信モードはユニキャストまたはマルチキャストのいずれかであってもよい。
正しく構成されたリモートデバイスを備えるユーザがマルチメディアデータを処理することができるように、デジタルマルチメディアデータを送信してもよい。例えば、マルチメディアデータは、送信されたビデオデータ画像を閲覧するように構成されたリモートデバイスに対するビデオデータを含むことができる。いくつかのシステムでは、ビデオデータの源は、放送テレビジョン信号またはアナログケーブル信号のような、アナログである。送信の前に、そのようなアナログ信号をデジタルフレーム情報に変換する。デジタルフレーム情報は各フレームに対する画像データを含む。アナログビデオ信号をエンドユーザに対して提示するデジタルデータに変換するために、エンコーダは、発生されたデジタルビデオフレームに対してタイミング情報を発生させる必要がある。ビデオフレームと、適切にビデオ画像を表示するために必要とされる提示タイミングとを受信デバイスに提供するように、デジタルフレーム情報とタイミング情報は、一緒に送信される。タイミング情報のフォーマットは、システムプロトコルにしたがって変化し、いくつかのシステムプロトコルにしたがって、提示タイムスタンプ（ＰＴＳ）とともにデジタルフレーム情報が送信され、ＰＴＳは各デジタルフレームが提示されるべき時間を示す。
デジタルフレーム情報とＰＴＳ情報は、受信機と呼ばれる適切な受信装置を備えるユーザによってデジタルビデオ信号を受信できるように、デジタルビデオ信号として送信することができる。受信機は一般的にデコーダとしても機能し、受信したデジタルビデオ信号をデコードして、デジタルフレーム情報とＰＴＳ情報とを抽出する。ＰＴＳ情報にしたがった時間シーケンスにおいて、デコードされた情報がユーザに対して提示される。任意のワイヤレスネットワークのような任意のシステムにおいて、基準クロックは送信機と受信機との両方に対してグローバルである、ということを当業者は理解するだろう。いくつかのシステムでは、ＰＴＳ情報が基準クロックにしたがって送信機において発生されたときに、同じ基準クロックを使用することにより、各フレームが提示されるべき時間を受信機が正しく決定する。いくつかのシステムは、ＧＰＳクロックまたはＧＰＳ由来のクロックのような、グローバルに送信されるクロック、あるいは共通マスタを使用してもよい。したがって、受信機はデジタルフレーム情報を抽出し、グローバル基準クロックに基づいたＰＴＳ情報から構成されたタイミング情報にしたがって、ディスプレイにフレーム画像を提示する。
受信機のディスプレイは不便なことに小型であり、視聴品質が悪いことが多い。いくつかの状況では、より大きく、より良い表示品質を持っているかもしれないテレビジョンのようなアナログモニタにビデオ情報を表示することに対する要望または要求がある。フレームデータとタイミングデータは、電気通信システムに対するフォーマットであって、アナログモニタに対するフォーマットでないため、ＮＴＳＣまたはＰＡＬのようなアナログモニタと互換性のあるフォーマットにフレームデータとタイミングデータを変換しなければならない。
発明の概要
ここで開示したシステム、方法およびデバイスのそれぞれは、いくつかの観点を持っており、それらの単一のものだけが、その望ましい特性に対して唯一責任があるわけではない。本発明の範囲を制限することなく、そのより卓越した特徴をここで簡単に説明する。この説明を読んだ後、特に「詳細な説明」と題したセクションを読んだ後に、当業者は本発明の特徴をよりよく理解するだろう。
送信機および受信機に対してグローバルな基準クロックをそれぞれ使用している送信機および受信機を具備するシステムを通して送信されるビデオデータを処理する方法を開示する。方法は、グローバル基準クロックに基づいた離散タイムラベルを有するビデオデータを受信することと、離散タイムラベルに少なくとも部分的に基づいて、第２のクロックを発生させることと、アナログビデオ信号またはデジタルビデオ信号を発生させるように、ビデオデータを処理することとを含み、ビデオデータは、第２のクロックにしたがって処理される。第２のクロックは、共通マスタクロックというよりはむしろ、ソースビデオと同期している。
また、送信機および受信機に対してグローバルな基準クロックをそれぞれ使用している送信機および受信機を具備するシステムを通して送信されるビデオデータを処理するように構成されたビデオデータ処理装置を開示する。装置は、統一システムクロックに基づいた離散タイムラベルを有するビデオデータを受信するように構成された受信機と、離散タイムラベルに少なくとも部分的に基づいて、第２のクロックを発生させるように構成されたクロック発生器と、アナログビデオ信号を発生させるようにビデオデータを処理するように構成されたプロセッサとを含み、ビデオデータは第２のクロックにしたがって処理される。
また、送信機および受信機に対してグローバルな基準クロックをそれぞれ使用している送信機および受信機を具備するシステムを通して送信されるビデオデータを処理するように構成されたビデオデータ処理装置を開示する。方法は、グローバルな基準クロックに基づいた離散タイムラベルを有するビデオデータを受信する手段と、離散タイムラベルに少なくとも部分的に基づいて、第２のクロックを発生させる手段と、アナログビデオ信号（または、受信されたビデオデータと異なる表示特性を備えるデジタルビデオ信号）を発生させるようにビデオデータを処理する手段とを含み、ビデオデータは、第２のクロックにしたがって処理される。
また、デバイス上で命令が実行されるときに、送信機および受信機に対してグローバルな基準クロックをそれぞれ使用している送信機および受信機を具備するシステムを通して送信されるビデオデータを処理する方法を、デバイスに実行させる命令を含むコンピュータ読み取り可能な媒体を開示する。方法は、グローバルな基準クロックに基づいた離散タイムラベルを有するビデオデータを受信することと、離散タイムラベルに少なくとも部分的に基づいて、第２のクロックを発生させることと、アナログビデオ信号を発生させるようにビデオデータを処理することとを含み、ビデオデータは、第２のクロックにしたがって処理される。
また、基準クロックは送信機および受信機に対してグローバルであり、送信機および受信機を具備するシステムの基準クロックに基づいた離散タイムラベルを有するビデオデータを受信し、離散タイムラベルに少なくとも部分的に基づいて、第２のクロックを発生させ、および、第２のクロックにしたがって、ビデオデータを処理するように構成されたプロセッサを開示する。
詳細な説明
以下の説明において、特定の詳細説明は、実施形態の完全な理解をもたらすために提供した。しかしながら、当業者はこれらの特定の詳細説明がなくても実施形態を実現できることを理解するだろう。例えば、詳細説明において実施形態を不必要に曖昧にしないために、電気的構成部品をブロック図で示したものもある。他の例では、実施形態をさらに解説するために、そのような構成部品、他の構造および技法を詳細に示しているかもしれない。また、別のブロックとして示した電気的構成部品を並び替えることができ、および／または、１つの構成部品へと結合できることを、当業者は理解するだろう。
いくつかの実施形態は、フローチャート、フロー図、構造図またはブロック図として示した、プロセスとして説明しているかもしれないことに留意すべきである。フローチャートは、動作をシーケンシャルなプロセスとして説明しているが、動作の多くをパラレルに、または、同時に実行してもよく、そして、プロセスを繰り返してもよい。さらに、動作の順序は並び替えてもよい。その動作が完了したときにプロセスは終了する。プロセスは、方法、関数、手続、サブルーチン、サブプログラム等に対応していてもよい。プロセスが関数に対応するとき、プロセスの終了は、呼び出し関数または主関数に対する関数の戻りに対応する。
より詳細には、ここで説明した方法および装置は、以下のような、しかしこれらに制限されていない、さまざまな電子デバイスで実現されてもよいことが意図されている。すなわち、移動体電話機、ワイヤレスデバイス、パーソナルデータアシスタント（ＰＤＡ）、ハンドヘルドまたはポータブルコンピュータ、ＧＰＳ受信機／ナビゲータ、カメラ、ＭＰ３プレイヤ、キャムコーダ、ゲームコンソール、腕時計、計算機、テレビジョンモニタ、フラットパネルディスプレイ、コンピュータモニタ、電子写真、電子広告掲示板または看板、プロジェクタ、建築的構造、および美術的構造。ここで説明したこれらのものに類似したデバイスは、それら自体でディスプレイでないデバイスとして、というよりはむしろ、別のディスプレイデバイスに対する表示信号を出力するために構成することができる。
図１は送信機２２およびデコーダ２４を備える電気通信システム２０を図示する。送信機２２およびデコーダ２４は、ワイヤレスネットワーク２６、および、電話、ケーブル、または、光ファイバーのようなワイヤードネットワーク２８を通して通信してもよい。ワイヤレス通信システムのケースでは、ネットワーク２６は、コード分割多元接続（ＣＤＭＡまたはＣＤＭＡ２０００）通信システムの部分を含むことができ、または、代わりに、システムは、周波数分割多元接続（ＦＤＭＡ）システム、直交周波数分割多元接続（ＯＦＤＭＡ）システム、例えば、ＧＳＭ／ＧＰＲＳ（一般パケット無線サービス）／ＥＤＧＥ（拡張データＧＳＭ環境）、または、ＴＥＴＲＡ（地上中継無線）サービス業界用移動体電話技術のような時分割多元接続（ＴＤＭＡ）システム、広帯域コード分割多元接続（ＷＣＤＭＡ）、高データレート（１ｘＥＶ−ＤＯ、または、１ｘＥＶ−ＤＯゴールドマルチキャスト）システム、あるいは、一般に、技術の組み合わせを用いた任意のワイヤレス通信システムであってもよい。送信機２２は、送信用のビデオ、オーディオ、グラフィック、テキストおよび画像を含むが、これらに制限されない、発生器で圧縮されたさまざまな形態のマルチメディアデータをエンコードする。データは、ＭＰＥＧ−ｘおよびＨ．２６ｘ標準規格におけるような圧縮されたビデオおよびオーディオであってもよく、ＭＰＥＧ−４、ＡＡＣ、ＭＰ３、ＡＭＲおよびＧ．７２３オーディオまたは音声圧縮標準規格における圧縮オーディオであってもよく、あるいは、他の任意のタイプのデジタルデータであってもよい。送信機２２は、送信基準クロックにしたがってビデオデータを送信するように構成されており、そして、提示タイムスタンプ（ＰＴＳ）のような離散タイムラベルを有する、フレームの提示のためのタイミング情報を発生させるように構成されている。ＰＴＳは、各デジタルフレームが提示される時間を示す。離散タイムラベル付けするための数多くの他の技法が当業者によって知られており、また使用してもよい。
デコーダ２４によって受信されるように、デジタルフレーム情報とＰＴＳ情報が、デジタルビデオ信号として送信される。デコーダ２４はデジタルビデオ信号を受信して、デジタルフレーム情報とＰＴＳ情報を抽出するようにデジタルビデオ信号をデコードするように構成されている。デコーダ２４はローカルクロックに基づいて、ＰＴＳ情報に対応している時間においてデジタルフレームを提示するようにさらに構成されている。デコーダ２４は同期をとるために、統一システムクロック、すなわち、送信基準クロックと同じ基準クロックを利用する。ローカルクロックと送信基準クロックとの両方は、ＧＰＳクロックのようなグローバルシステムクロック２５に基づいて発生される。ＧＰＳクロック以外の、他の統一システムクロックは、当業者により容易に実現することができる。その結果として、デコーダ２４はデジタルフレーム情報を抽出し、グローバル基準クロックに基づいて、ＰＴＳ情報から構成されたタイミング情報にしたがって、フレーム画像をディスプレイに提示する。
デコーダ２４は、受信データに関係付けられた復調およびデコーディングタスクを分配するために、Ａｒｖｉｎｍｅｒｉｔｏｒ．Ｉｎｃ（ＡＲＭ）により製造されたプロセッサのようなプリプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、およびハードウェアビデオコアを含む複数のプロセッサを含んでいてもよい。デコーダ２４は、復調／デコーディングプロセスのさまざまなステージで、受信データおよび中間データを記憶するためのメモリ構成部品も含む。ＡＲＭプリプロセッサは、アンパッキングすること（ヘッダおよびシグナリングメッセージのような副次的情報を除去すること）、ならびに、オーディオ、ビデオおよびその他を含む複数のビットストリームを多重分離することを含む、一般的により複雑でないタスクを実行する。ＡＲＭプリプロセッサは、ビットストリーム構文解析、エラー検出と秘匿化、および、可変長エントロピーデコーディングを実行してもよい。ＤＳＰは、ＶＬＣ（可変長コード）コードワードの拡張、空間的にピクセル係数を位置付けするためにビデオデータを逆ジグザグスキャンし、（コンテキスト適応エントロピーコーディングによるＨ．２６４の特性ではない）ＭＰＥＧ−４ビデオに対するピクセル係数の逆ＡＣ／ＤＣ予測、および、（例えば、ＭＰＥＧ−４、ＡＡＣ、ＭＰ３、ＡＭＲまたはＧ．７２３のような）オーディオデコーディングを実行する。ハードウェアビデオコアは、逆量子化、逆変換、動き補償予測、およびデブロッキング（ピクセルブロックエッジ間のエッジアーティファクトを減少させるためのフィルタリングの形態）を含む、ビデオデコーディングの計算的により複雑なタスクを実行する。
図２は、図１のデコーダ２４を参照して上で説明したものと類似する受信およびデコード機能を実行するように構成され、アナログビデオ信号を発生させて出力させるようにさらに構成されている、デコーダ２２４を図示する。図２に示したように、デコーダ２２４はワイヤレス通信チャネル２０４と、ワイヤード通信チャネル２０２との内の少なくとも１つを通してアナログモニタ２１０と通信する。
デコーダ２２４は受信機２４２、オプション的パーサ２４４、クロック発生器２４６およびプロセッサ２４８を備える。受信機２４２はデジタルビデオ信号を受信する。いくつかの実施形態では、受信機２４２はワイヤレスネットワークを通してデジタルデータを受信し、そして、デジタルビデオ信号をより低い周波数にダウンコンバートするように構成されたＲＦ回路を備える。いくつかの実施形態では、受信機２４２はワイヤードネットワークのプロトコルにしたがったデジタルビデオ信号を受信および処理するように構成されたデジタル回路を備える。
パーサ２４４は、受信機２４２からデジタルビデオ情報を受け取るように構成されている。受信機２４２から受け取られたとき、ビデオデータはＰＴＳ情報とデジタルフレーム情報の両方を含んでいる。論理的にリンク付けされているにもかかわらず、ＰＴＳ情報とデジタルフレーム情報とは、異なるタイプの情報を含み、したがって、デコーダ２２４中の異なるモジュールにおいて、個別に処理される。パーサ２４４は、ＰＴＳ情報とデジタルフレーム情報とを構文解析して、デジタルビデオ情報からＰＴＳ情報とデジタルフレーム情報とを分けるようにさらに構成されている。いくつかの実施形態では、ＰＴＳ情報はクロック発生器２４６に渡され、デジタルフレーム情報はプロセッサ２４８に渡される。いくつかの実施形態では、ＰＴＳ情報とデジタルフレーム情報との間の論理リンクを保存することができる。このような実施形態では、ＰＴＳ情報をプロセッサ２４８に渡すことによって部分的にこのことを達成してもよい。他の同期方法も使用されてもよい。
クロック発生器２４６は、プロセッサ２４８により使用される表示基準クロックを発生させるように構成されている。いくつかの実施形態では、表示基準クロックはＰＴＳ情報に基づいている。クロック発生器の実施形態のある観点のより詳細な説明を以下で行う。
プロセッサ２４８は、デジタルフレーム情報と表示基準クロックとを受信するように構成されている。いくつかの実施形態では、プロセッサ２４８は、ＰＴＳ情報も受信するように構成されている。受信された情報および表示基準クロックに基づいて、プロセッサ２４８は、アナログモニタ２１０による表示のためにアナログビデオ信号を発生させる。プロセッサ２４８はまた、受信されたデジタルフレーム情報とは異なる特性を有する、デジタルディスプレイを駆動するためのデジタルビデオ信号を発生させる。例えば、受信ビデオデータは、例えば、６または８ビットＶＧＡを備えるＬＣＤであってもよいデジタルディスプレイのカラースペースフォーマットとは異なる、ＣＣＩＲ６０２のようなカラースペースフォーマットに対応していてもよい。そのようなケースでは、受信ビデオに対するフレームレートは、ディスプレイのサンプルおよびリフレッシュレートに適合するように適応されている必要がある。受信デジタルフレーム情報は、そのようなフォーマット変換に対して要求されるメタデータをオプション的に含んでいてもよい。プロセッサ２４８は受信デジタルビデオフレーム情報をインタリーブし、インタレースされたビデオを発生させて、統一フレームレートを有するアナログビデオ信号を出力するようにアナログモニタ２１０またはテレシネ装置を駆動するプロセスを含んでいてもよい。プロセッサ２４８は画像および／またはビデオ拡張ならびに拡張リサンプリングのような後処理動作を含んでいてもよい。
デコーダ２２４により実行される方法の例を図３に図示する。状態４１０において、図２の受信機２４２のような受信手段が、デジタルビデオ信号を受信する。デジタルビデオ信号を受信した後、オプション的状態４２０において、図２のパーサ２４４のような分離手段が、デジタルフレーム情報と、ＰＴＳ情報とを分けるように、デジタルビデオ信号を処理する。状態４３０において、図２のクロック発生器４２６のようなクロック発生器手段が、表示基準クロックを発生させ、状態４４０において、図２のプロセッサ２４８のような処理手段が、アナログディスプレイのためのアナログビデオ信号を発生させる。方法のこれらの実施形態は、本発明の精神と範囲を逸脱することなく、特定のステップを無くしてもよく、および／または、並び替えてもよく、および／または、追加的ステップを含めてもよいということが理解される。
図４Ａは、開示した方法のデコーダのいくつかの実施形態で使用してもよいクロック発生器の例を図示する。他のクロック発生器を使用してもよい。図４Ａのクロック発生器は、デジタルフレームタイミング情報を含んでいるＰＴＳ情報を受信するように構成されている。この例で使用するＰＴＳ情報は、デジタルフレーム開始時間を表すが、他のデジタルフレーム基準時間も可能である。クロック発生器は、ＰＴＳ情報に基づいて、表示基準クロックを発生させる。ＰＴＳフレーム開始時間を表示基準クロックフレーム開始時間と比較するフィードバックループにしたがって、表示基準クロックが発生される。表示基準クロックフレーム開始時間は、表示基準クロックをｎで分周することにより発生され、ｎは各フレーム周期中の表示基準クロックサイクルの数である。比較器７３０は、表示基準クロックフレーム開始時間をＰＴＳフレーム開始時間と比較し、差に基づいて、エラー信号を発生させる。エラー信号は、表示基準クロックが速すぎるか、または、遅すぎるかどうかを少なくとも示してもよい。エラー信号はループフィルタ７４０に提供され、ループフィルタ７４０は、システムのループ整定時間およびループ安定性要求にしたがってエラー信号をフィルタし、ｖｃｘｏ制御信号を発生させる。ｖｃｘｏ制御信号は、電圧制御水晶発振器（ＶＣＸＯ）７１０のような可変発振器に提供され、可変発振器はｖｃｘｏ制御信号に対応している周波数を持っている表示基準クロックを発生させる。いくつかの実施形態では、ＶＣＸＯの最小周波数は２７ＭＨｚであり、これはさまざまな表示タイミングレートに分けることができる。アナログビデオ信号を発生させるために表示基準クロックは、他の回路により使用され、表示基準クロックは１／ｎ分周器７２０に提供され、１／ｎ分周器７２０は、ＰＴＳフレーム開始時間と比較するために比較器７３０に提供されることになる、分周された表示基準クロックフレーム開始時間を発生させる。ループのネガティブフィードバックと、ループフィルタ７４０により確実にされた安定性とのために、いくらかの整定時間の後、表示基準クロックはデジタルフレーム情報のタイミングと実質上同期するかもしれない。
図４Ａのフィードバックループにおいて、ＰＴＳフレーム開始時間は、ｎで表示基準クロックを分周することにより発生される表示基準クロックフレーム開始時間とは異なるフォーマットのものであってもよい。したがって、いくつかの実施形態では、表示基準クロックフレーム開始時間をＰＴＳフレーム開始時間と比較するために、（表示していない）変換回路を使用する。変換回路は、ＰＴＳフレーム開始時間をクロック信号に変換してもよく、そして、追加的にまたは代わりに、表示基準クロックフレーム開始時間を、ＰＴＳフレーム開始時間との比較に対して互換性のあるフォーマットに変換してもよい。変換回路は、比較器７３０の一部であってもよく、また、１／ｎ分周器７２０の一部であってもよい。いくつかの実施形態では、変換回路は他の回路の一部であってもよく、または、スタンドアローンであってもよい。
いくつかの実施形態では、変換回路はＰＴＳフレーム開始時間の一部のみを処理する。例えば、いくつかの実施形態では、完全な秒と端数の秒とを含むＰＴＳフレーム開始時間の内の、端数の秒のみが処理される。変換回路は分周表示基準クロックフレーム開始時間を、ＰＴＳフレーム開始時間の端数の秒に対する比較と互換性のあるフォーマットに変換してもよい。そのような実施形態では、完全な秒の境界の近くで、比較エラーが発生しがちである。例えば、ＰＴＳフレーム開始時間が完全な秒の境界の直前にある場合、および、表示基準クロックフレーム開始時間が完全な秒の境界の直後にある場合、比較器は、ＰＴＳフレーム開始時間と表示基準クロックフレーム開始時間との間のエラーが約１秒であることを比較器が決定してもよい。このような比較エラーはループの安定性に実質上影響を及ぼし、悪い表示基準クロック特性に帰結する可能性がある。このことは、許容できないほどのビデオ表示性能を生じさせるだろう。これらの影響を防ぐため、比較結果は選択的に抑制されてもよい。例えば、エラー信号は、ある最大値および最小値に制限されていてもよい。他の例では、このような大きいエラーが発生したときに、エラーがないことを表すエラー信号を生成するように比較器を構成する。いくつかの実施形態では、ＰＴＳフレーム開始時間、または、表示基準クロックフレーム開始時間のいずれかが、完全な秒の境界の近くにあるときに、比較結果を抑制するように比較器を構成する。いくつかの実施形態では、比較器以外の回路によって選択的な抑制動作を実行する。
図４Ｂは、図４Ａのフィードバックループが整定されている間のさまざまなタイムウィンドウＡ−Ｄにおける、ＰＴＳフレーム開始時間と表示基準クロックフレーム開始時間との間のタイミング関係の例を図示する。タイムウィンドウＡにおいて、ＰＴＳフレーム開始時間と表示基準クロックフレーム開始時間とは、非常に離れている。ウィンドウＢおよびＣにおいて、ＰＴＳフレーム開始時間と表示基準クロックフレーム開始時間とは、お互いに近づいている。最終的に、ウィンドウＤにおいて、ＰＴＳフレーム開始時間と表示基準クロックフレーム開始時間とは実質上同期している。しがたって、表示基準クロックはデジタルフレーム情報と実質上同期している。
図４Ａのクロック発生器を持っているデコーダの例は、デジタルフレーム情報と同期表示基準クロックとを受信し、同期表示基準クロックに基づいてデジタルフレーム情報を処理することによりアナログビデオ信号を発生させるように構成されたプロセッサを持つことができる。デコーダのこのような例は、デジタルビデオ信号とアナログビデオ信号とからの時間情報を調整する処理タスクを持ち、これは主にクロック発生器の回路中で実現され、クロック発生器はデジタルフレーム情報と同期している表示基準クロックを発生させるように構成されている。
デコーダの他の例は、デジタルビデオ信号とアナログビデオ信号とからの時間情報を調整する処理タスクを持ち、これは主にクロック発生器の回路中で実現される。このような実施形態は、デジタルフレーム情報と同期していないが、デジタルフレーム情報と同期しているクロックの近くの周波数を持っている、表示基準クロックを生成するように構成されたクロック発生器を持っている。
図５は、デコーダ中で使用してもよいプロセッサ５００の例を図示し、これは、デジタルビデオ信号とアナログビデオ信号とからの時間情報を調整する処理タスクを持ち、これは主にクロック発生器の回路中で実現される。他のプロセッサを使用してもよい。プロセッサ５００は、フレームバッファ５１０、フレームバッファロジック構成部品５２０およびコンパイラ５３０を備え、デジタルフレーム情報と、デジタルフレーム情報と同期していない表示基準クロックとを受け取るように構成されている。プロセッサ５００は、デジタルフレーム情報と表示基準クロックとに基づいて、アナログビデオ信号を発生させるようにさらに構成されている。
フレームバッファ５１０は、表示基準クロックと非同期である（表示していない）クロックに基づいて、デジタルフレーム情報を受け取り、デジタルフレーム情報をシリアルに記憶する。フレームバッファ５１０は、表示基準クロックを受け取り、表示基準クロックにしたがって、コンパイラ５３０に対して、記憶されたデジタルフレーム情報をシリアルに提供するようにさらに構成されている。デジタルフレーム情報がコンパイラ５３０に提供されるときに、デジタルフレーム情報が受け取られた順序が保持されるように、フレームバッファ５１０は、先入れ先出し（ＦＩＦＯ）タイプのメモリ素子として構成されている。
コンパイラ５３０は、デジタルフレーム情報と表示基準クロックとを受け取るようにさらに構成されており、表示基準クロックにしたがって処理されたデジタルフレーム情報に基づいて、そして、水平・垂直同期パルスとカラーバースト情報とを発生させるためのメモリデータに基づいて、アナログビデオ信号を発生させるように構成されている。コンパイラは、ＮＴＳＣまたはＰＡＬのようなアナログ表示信号標準規格にしたがって、アナログビデオ信号を発生させる。
プロセッサ５００は、フレームバッファロジック構成部品５２０も備えていてもよく、フレームバッファロジック構成部品５２０は、受信されたデジタルフレーム情報をどのメモリ位置に記憶できるかを決定し、記憶されたデジタルフレーム情報をどのメモリ位置からコンパイラ５３０に提供できるかを決定するように構成されている。フレームバッファロジック構成部品５２０は、フレームバッファ５１０の動作がＦＩＦＯ方式で起こるように、メモリ位置を決定するように構成されている。
デジタルフレーム情報が、表示基準クロックと非同期である（表示していない）クロックに基づいたタイミングで受信されるので、フレームバッファはアンダーフローまたはオーバーフローのいずれかであるかもしれない。フレームバッファロジック５２０は、入ってくるデジタルフレームを記憶しないようにフレームバッファ５１０に命令することによって、オーバーフロー状態に対応するように構成されていてもよい。記憶されないデジタルフレームは遺失するかもしれず、その結果として表示されないかもしれないが、全体として表示されるビデオの提示品質は、最小限に劣化するだけであるかもしれない。同様に、フレームバッファロジック５２０は、デジタルフレームを繰り返すようにフレームバッファ５１０に命令することにより、アンダーフロー状態に対応するように構成されていてもよい。このように、バッファ５１０はアンダーフロー状態を訂正するために、コンパイラ５３０に追加的なデジタルフレームを提供してもよい。デジタルフレームは隣接フレームから補間することもできる。
図２のデコーダ２２４の他の例は、デジタルビデオ信号とアナログビデオ信号とからの時間情報を調整する処理タスクを持ち、これは主にクロック発生器の回路と、プロセッサの回路の両方において実現される。１つの例では、クロック発生器は表示基準クロックを生成するように構成され、表示基準クロックは、デジタルフレーム情報と同期していないが、デジタルフレーム情報と同期しているクロックに近い周波数を持ち、表示基準クロックと、デジタルフレーム情報と同期しているクロックとの間の周波数の平均差が経時的に実質上ゼロであるように、表示基準クロックは調整される。
このようなクロック発生器の機能を図示するブロック図を図６Ａに示す。図６Ａのクロック発生器は、デジタルビデオ信号のデジタルフレーム情報に対するタイミングを含むＰＴＳ情報を受け取るように構成されている。この例において使用するＰＴＳ情報は、デジタルフレーム開始時間（ＰＴＳフレーム開始時間）を表すが、他のデジタルフレーム基準時間も使用してもよい。クロック発生器は表示基準クロックを発生させる。表示基準クロックはフィードバックループにしたがって発生され、フィードバックループは、ＰＴＳフレーム開始時間を、表示基準クロックに基づいたフレーム開始時間（表示基準クロックフレーム開始時間）と比較する。（アナログビデオ信号の表示のために使用される）表示クロックフレーム開始時間が、（デジタルデータの表示のため使用される）ＰＴＳフレーム開始時間と等しいことが理想的である。しかしながら、ＰＴＳクロックと表示基準クロックとは同期していないため、理想的な状態は発生しない。表示基準クロックフレーム開始時間は、表示基準クロックをｎで割算することによって、カウンタ６２０において発生され、ｎは各フレーム周期中の表示基準クロックサイクルの数である。比較器６３０は、表示基準クロックフレーム開始時間をＰＴＳフレーム開始時間と比較し、差に基づいて、エラー信号を発生させる。エラー信号は、表示基準クロックが速すぎるか、または、遅すぎるかどうかを少なくとも示してもよい。エラー信号はループフィルタ６４０に提供され、ループフィルタ６４０はシステムのループ整定時間およびループ安定性要求にしたがってエラー信号をフィルタし、エラー信号に基づいてインクリメント変更信号を発生させる。インクリメント変更信号は、ループの周波数を調整できるかどうかと、より高い周波数に対してまたはより低い周波数に対してその調整が可能かどうかとを示す。インクリメント変更信号がインクリメントロジック７５０に提供され、インクリメントロジック７５０は、インクリメント変更信号に基づいてインクリメント信号を発生させる。いくつかの実施形態では、インクリメント信号は、表示基準クロックの周期の継続時間を少なくとも示し、ここでは継続時間はローカルクロックの周期量として表現される。他の継続時間表示も可能である。インクリメント信号がデジタル発振器７６０に提供され、デジタル発振器７６０は、ローカルクロック発生器７７０からローカルクロックを受け取る。デジタル発振器７６０は、ローカルクロック周期をカウントすることと、インクリメント信号により示されたローカルクロック周期量毎に対して、１つの周期の表示基準クロックを生成することとによって、表示基準クロックを生成する。例えば、ＰＴＳフレームのフレームレートが毎秒ちょうど３０フレーム（ＦＲ）であった場合、各フレームにおける表示基準クロック周期の数は（ｎ）であり、ローカルクロックの周波数（ｆlc）はちょうど２７ＭＨｚになり、各表示基準クロック周期におけるローカルクロック周期の数は、ｆlc／ＦＲ／ｎ＝Ｙである。したがって、表示基準クロックフレーム開始時間をＰＴＳフレーム開始時間と最もよく一致させるように、図６Ａのフィードバックループがインクリメント信号を調整するときに、インクリメント信号は、表示基準クロック周期毎にちょうどＹ個のローカルクロック周期を整定してもよい。しかしながら、実際のシステムにおけるＰＴＳフレームのフレームレートは、毎秒ちょうど３０フレームではなく、ローカルクロックの周波数はちょうど２７ＭＨｚではない。したがって、ｆlc／ＦＲ／ｎはちょうどＹではない。フィードバックループは、ｆlc／ＦＲ／ｎの値へとインクリメント信号を整定しようとするかもしれないが、インクリメント信号は、例えば、全体の数が表示基準クロック周期毎のローカルクロック周期の数を表すように量子化されているので、図６Ａのフィードバックループは、量子化に関係付けられた精度よりもより正確にはインクリメント信号の値を整定しない。しかしながら、図６Ａのフィードバックループは、ｆlc／ＦＲ／ｎに近いインクリメント信号の値に整定し、ｆlc／ＦＲ／ｎにインクリメント信号が平均されるように、時間がインクリメント信号を調整する。表示基準クロックフレーム開始時間がＰＴＳフレーム開始時間付近をわずかにドリフトする結果となり、表示基準クロックフレーム開始時間とＰＴＳフレーム開始時間との間の差は、実質上ゼロの平均と、インクリメント信号の量子化およびループ安定性パラメータのようなループ構成特性により決定される最小値および最大値とを持つ。
図６Ｂは、図６Ａを参照して説明したもののような装置に対する、ＰＴＳフレーム開始時間と、表示基準クロックフレーム開始時間との例を図示する。示したように、第１の時間セグメントＡの間に、表示基準クロックフレーム開始時間の間の周期は、ＰＴＳフレーム開始時間の間の周期よりもより長い。したがって、対応しているＰＴＳおよび表示基準クロックフレーム開始時間の対の間の時間差（表示基準クロックフレーム開始時間マイナス対応しているＰＴＳフレーム開始時間）は、それぞれの次の対に進む毎により大きくなる。いったん、差がループ構成の特性により決定された最大レベルに到達すると、インクリメント信号が減少される。その結果として、表示基準クロックフレーム開始時間の間の周期が減少する。したがって、第２の時間セグメントＢにおいて示したように、表示基準クロックフレーム開始時間の間の周期は、ＰＴＳフレーム開始時間の間の周期よりもより短くなる。結果として、対応しているＰＴＳと表示基準クロックフレーム開始時間との対の間の時間差は、それぞれの次の対に進む毎により小さくなる。いったん、差がループ構成の特性により決定された最小レベルに到達すると、インクリメント信号が増加される。その結果として、表示基準クロックフレーム開始時間の間の周期が増加する。したがって、第３の時間セグメントＣにおいて示したように、表示基準クロックフレーム開始時間の間の周期は、ＰＴＳフレーム開始時間の間の周期よりも、再びより長くなる。結果として、対応しているＰＴＳと表示基準クロックフレーム開始時間との対の間の時間差は、それぞれの次の対に進む毎に再びより大きくなる。いったん、差がループの特性により決定された最大レベルに到達すると、インクリメント信号が再び減少される。結果として、表示基準クロックフレーム開始時間の間の周期が再び減少する。このプロセスは必要とされるだけ続く。したがって、表示基準クロックフレーム開始時間は、ＰＴＳフレーム開始時間に近いが、同じではない。２つの間の差は、平均してゼロ、または、他の望ましい差であってもよく、最大差および最小差をループ構成にしたがって管理してもよい。
いくつかの実施形態では、ＰＴＳフレーム開始時間（ＰＴＳクロック）に関係付けられたクロックについての情報を獲得することが望ましいかもしれない。他の方法を使用してもよいが、例えば、ｆlc周期に関してＰＴＳフレームの継続時間を測定することにより、このような情報を抽出してもよい。ＰＴＳクロックについての情報を獲得する他の方法は、インクリメントロジック７５０により生成されるインクリメント信号に基づいている。インクリメント信号の時間平均値は、平均化方法の構成に関連し、ｆlcおよびＦＲの時間におけるドリフトに関連する精度で、ｆlc／ＦＲ／ｎの値を示し、ｆlc／ＦＲ／ｎは各ＰＴＳクロック周期におけるローカルクロック周期の数を示す。したがって、供給されるＰＴＳフレーム開始時間と、ローカルクロック周期に関して計算されたＰＴＳクロック周期とで、クロック発生器は、ローカルクロック周期に関してＰＴＳクロックのタイミング情報を示す出力を生成することができる。
デジタルビデオ信号のタイミングとアナログビデオ信号のタイミングとを調整する処理タスクを持っており、クロック発生器の回路およびプロセッサの回路の実質上両方において実現される、デコーダのいくつかの実施形態は、表示基準クロックにしたがったデジタルフレーム情報に基づいて、アナログビデオ信号を出力するように構成されたプロセッサを含んでいてもよく、図６Ａを参照して上で説明した表示基準クロックのような、しかしこれに制限されない、表示基準クロックは、デジタルフレーム情報と同期していない。表示基準クロックはデジタルフレーム情報と同期していないので、表示基準クロックにしたがった画像提示時間と、ＰＴＳクロックに関係付けられた画像提示時間との間のタイミングにおける差を補償するように、アナログビデオ信号を調整するようにプロセッサは構成されていてもよい。
このようなプロセッサは表示基準クロックと、ＰＴＳクロックのタイミング情報を示す信号とを受け取る。プロセッサはタイミング基準として表示基準クロックを使用する。表示基準クロックの各サイクルに対して、プロセッサは、アナログモニタに対するアナログビデオ信号の一部として、次のアナログビデオ信号値を出力する。各アナログビデオ信号値は、アナログモニタ上の特定の物理的位置に対して発生される。各表示基準クロックフレームの間、アナログモニタ上のそれぞれの物理的位置には、次のアナログビデオ信号値が供給される。プロセッサは、デジタルフレーム情報、表示基準クロック、および、ＰＴＳクロックのタイミング情報を示す信号に少なくとも部分的に基づいて、アナログビデオ信号値を生成する。
例えば、図７は、ローカルクロック周期に関するＰＴＳフレームの継続時間（ＰＴＳクロック情報）と、それぞれの表示基準クロック周期に対するローカルクロック周期の数を示すインクリメント信号とを受け取るように構成されているプロセッサの例を示す。ＰＴＳフレームの継続時間とインクリメント信号とが、差プロセッサ７１０中で受け取られる。差プロセッサ７１０は、各表示基準クロック周期に対するローカルクロック周期の数を、各フレームにおける表示基準クロック周期の数で乗算することによって、ローカルクロック周期に関する表示基準クロックフレームの継続時間を計算する。ＰＴＳフレーム継続時間と、表示基準クロックフレーム継続時間とは通常同じでない。差プロセッサ７１０は、ＰＴＳフレーム継続時間と、表示基準クロックフレーム継続時間との間の差を計算し、この差はＰＴＳシステムとアナログシステムとの間のタイミングエラーを表す。
図８は、１つの表示基準クロックフレーム全体を通してのタイミングエラーをグラフィック的に図示している。ＰＴＳフレーム継続時間と、表示基準クロックフレーム継続時間との等しくない時間が示されている。図８に示したように、フレームの最初において、表示基準クロックとＰＴＳフレームタイミング情報との間の差は、実質上ゼロである。しかしながら、フレームの提示が進むにつれて、表示基準クロックとＰＴＳフレームタイミング情報との間の差は増加する。最終的に、フレームの終わりにおいて、表示基準クロックと、ＰＴＳフレームタイミング情報との間の差は、ＰＴＳフレーム継続時間と、表示基準クロックフレーム継続時間との間の差に等しくなる。
フレーム内でこのタイミングエラーを補償するために、現在のエラーの計算された大きさにしたがって、表示基準クロックの各時間ポイントにおいて、アナログビデオ信号値を調整することができる。このことは、図７のデータ調整器により達成される。２つの最も近いデジタルフレーム情報値に基づいて値を計算する単純な補間アルゴリズムを使用して調整を行ってもよい。例えば、表示基準クロックにしたがった表示時間が、デジタルフレーム情報にしたがった第１の表示時間の後であり、かつ、デジタルフレーム情報にしたがった第２の表示時間の前である場合、表示基準クロックにしたがった表示時間と第１の表示時間との差は、第１および第２の表示時間の間の差の１／１０である。表示のために使用されるアナログビデオ信号値は、第１の表示時間に対応する値プラス第１および第２の表示時間に対応する値の差の１／１０であってもよい。他のアルゴリズムを使用してもよい。いくつかの実施形態は、表示値と２つの最も近いデジタルフレーム情報値との間の非線形関係を計算するように、２つの最も近いデジタルフレーム情報値以外の値、または、２つより多い最も近いデジタルフレーム情報値に基づいて計算を行うアルゴリズムを使用する。
１つの例では、システムは、１つの表示基準クロック周期の、ＰＴＳフレーム継続時間と表示基準クロックフレーム継続時間との間の差を持っていてもよい。各表示基準クロックフレームの最初において、表示基準クロックフレーム表示時間とＰＴＳフレーム表示時間との間の差は実質上ゼロであるので、デジタルフレーム情報は調整なしでアナログビデオ信号値に変換することができる。しかしながら、フレームの真ん中近くでは、表示基準クロックとＰＴＳフレーム表示時間との間の差は、表示基準クロック周期の約１／２であるので、アナログビデオ信号に変換する前に、表示基準クロック周期差の１／２にしたがって、フレームの真ん中に対するデジタルフレーム情報を調整してもよい。そのような調整は、変換された値が、デジタルフレーム情報の前と次の値の合計の１／２に等しくなるようなものであってもよい。同様に、フレームの終わりにおいて、表示基準クロックと、ＰＴＳフレームにしたがった表示時間との間の差は、１表示基準クロック周期であるので、アナログビデオ信号値に変換する前に、１表示基準クロック周期差にしたがって、フレームの終わりに対するデジタルフレーム情報を調整してもよい。いくつかの実施形態では、デジタルフレーム情報が変換された後に、アナログビデオ信号に対して、すべてのまたはいくつかの調整を行ってもよい。
図７のプロセッサは、コンパイラ７３０をさらに備え、コンパイラ７３０は、データ調整器７２０からの調整されたフレーム情報と表示基準クロックとを受け取るように構成されており、調整されたフレーム情報、表示基準クロック、および、水平・垂直同期パルスとカラーバースト情報とを発生させるためのメモリデータに基づいてアナログビデオ信号を発生させるように構成されている。コンパイラ７３０は、ＮＴＳＣまたはＰＡＬのようなアナログ表示信号標準規格にしたがってアナログビデオ信号を発生させてもよい。アナログもしくはデジタルＲＧＢ、および／または、ＣＣＩＲ６０２のようなビデオ同期デジタルインターフェイスも発生させてもよい。要求されるビデオ同期時間基準が与えられる。
図７のプロセッサのいくつかの実施形態では、差プロセッサ７１０は、ローカルクロック周期に関するＰＴＳクロック周期と、ローカルクロック周期に関する表示基準クロック周期を示すインクリメント信号とを受け取るように構成されている。ＰＴＳクロック周期と表示基準クロック周期は、例えば、図６Ａのクロック発生器を参照して上で説明したような方法によって、それぞれ発生させてもよい。したがって、ＰＴＳクロック周期は平均表示基準クロック周期を示していてもよく、表示基準クロック周期は、現在の表示基準クロック周期を示していてもよい。そのような実施形態では、差プロセッサ７１０はＰＴＳクロック周期と表示基準周期との間の差を計算する。データ調整器７２０はフレーム全体を通しての差を累積し、累積差にしたがって時間における各ポイントにおいてデータを調整する。データ調整器７２０は、データを調整するために、上で説明したようなものと同様のアルゴリズムを使用してもよい。
さまざまな異なる技術および技法の任意のものを使用して情報および信号を表してもよいことを、当業者は理解するだろう。例えば、上記説明全体を通して参照することができるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁気の粒子、光学界または光の粒子、あるいはそれらの何らかの組み合わせにより、表わされてもよい。
ここで開示した例に関係して説明した、さまざまな例示的なロジックブロック、モジュール、回路およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、あるいは双方の組み合わせたものとして実現されてもよいことを当業者はさらに正しく認識するであろう。ハードウェアおよびソフトウェアの交換可能性を明確に図示するために、さまざまな例示的な構成部品、ブロック、モジュール、回路およびステップを概してこれらの機能に関して上述した。そのような機能がハードウェアあるいはソフトウェアとして実現されるか否かは、特定の応用および全体的なシステムに課せられた設計の制約に依存する。当業者は、それぞれの特定の応用に対して方法を変化させて、述べてきた機能を実現してもよいが、そのような構成の決定は、本発明の範囲からの逸脱を生じさせるものとして解釈すべきではない。
ここで開示した例と関連して説明した、さまざまな例示のロジックブロック、モジュールおよび回路は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）または他のプログラム可能ロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェア構成部品、あるいは、ここで述べてきた機能を実施するために設計されたこれらの組み合わせで、実現されるか、あるいは、実施されてもよい。汎用プロセッサはマイクロプロセッサでもよいが、代替実施形態では、プロセッサは、何らかの従来のプロセッサ、制御装置、マイクロ制御装置、状態機械であってもよい。プロセッサはまた、コンピューティングデバイスの組み合わせとして、例えば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアを備えた１つ以上のマイクロプロセッサ、あるいは、このような構成の他の何らかのものとして実行してもよい。
ここで開示した例と関係して説明した方法またはアルゴリズムのステップは、ハードウェア中で直接、プロセッサによって実行されるソフトウェアモジュール中で、または、これら２つの組み合わせ中で具体化してもよい。ソフトウェアモジュールはＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または、当業者に知られている、他の任意の形態の記憶媒体中に存在してもよい。プロセッサが記憶媒体から情報を読み出すことができるように、および、記憶媒体に情報を書き込むことができるように、例示的な記憶媒体はプロセッサに結合されている。代わりに、記憶媒体はプロセッサに統合されていてもよい。プロセッサおよび記憶媒体はＡＳＩＣ中に存在していてもよい。ＡＳＩＣはワイヤレスモデムに存在していてもよい。代わりに、プロセッサおよび記憶媒体は、ワイヤレスモデム中のディスクリート構成部品として存在していてもよい。
これまでに開示した例の説明は、当業者が開示した方法を行い、または、開示した装置を利用できるようにするために提供した。これらの例に対するさまざまな修正は、当業者にとって容易に明らかになるだろう。また、ここで規定した包括的原理は、開示した方法および装置の精神と範囲を逸脱することなく、他の実施形態に適用されてもよい。
さまざまな実施形態に適用されるものとして、上で詳細な説明を示し、説明し、新規な特性を指摘したが、図示したデバイスまたはプロセスの形態と詳細において、さまざまな省略、置換および変更が、当業者によって、本発明の精神を逸脱することなく行われることが理解されるだろう。いくつかの特徴は他のものとは別に使用または実施してもよいので、ここで述べた特徴および利点のすべてを提供しない形態で本発明を具体化してもよいことが理解されるだろう。例えば、上の実施形態がビデオデータのみに適用可能であるように説明されていると仮定すると、当業者は、オーディオデータに、あるいは、ビデオ、オーディオ、またはビデオとオーディオデータの両方を含むマルチメディアデータに対して、それらの適用を拡張してもよい。
図１は、電気通信システムを図示するブロック図である。 図２は、テレビジョンに対するアナログ信号を発生させるように構成された受信機を図示するブロック図である。 図３は、アナログビデオ信号を発生させる方法を図示するフローチャートである。 図４Ａは、アナログビデオクロックを発生させる技術を図示するブロック図である。 図４Ｂは、図４Ａのデジタルデータクロックとアナログビデオクロックのタイミング関係を図示する図である。 図５は、アナログビデオ信号を発生させる技術を図示するブロック図である。 図６Ａは、アナログビデオ信号を発生させる技術を図示するブロック図である。 図６Ｂは、図６Ａのデジタルデータクロックとアナログビデオクロックのタイミング関係を図示する図である。 図７は、開示した方法の観点を実行するプロセッサを図示するブロック図である。 図８は、ＰＴＳフレーム表示時間とアナログ表示基準クロックフレーム表示時間とのタイミング関係を図示する図である。

Claims (30)

  1. 送信機および受信機に対して、統一システムクロックから送信される、または、共有マスタクロックから導出される、グローバル基準クロックをそれぞれ使用している送信機および受信機を具備するシステムを通して送信されるマルチメディアデータを処理する方法において、
    前記グローバル基準クロックに基づいた離散タイムラベルを有するマルチメディアデータを受信することと、
    前記離散タイムラベルから導出した情報と、以前にクロック発生器によって発生された第２のクロックとを、前記クロック発生器に入力して、前記クロック発生器の出力として調整された第２のクロックを発生させることと、
    前記調整された第２のクロックに基づいて、前記マルチメディアデータを処理して、アナログマルチメディア信号、シリアルデジタルマルチメディア信号およびパラレルデジタルマルチメディア信号の内の少なくとも１つを発生させることと
    を含み、
    前記離散タイムラベルは、提示タイムスタンプ（ＰＴＳ）を含み、
    前記調整された第２のクロックを発生させることは、
    インクリメントロジックによって、ループフィルタからのインクリメント変更信号を受け取って、前記第２のクロックの周期の継続時間を、ローカルクロックの周期量として表現するインクリメント信号を発生させることと、
    ローカルクロック発生器によって、ローカルクロックを発生させることと、
    デジタル発振器によって、前記インクリメント信号と、前記ローカルクロックとを受け取って、前記ローカルクロックの周期をカウントして、前記インクリメント信号により表現された前記ローカルクロック周期量毎に、１つの周期の第２のクロックを発生させることによって、前記調整された第２のクロックを発生させることと
    をさらに含む方法。
  2. 前記調整された第２のクロックを発生させることは、
    比較器によって、前記離散タイムラベルから導出した情報に含まれるＰＴＳフレーム開始時間を受け取ることと、
    前記比較器によって、以前にクロック発生器によって発生された第２のクロックを各フレーム周期中の第２のクロックサイクルの数で割算することによりカウンタにおいて発生された第２のクロックフレーム開始時間を受け取ることと、
    前記比較器によって、前記ＰＴＳフレーム開始時間に、前記第２のクロックフレーム開始時間を比較して、導出した差に基づいて、前記ＰＴＳクロックに比して、前記第２のクロックが速すぎるか、遅すぎるかどうかを少なくとも示すエラー信号を発生させることと、
    前記ループフィルタによって、前記エラー信号を受け取って、システムのループ整定時間およびループ安定性要求にしたがって、前記エラー信号をフィルタして、第２のクロック周波数を調整できるかどうかと、前記調整が、より高い周波数に対してまたはより低い周波数に対して可能かどうかを示すインクリメント変更信号を発生させることをさらに含む、請求項１記載の方法。
  3. 前記マルチメディアデータを処理することは、フレームをスキップすることとフレームを繰り返すこととの内の少なくとも１つを含む、請求項１記載の方法。
  4. 前記マルチメディアデータを処理することは、アナログマルチメディア信号値を発生させることを含み、前記アナログマルチメディア信号値を発生させることは、タイミング差を検出し、前記タイミング差がゼロより大きい場合、前記タイミング差の量に基づいて、前記マルチメディアデータの値を補間することによって、調整することを含み、前記タイミング差は、前記離散タイムラベルと前記第２のクロックとのタイミングにおける差を含む、請求項１記載の方法。
  5. 前記マルチメディアデータを処理することは、アナログマルチメディア信号値を発生させることを含み、前記アナログマルチメディア信号値を発生させることは、タイミング差を検出し、前記タイミング差がゼロより大きい場合、前記タイミング差の量に基づいて、前記マルチメディアデータの値を補間することによって、調整することを含み、前記タイミング差は、実質上、前記離散タイムラベルにしたがった第１のフレームと前記第２のクロックにしたがった第２のフレームとの継続時間の間の差である、請求項１記載の方法。
  6. 前記マルチメディアデータを処理することは、アナログマルチメディア信号値を発生させることを含み、前記アナログマルチメディア信号値を発生させることは、タイミング差を検出し、前記タイミング差がゼロより大きい場合、前記タイミング差の量に基づいて、前記マルチメディアデータの値を補間することによって、調整することを含み、前記タイミング差は、実質上、第２のクロックの平均周期と第２のクロックの現在の周期との間の差である、請求項１記載の方法。
  7. 前記アナログマルチメディア信号は、ＮＴＳＣまたはＰＡＬ信号である、請求項１記載の方法。
  8. 送信機および受信機に対して、統一システムクロックから送信される、または、共有マスタクロックから導出される、グローバル基準クロックをそれぞれ使用している送信機および受信機を具備するシステムを通して送信されるマルチメディアデータを処理するように構成されたマルチメディアデータ処理装置において、
    前記グローバル基準クロックに基づいた離散タイムラベルを有するマルチメディアデータを受信するように構成された受信機と、
    前記離散タイムラベルから導出した情報と、以前にクロック発生器によって発生された第２のクロックとを、前記クロック発生器に入力して、前記クロック発生器の出力として調整された第２のクロックを発生させるように構成されたクロック発生器と、
    前記調整された第２のクロックに基づいて、前記マルチメディアデータを処理して、アナログマルチメディア信号、シリアルデジタルマルチメディア信号およびパラレルデジタルマルチメディア信号の内の少なくとも１つを発生させるように構成されたプロセッサと
    を具備し、
    前記離散タイムラベルは、提示タイムスタンプ（ＰＴＳ）を含み、
    前記クロック発生器は、
    ループフィルタからのインクリメント変更信号を受け取って、前記第２のクロックの周期の継続時間を、ローカルクロックの周期量として表現するインクリメント信号を発生させるインクリメントロジックと、
    ローカルクロックを発生させるローカルクロック発生器と、
    前記インクリメント信号と、前記ローカルクロックとを受け取って、前記ローカルクロックの周期をカウントして、前記インクリメント信号により表現された前記ローカルクロック周期量毎に、１つの周期の第２のクロックを発生させることによって、前記調整された第２のクロックを発生させるデジタル発振器と
    をさらに備える装置。
  9. 前記クロック発生器は、
    前記離散タイムラベルから導出した情報に含まれるＰＴＳフレーム開始時間を受け取り、
    以前にクロック発生器によって発生された第２のクロックを各フレーム周期中の第２のクロックサイクルの数で割算することによりカウンタにおいて発生された第２のクロックフレーム開始時間を受け取り、
    前記ＰＴＳフレーム開始時間に、前記第２のクロックフレーム開始時間を比較して、導出した差に基づいて、前記ＰＴＳクロックに比して、前記第２のクロックが速すぎるか、遅すぎるかどうかを少なくとも示すエラー信号を発生させる
    ように構成されている比較器と、
    前記エラー信号を受け取って、システムのループ整定時間およびループ安定性要求にしたがって、前記エラー信号をフィルタして、第２のクロック周波数を調整できるかどうかと、前記調整が、より高い周波数に対してまたはより低い周波数に対して可能かどうかを示すインクリメント変更信号を発生させる
    ように構成されているループフィルタと
    をさらに備える、請求項８記載の装置。
  10. 前記プロセッサは、フレームをスキップすることとフレームを繰り返すこととの内の少なくとも１つを行うように構成されている、請求項８記載の装置。
  11. 前記プロセッサは、アナログマルチメディア信号値を発生させ、タイミング差を検出し、前記タイミング差がゼロより大きい場合、前記タイミング差の量に基づいて、前記マルチメディアデータの値を補間することによって、調整するようにさらに構成されており、前記タイミング差は、前記離散タイムラベルと前記第２のクロックとのタイミングにおける差を含む、請求項８記載の装置。
  12. 前記プロセッサは、アナログマルチメディア信号値を発生させ、タイミング差を検出し、前記タイミング差がゼロより大きい場合、前記タイミング差の量に基づいて、前記マルチメディアデータの値を補間することによって、調整するようにさらに構成されており、前記タイミング差は、実質上、前記離散タイムラベルにしたがった第１のフレームと前記第２のクロックにしたがった第２のフレームとの継続時間の間の差である、請求項８記載の装置。
  13. 前記プロセッサは、アナログマルチメディア信号値を発生させ、タイミング差を検出し、前記タイミング差がゼロより大きい場合、前記タイミング差の量に基づいて、前記マルチメディアデータの値を補間することによって、調整するようにさらに構成されており、前記タイミング差は、実質上、第２のクロックの平均周期と第２のクロックの現在の周期との間の差である、請求項８記載の装置。
  14. 前記アナログマルチメディア信号は、ＮＴＳＣおよびＰＡＬフォーマットの内の少なくとも１つを含む、請求項８記載の装置。
  15. 前記装置はポータブルである、請求項８記載の装置。
  16. 前記装置は移動中に動作するように構成されている、請求項８記載の装置。
  17. 送信機および受信機に対して、統一システムクロックから送信される、または、共有マスタクロックから導出される、グローバル基準クロックをそれぞれ使用している送信機および受信機を具備するシステムを通して送信されるマルチメディアデータを処理するように構成されたマルチメディアデータ処理装置において、
    前記グローバル基準クロックに基づいた離散タイムラベルを有するマルチメディアデータを受信する手段と、
    前記離散タイムラベルから導出した情報と、以前にクロック発生器によって発生された第２のクロックとを、前記クロック発生器に入力して、前記クロック発生器の出力として調整された第２のクロックを発生させる手段と、
    前記調整された第２のクロックに基づいて、前記マルチメディアデータを処理して、アナログマルチメディア信号、シリアルデジタルマルチメディア信号およびパラレルデジタルマルチメディア信号の内の少なくとも１つを発生させる手段と
    を具備し、
    前記離散タイムラベルは、提示タイムスタンプ（ＰＴＳ）を含み、
    前記発生手段は、
    ループフィルタからのインクリメント変更信号を受け取って、前記第２のクロックの周期の継続時間を、ローカルクロックの周期量として表現するインクリメント信号を発生させるインクリメントロジック手段と、
    ローカルクロックを発生させるローカルクロック発生器手段と、
    前記インクリメント信号と、前記ローカルクロックとを受け取って、前記ローカルクロックの周期をカウントして、前記インクリメント信号により表現された前記ローカルクロック周期量毎に、１つの周期の第２のクロックを発生させることによって、前記調整された第２のクロックを発生させるデジタル発振器手段と
    をさらに備える装置。
  18. 前記受信手段は、前記グローバル基準クロックに基づいた離散タイムラベルを有する前記マルチメディアデータを受信するように構成された受信機を備える、請求項１７記載の装置。
  19. 前記信号発生手段は、前記マルチメディアデータを処理して、アナログマルチメディア信号を発生させるように構成されたプロセッサを備える、請求項１７記載の装置。
  20. 前記クロック発生手段は、
    前記離散タイムラベルから導出した情報に含まれるＰＴＳフレーム開始時間を受け取り、
    以前にクロック発生器によって発生された第２のクロックを各フレーム周期中の第２のクロックサイクルの数で割算することによりカウンタにおいて発生された第２のクロックフレーム開始時間を受け取り、
    前記ＰＴＳフレーム開始時間に、前記第２のクロックフレーム開始時間を比較して、導出した差に基づいて、前記ＰＴＳクロックに比して、前記第２のクロックが速すぎるか、遅すぎるかどうかを少なくとも示すエラー信号を発生させる
    ように構成されている比較器手段と、
    前記エラー信号を受け取って、システムのループ整定時間およびループ安定性要求にしたがって、前記エラー信号をフィルタして、第２のクロック周波数を調整できるかどうかと、前記調整が、より高い周波数に対してまたはより低い周波数に対して可能かどうかを示すインクリメント変更信号を発生させる
    ように構成されているループフィルタ手段と
    をさらに備える、請求項１７記載の装置。
  21. 前記信号発生手段は、フレームをスキップする手段とフレームを繰り返す手段とを備える、請求項１７記載の装置。
  22. 前記信号発生手段は、アナログマルチメディア信号値を発生させる手段を備え、前記アナログマルチメディア信号値を発生させる手段は、タイミング差を検出し、前記タイミング差がゼロより大きい場合、前記タイミング差の量に基づいて、前記マルチメディアデータの値を補間することによって、調整する手段を有し、前記タイミング差は、前記離散タイムラベルと前記第２のクロックとのタイミングにおける差を含む、請求項１７記載の装置。
  23. 前記信号発生手段は、アナログマルチメディア信号値を発生させる手段を備え、前記アナログマルチメディア信号値を発生させる手段は、タイミング差を検出し、前記タイミング差がゼロより大きい場合、前記タイミング差の量に基づいて、前記マルチメディアデータの値を補間することによって、調整する手段を有し、前記タイミング差は、実質上、前記離散タイムラベルにしたがった第１のフレームと前記第２のクロックにしたがった第２のフレームとの継続時間の間の差である、請求項１７記載の装置。
  24. 前記信号発生手段は、アナログマルチメディア信号値を発生させる手段を備え、前記アナログマルチメディア信号値を発生させる手段は、タイミング差を検出し、前記タイミング差がゼロより大きい場合、前記タイミング差の量に基づいて、前記マルチメディアデータの値を補間することによって、調整する手段を有し、前記タイミング差は、実質上、第２のクロックの平均周期と第２のクロックの現在の周期との間の差である、請求項１７記載の装置。
  25. デバイス上で命令が実行されるときに、統一システムクロックから送信される、または、共有マスタクロックから導出される、グローバル基準クロックをそれぞれ使用している送信機および受信機を具備するシステムを通して送信される方法を、前記デバイスに実行させる命令を含むコンピュータ読み取り可能な媒体において、
    前記方法は、
    前記グローバル基準クロックに基づいた離散タイムラベルを有するマルチメディアデータを受信することと、
    前記離散タイムラベルから導出した情報と、以前にクロック発生器によって発生された第２のクロックとを、前記クロック発生器に入力して、前記クロック発生器の出力として調整された第２のクロックを発生させることと、
    前記調整された第２のクロックに基づいて、前記マルチメディアデータを処理して、アナログマルチメディア信号、シリアルデジタルマルチメディア信号およびパラレルデジタルマルチメディア信号の内の少なくとも１つを発生させることと
    を含み、
    前記離散タイムラベルは、提示タイムスタンプ（ＰＴＳ）を含み、
    前記調整された第２のクロックを発生させることは、
    インクリメントロジックによって、ループフィルタからのインクリメント変更信号を受け取って、前記第２のクロックの周期の継続時間を、ローカルクロックの周期量として表現するインクリメント信号を発生させることと、
    ローカルクロック発生器によって、ローカルクロックを発生させることと、
    デジタル発振器によって、前記インクリメント信号と、前記ローカルクロックとを受け取って、前記ローカルクロックの周期をカウントして、前記インクリメント信号により表現された前記ローカルクロック周期量毎に、１つの周期の第２のクロックを発生させることによって、前記調整された第２のクロックを発生させることと
    をさらに含むコンピュータ読み取り可能な媒体。
  26. 前記マルチメディアデータを処理することは、フレームをスキップすることとフレームを繰り返すこととの内の少なくとも１つを含む、請求項２５記載の媒体。
  27. 前記マルチメディアデータを処理することは、アナログマルチメディア信号値を発生させることを含み、前記アナログマルチメディア信号値を発生させることは、タイミング差を検出し、前記タイミング差がゼロより大きい場合、前記タイミング差の量に基づいて、前記マルチメディアデータの値を補間することによって、調整することを含み、前記タイミング差は、前記離散タイムラベルと前記第２のクロックとのタイミングにおける差を含む、請求項２５記載の媒体。
  28. プロセッサにおいて、
    送信機および受信機を具備するシステムの基準クロックに基づいた離散タイムラベルを有するマルチメディアデータを受信し、前記離散タイムラベルから導出した情報と、以前にクロック発生器によって発生された第２のクロックとを、前記クロック発生器に入力して、前記クロック発生器の出力として調整された第２のクロックを発生させ、および、前記調整された第２のクロックに基づいて、前記マルチメディアデータを処理して、アナログマルチメディア信号、シリアルデジタルマルチメディア信号およびパラレルデジタルマルチメディア信号の内の少なくとも１つを発生させるように構成されており、
    基準クロックは送信機および受信機に対して、統一システムクロックから送信される、または、共有マスタクロックから導出される、グローバル基準クロックであり、
    前記離散タイムラベルは、提示タイムスタンプ（ＰＴＳ）を含み、
    前記プロセッサは、
    ループフィルタからのインクリメント変更信号を受け取って、前記第２のクロックの周期の継続時間を、ローカルクロックの周期量として表現するインクリメント信号を発生させ、
    ローカルクロックを発生させ、
    前記インクリメント信号と、前記ローカルクロックとを受け取って、前記ローカルクロックの周期をカウントして、前記インクリメント信号により表現された前記ローカルクロック周期量毎に、１つの周期の第２のクロックを発生させることによって、前記調整された第２のクロックを発生させる
    ようにさらに構成されているプロセッサ。
  29. フレームをスキップすることとフレームを繰り返すこととの内の少なくとも１つによって、前記マルチメディアデータを処理するようにさらに構成されている、請求項２８記載のプロセッサ。
  30. アナログマルチメディア信号値を発生させることによって、前記マルチメディアデータを処理するようにさらに構成され、前記アナログマルチメディア信号値を発生させることは、タイミング差を検出し、前記タイミング差がゼロより大きい場合、前記タイミング差の量に基づいて、前記マルチメディアデータの値を補間することによって、調整することを含み、前記タイミング差は、前記離散タイムラベルと前記第２のクロックとのタイミングにおける差を含む、請求項２８記載のプロセッサ。
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