KR100918490B1 - 제브라 커넥터 제조방법 - Google Patents

Abstract

개시된 제브라 커넥터 제조방법은, 구리박판의 상부면 및 하부면에 감광필름을 도포하는 감광필름 도포단계; 감광필름이 도포된 구리박판 상부면 및 하부면에 일정한 피치간격이 형성된 마스크 패턴을 위치한 상태로 자외선을 조사하여 회로패턴 부분을 경화시키는 노광단계; 노광단계에서 자외선에 노출되지 않아 경화되지 않은 구리박판의 상부면 및 하부면에 도포된 감광필름을 현상액으로 제거하는 현상단계; 현상단계를 거친 후 노출된 회로패턴 이외의 구리박판 부분을 부식액으로 에칭하여 회로패턴을 이루는 도전층을 형성하는 에칭단계; 에칭단계를 거친 후 도전층의 상부면 및 하부면에 남아있는 감광필름을 박리액으로 제거하는 박리단계; 박리단계를 거쳐 회로패턴을 이루는 도전층 표면에 도금층을 형성하여 도전층의 산화방지 및 전기전도성을 향상되게 하는 도전층 도금단계; 도전층 도금단계를 거친 회로패턴을 이루는 도전층의 상부면 및 하부면에 실리콘을 부착하는 실리콘 접합단계; 실리콘 접합단계를 거쳐 상부면 및 하부면에 실리콘이 부착된 복수개의 도전층을 상하방향으로의 동일수직선상에 위치하지 않도록 엇갈리게 적층 접합하는 다층 접합단계를 포함한다.

제브라, 커넥터, 디스플레이, 회로기판, 패턴

Description

제브라 커넥터 제조방법{Manufacturing method of zebra connector}

본 발명은 제브라 커넥터 제조방법에 관한 것으로서, 보다 상세하게는 다른 부품과 연결을 위한 별도의 연결커넥터가 필요없고 회로 사이의 접촉을 안정적으로 유지되게 하는 제브라 커넥터의 제조방법에 관한 것이다.

일반적으로, 제브라 커넥터는 회로나 부품, 상호 인접하는 회로기판을 전기적으로 접속되게 한다.

즉, 제브라 커넥터가 액정 디스플레이장치에 사용될 경우에는 액정 표시소자와 회로기판 사이에 개재되어 이들 액정 표시소자와 회로기판을 전기적으로 연결되게 한다.

여기서, 제브라 커넥터는 절연성 물질로 이루어진 모체와, 상기 모체의 외주면을 감싼 상태로 위치하는 절연체와, 상기 절연체의 외주면에 일정한 피치로 형성되어 전기적 신호를 전달하는 복수개의 도전부가 형성된 구조를 가진다.

이러한, 제브라 커넥터를 제조하기 위한 방법은 대한민국 공개특허 제2005-114550호, 대한민국 등록특허 제612602호, 대한민국 등록특허 제567138호에 제시된다.

그러나, 종래의 제브라 커넥터 제조방법은 구리박막판(10) 하부에 절연성 필름(20)을 부착한 상태로 상부에만 감광필름를 도포한 후 상부에 대한 에칭을 통해 구리박막판에 피치패턴을 형성하는 바, 미세한 피치패턴을 형성하지 못하는 문제점이 있다.

즉, 도 1과 같이 일단면에서 에칭에 의한 피치패턴을 형성할 경우, 구리박막층(10)의 두께가 두꺼워질수록 에칭에 의한 부식공간인 "D"간격도 넓어지게 됨으로 인해 피치간격도 넓어지면서 우수한 전기전도성을 갖지 못하게 되는 문제점이 있다.

본 발명은 상술한 문제점을 해결하기 위하여 창출된 것으로서, 구리박막층의 두께가 두꺼워지더라도 피치간격을 좁게 형성할 수 있어 우수한 전기전도성을 가지는 제브라 커넥터 제조방법을 제공하는 것을 목적으로 한다.

본 발명의 제브라 커넥터 제조방법은, 구리박판의 상부면 및 하부면에 감광필름을 도포하는 감광필름 도포단계와; 감광필름이 도포된 상기 구리박판 상부면 및 하부면에 일정한 피치간격이 형성된 마스크 패턴을 위치한 상태로 자외선을 조사하여 회로패턴 부분을 경화시키는 노광단계와; 상기 노광단계에서 자외선에 노출되지 않아 경화되지 않은 구리박판의 상부면 및 하부면에 도포된 감광필름을 현상액으로 제거하는 현상단계와; 상기 현상단계를 거친 후 노출된 회로패턴 이외의 구리박판 부분을 부식액으로 에칭하여 회로패턴을 이루는 도전층을 형성하는 에칭단계와; 상기 에칭단계를 거친 후 도전층의 상부면 및 하부면에 남아있는 감광필름을 박리액으로 제거하는 박리단계와; 상기 박리단계를 거쳐 회로패턴을 이루는 도전층 표면에 도금층을 형성하여 도전층의 산화방지 및 전기전도성을 향상되게 하는 도전층 도금단계와; 상기 도전층 도금단계를 거친 회로패턴을 이루는 도전층의 상부면 및 하부면에 실리콘을 부착하는 실리콘 접합단계; 및, 상기 실리콘 접합단계를 거쳐 상부면 및 하부면에 실리콘이 부착된 복수개의 도전층을 상하방향으로의 동일수직선상에 위치하지 않도록 엇갈리게 적층 접합하는 다층 접합단계를 포함한다.

여기서, 상기 다층 접합단계 후에는 다층으로 적층된 도전층을 일정한 크기로 절단하는 절단단계와, 상기 절단단계에 의해 절단된 도전층의 절단면에 도금층을 형성하여 산화방지 및 전기전도성을 향상되게 하는 도전층 절단면도금단계를 더 포함하는 것이 바람직하다.

다른 실시예에 따른 본 발명의 제브라 커넥터 제조방법은, 구리박판의 상부면 및 하부면에 감광필름을 도포하는 감광필름 도포단계와; 감광필름이 도포된 상기 구리박판 상부면 및 하부면에 일정한 피치간격이 형성된 마스크 패턴을 위치한 상태로 자외선을 조사하여 회로패턴 부분을 경화시키는 노광단계와; 상기 노광단계에서 자외선에 노출되지 않아 경화되지 않은 구리박판의 상부면 및 하부면에 도포된 감광필름을 현상액으로 제거하는 현상단계와; 상기 현상단계를 거친 후 노출된 회로패턴 이외의 구리박판 부분을 부식액으로 에칭하여 회로패턴을 이루는 도전층을 형성하는 에칭단계와; 상기 에칭단계를 거친 후 도전층의 상부면 및 하부면에 남아있는 감광필름을 박리액으로 제거하는 박리단계와; 상기 박리단계를 거쳐 회로패턴을 이루는 도전층 표면에 도금층을 형성하여 산화방지 및 전기전도성을 향상되게 하는 도전층 도금단계와; 상기 도전층 도금단계를 거친 복수개의 도전층을 상하방향으로의 동일수직선상에 위치하지 않도록 엇갈리게 적층한 상태에서 지그로 고정하는 도전층 적층고정단계; 및, 상기 도전층 적층고정단계에 의해 적층 고정된 도전층을 금형에 넣은 후, 금형에 액상실리콘을 투입하여 커넥터 형상을 완성하는 액상실리콘 투입단계를 포함한다.

여기서, 상기 액상실리콘 투입단계 후에는 다층으로 적층된 도전층을 일정한 크기로 절단하는 절단단계와, 상기 절단단계에 의해 절단된 도전층의 절단면에 도금층을 형성하여 산화방지 및 전기전도성을 향상되게 하는 도전층 절단면도금단계를 더 포함하는 것이 바람직하다.

본 발명의 제브라 커넥터 제조방법은, 도전층의 피치패턴이 구리박판의 각 상부면 및 하부면 감광필름에 대한 동시 제거 및 구리박판의 상부면 및 하부면에 대해 동시에 에칭을 수행함과 더불어 복수개의 도전층이 상호 상하방향으로의 동일수직선상에 위치하지 않도록 엇갈리게 적층하여 도전층을 조밀한 피치간격으로 형성함으로써 우수한 전기전도성을 가지게 하는 효과를 제공한다.

이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.

따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 2는 본 발명에 의한 바람직한 일실시예에 따른 제브라 커넥터 제조방법에 대한 순서도이다.

도시된 바와 같이 본 발명의 제브라 커넥터 제조방법은, 감광필름 도포단계(S1), 노광단계(S2), 현상단계(S3), 에칭단계(S4), 박리단계(S5), 도전층 도금단계(S6), 실리콘 접합단계(S7), 다층 접합단계(S8)를 거쳐 회로패턴을 이루는 도전층(100b)을 상하방향으로의 동일수직선상에 위치하지 않도록 다층으로 형성하는 것이다.

먼저, 도 3에 도시한 바와 같이 구리박판(100a)의 상부면 및 하부면에 감광필름(200)을 도포하는 감광필름 도포단계(S1)를 거치게 된다.

이때, 상기 구리박판(100a)의 상부면 및 하부면에 감광필름(200)이 잘 도포될 수 있도록 이물질을 제거하고, 상기 구리박판(100a)을 일정한 온도로 가열한 후 감광필름(200)을 도포하게 된다.

상기 감광필름 도포단계(S1)가 완료되면, 상기 구리박판(100a)의 상부면 및 하부면에 도포된 각 감광필름(200) 위에 일정한 피치간격이 형성된 마스크 패턴(도면미도시)을 위치시킨다.

이후, 도 4에 도시한 바와 같이, 자외선을 상기 구리박판(100a)의 상부면 및 하부면에 조사하여 마스크 패턴의 피치간격에 대응되는 회로패턴 부분으로 각 감광필름(200)을 경화시키는 노광단계(S2)를 수행한다.

이같은, 상기 노광단계(S2)를 거쳐 자외선이 조사된 한 쌍의 감광필름(200) 사이에 위치한 상기 구리박판(100a) 부분이 이후 단계들을 거쳐 회로패턴을 이루는 도전층(100b)이 된다.

상기 노광단계(S2)를 완료하면, 마스크 패턴을 제거한 후 상기 노광단계(S2)에서 자외선에 노출되지 않아 경화되지 않은 상기 구리박판(100a)의 상부면 및 하부면에 도포된 감광필름(200)을 제거하는 현상단계(S3)를 거친다.

즉, 상기 현상단계(S3)는 도 5에 도시한 바와 같이, 상기 구리박판(100a)을 현상액에 넣으면 마스크 패턴에 의해 자외선이 조사되지 않은 상기 구리박판(100a)의 상부면 및 하부면에 도포된 감광필름(200)이 용해 제거되면서 상기 노광단계(S2)에서 자외선이 조사된 회로패턴 부분이 일정한 피치간격으로 남아있게 된다.

여기서, 상기 현상단계(S3)에서의 감광필름(200)의 제거는 자외선에 조사되지 않은 감광필름(200)을 현상액으로 제거하는 네거티브 타입(Negative type)으로 수행하는 것이 바람직하나, 이에 한정하지 않고 자외선에 조사된 부분의 감광필름(200)을 현상액으로 제거하는 포지티브 타입(Positive type)으로 수행할 수도 있다.

상기 현상단계(S3)에서 자외선에 조사되지 않은 감광필름(200)이 제거된 후, 상기 구리박판(100a) 현상액이 건조되면 에칭단계(S4)를 수행한다.

이러한, 상기 에칭단계(S4)는 상기 현상단계(S4)에서 감광필름(200)이 제거되면서 노출된 구리박판(100a) 부분을 부식액으로 부식시켜 제거하게 된다.

즉, 상기 에칭단계(S4)를 완료하게 되면, 도 6에 도시한 바와 같이 회로패턴 이외의 상기 구리박판(100a)은 제거되고, 상부면 및 하부면에 감광필름(200)이 부착된 회로패턴을 가지는 상기 구리박판(100a) 부분만이 남게 되면서 이 부분이 회 로패턴을 이루는 도전층(100b)을 형성하게 된다.

이같이, 상기 노광단계(S2), 상기 현상단계(S3), 상기 에칭단계(S4)를 완료하면 도전부의 피치패턴이 형성되는데, 이때 도전부의 피치패턴은 상기 현상단계(S3)에서 상기 구리박판(100a)의 각 상부면 및 하부면 감광필름(200)에 대한 동시 제거 및 상기 에칭단계(S4)에서 상기 구리박판(100a)의 상부면 및 하부면에 대해 동시에 에칭을 수행하는 바, 형성되는 도전층(100b)을 조밀한 피치간격으로 형성할 수 있게 되어 우수한 전기전도성을 가지게 한다.

상기 에칭단계(S4)를 거치면, 도 7에 도시한 바와 같이 상기 도전층(100b)의 상부면 및 하부면에 남아 있는 감광필름(200)을 박리액으로 제거하는 박리단계(S5)를 수행한다.

상기 박리단계(S5)를 완료하면, 도 8에 도시한 바와 같이 회로패턴을 이루는 도전층(100b)이 공기와 접촉되어 산화되는 것을 방지함과 더불어 전기전도성을 향상시키도록 상기 도전층(100b) 표면에 도금층(300)을 형성하는 도전층 도금단계(S6)를 수행한다.

이러한, 상기 도전층 도금단계(S6)를 거쳐, 상기 도전층(100b)에 도금층(300)이 형성되면 도 9에 도시한 바와 같이 상기 도전층(100b)의 상부면 및 하부면에 실리콘(400a)을 부착하는 실리콘 접합단계(S7)를 수행한다.

이때, 상기 도전층(100b)의 상부면 및 하부면에 각각 부착되는 실리콘(400a)은 일정한 온도로 가열된 핫 프레스로 가압하여, 각각의 실리콘(400a)이 상기 도전층(100b)의 상부면 및 하부면과 융착되면서 일체 부착되게 한다.

상기 도전층(100b)의 상부면 및 하부면에 각각 실리콘(400a)을 부착하는 실리콘 접합단계(S7)가 완료되면, 도 10 및 도 11에 도시한 바와 같이 상기 실리콘 접합단계(S7)에서 상부면 및 하부면에 각각 실리콘(400a)이 부착된 복수개의 도전층(100b)을 적층 접합하는 다층 접합단계(S8)를 수행한다.

여기서, 상부면 및 하부면에 각각 실리콘(400a)이 부착된 도전층(100b)은 각각 상하에 위치하는 상호 도전층(100b)의 피치간격을 조밀하게 하여 전기전도성이 향상되도록 상하방향으로의 동일수직선상에 위치하지 않도록 엇갈리게 적층 접합하는 것이 바람직하다.

따라서, 상기 다층 접합단계(S8)가 완료되면, 회로패턴을 이루는 도전층(100b)의 표면에 도금층(300)이 형성되고, 상기 도금층(300) 외측으로는 실리콘(400a)이 감싸고 있는 복수개의 도전층(100b)이 다층으로 적층형성된 메탈 제브라 커넥터가 완성된다.

이같이, 완료된 제브라 커넥터는 상기 다층 접합단계(S8)를 거친 제품을 그대로 사용할 수도 있고, 다층으로 적층된 도전층(100b)을 일정한 크기로 절단하는 절단단계(S9)를 행하여 사용할 수도 있다.

이러한, 상기 절단단계(S9)가 완료되면, 절단된 상기 도전층(100b)의 절단면에는 공기와 접촉에 의한 산화방지 및 전기전도성이 향상될 수 있도록 도금층(300)을 형성하는 도전층 절단면도금단계(S10)를 수행한다.

더불어, 도 12는 본 발명에 의한 바람직한 다른실시예에 따른 제브라 커넥터 제조방법에 대한 순서도이다.

도면에 도시한 바와 같이, 앞서 설명한 감광필름 도포단계(S1), 노광단계(S2), 현상단계(S3), 에칭단계(S4), 박리단계(S5), 도전층 도금단계(S6)를 순차적으로 수행한 후, 도전층 적층고정단계(S7), 액상실리콘 투입단계(S8)를 거쳐 회로패턴을 이루는 도전층(100b)을 상하방향으로의 동일수직선상에 위치하지 않도록 다층으로 형성하는 것이다.

상기 도전층 적층고정단계(S7)는 도 13에 도시한 바와 같이 상기 도전층 도금단계(S6)를 거친 복수개의 도전층(100b)을 지그(500)로 각각 일정간격으로 적층고정하게 된다.

이때, 지그(500)에 의해 적층고정되는 도전층(100b)은 각각 상하에 위치하는 상호 도전층(100b)의 피치간격을 조밀하게 하여 전기전도성이 향상되도록 상하방향으로의 동일수직선상에 위치하지 않도록 엇갈리게 적층 접합하는 것이 바람직하다.

이러한, 상기 도전층 적층고정단계(S7)에 의해 적층 고정된 도전층(100b)은 도 14에 도시한 바와 같이 일정한 크기의 금형(600)에 넣은 상태로 금형(600) 내부에 액상실리콘(400b)을 투입한 후 일정시간 건조시켜 커넥터 형상을 완성하는 액상실리콘 투입단계(S8)를 수행한다.

이같이, 완료된 제브라 커넥터는 상기 액상실리콘 투입단계(S9)를 거친 제품을 그대로 사용할 수도 있고, 다층으로 적층된 도전층(100b)을 일정한 크기로 절단하는 절단단계(S10)를 행하여 사용할 수도 있다.

이러한, 상기 절단단계(S9)가 완료되면, 절단된 상기 도전층(100b)의 절단면에는 공기와 접촉에 의한 산화방지 및 전기전도성이 향상될 수 있도록 도금층(300) 을 형성하는 도전층 절단면도금단계(S10)를 수행한다.

이와 같은, 본 발명의 제브라 커넥터 제조방법은 도전층(100b)의 피치패턴이 상기 구리박판(100a)의 각 상부면 및 하부면 감광필름(200)에 대한 동시 제거 및 상기 구리박판(100a)의 상부면 및 하부면에 대해 동시에 에칭을 수행함과 더불어 복수개의 도전층(100b)이 상호 상하방향으로의 동일수직선상에 위치하지 않도록 엇갈리게 적층하여 도전층(100b)을 조밀한 피치간격으로 형성함으로써 우수한 전기전도성을 가지게 된다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 특허청구범위의 균등 범위내에서 다양한 수정 및 변형이 가능함은 물론이다.

도 1은 종래의 제브라 커넥터 제조방법에 의한 구리박판의 피치패턴 형성단면도

도 2는 본 발명의 일실시예에 따른 제브라 커넥터 제조방법을 나타낸 순서도

도 3 내지 도 11은 도 2의 각 단계를 나타낸 단면도

도 12는 본 발명의 다른 실시예에 따른 제브라 커넥터 제조방법을 나타낸 순서도

도 13은 도 12의 S7단계를 나타낸 단면도

도 14는 도 12의 S8단계를 나타낸 단면도

Claims (4)

1. 구리박판의 상부면 및 하부면에 감광필름을 도포하는 감광필름 도포단계와;

   감광필름이 도포된 상기 구리박판 상부면 및 하부면에 일정한 피치간격이 형성된 마스크 패턴을 위치한 상태로 자외선을 조사하여 회로패턴 부분을 경화시키는 노광단계와;

   상기 노광단계에서 자외선에 노출되지 않아 경화되지 않은 구리박판의 상부면 및 하부면에 도포된 감광필름을 현상액으로 동시에 제거하는 현상단계와;

   상기 현상단계를 거친 후 노출된 회로패턴 이외의 구리박판의 상부면 및 하부면을 부식액으로 동시에 에칭하여 회로패턴을 이루는 도전층을 형성하는 에칭단계와;

   상기 에칭단계를 거친 후 도전층의 상부면 및 하부면에 남아있는 감광필름을 박리액으로 제거하는 박리단계와;

   상기 박리단계를 거쳐 회로패턴을 이루는 도전층 표면에 도금층을 형성하여 도전층의 산화방지 및 전기전도성을 향상되게 하는 도전층 도금단계와;

   상기 도전층 도금단계를 거친 회로패턴을 이루는 도전층의 상부면 및 하부면에 실리콘을 부착하는 실리콘 접합단계; 및,

   상기 실리콘 접합단계를 거쳐 상부면 및 하부면에 실리콘이 부착된 복수개의 도전층을 상하방향으로의 동일수직선상에 위치하지 않도록 엇갈리게 적층 접합하는 다층 접합단계를 포함하는 것을 특징으로 하는 제브라 커넥터 제조방법.
2. 제 1항에 있어서,

   상기 다층 접합단계 후에는 다층으로 적층된 도전층을 일정한 크기로 절단하는 절단단계와,

   상기 절단단계에 의해 절단된 도전층의 절단면에 도금층을 형성하여 산화방지 및 전기전도성을 향상되게 하는 도전층 절단면도금단계를 더 포함하는 것을 특징으로 하는 제브라 커넥터 제조방법.
3. 구리박판의 상부면 및 하부면에 감광필름을 도포하는 감광필름 도포단계와;

   감광필름이 도포된 상기 구리박판 상부면 및 하부면에 일정한 피치간격이 형성된 마스크 패턴을 위치한 상태로 자외선을 조사하여 회로패턴 부분을 경화시키는 노광단계와;

   상기 노광단계에서 자외선에 노출되지 않아 경화되지 않은 구리박판의 상부면 및 하부면에 도포된 감광필름을 현상액으로 동시에 제거하는 현상단계와;

   상기 현상단계를 거친 후 노출된 회로패턴 이외의 구리박의 상부면 및 하부면을 부식액으로 동시에 에칭하여 회로패턴을 이루는 도전층을 형성하는 에칭단계와;

   상기 에칭단계를 거친 후 도전층의 상부면 및 하부면에 남아있는 감광필름을 박리액으로 제거하는 박리단계와;

   상기 박리단계를 거쳐 회로패턴을 이루는 도전층 표면에 도금층을 형성하여 산화방지 및 전기전도성을 향상되게 하는 도전층 도금단계와;

   상기 도전층 도금단계를 거친 복수개의 도전층을 상하방향으로의 동일수직선상에 위치하지 않도록 엇갈리게 적층한 상태에서 지그로 고정하는 도전층 적층고정단계; 및,

   상기 도전층 적층고정단계에 의해 적층 고정된 도전층을 금형에 넣은 후, 금형에 액상실리콘을 투입하여 커넥터 형상을 완성하는 액상실리콘 투입단계를 포함하는 것을 특징으로 하는 제브라 커넥터 제조방법.
4. 제 3항에 있어서,

   상기 액상실리콘 투입단계 후에는 다층으로 적층된 도전층을 일정한 크기로 절단하는 절단단계와,

   상기 절단단계에 의해 절단된 도전층의 절단면에 도금층을 형성하여 산화방지 및 전기전도성을 향상되게 하는 도전층 절단면도금단계를 더 포함하는 것을 특징으로 하는 제브라 커넥터 제조방법.

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