KR100909198B1 - 전자 디바이스 및 그의 제조 방법 - Google Patents

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Abstract

생산 효율성의 저하를 초래하지 않고, 기판과 전자 컴포넌트 사이의 공간의 밀접한 기밀 및 훌륭한 중공 구조를 확보하게 하는 전자 디바이스가 제공될 것이다. 그 전자 디바이스는, 탑재 기판, 탑재 기판상에 탑재된 전자 컴포넌트, 및 전자 컴포넌트를 커버하기 위해 탑재 기판상에 전면적으로 제공되는 수지 막을 포함한다. 수지 막은, 100kPa·s 이상 및 1000kPa·s 이하의 점성 계수 및 100㎛ 이상 및 1500㎛ 이하의 흐름 길이를 갖는다.
전자 디바이스, 전자 컴포넌트, 수지 막, 점성 계수

Description

전자 디바이스 및 그의 제조 방법{ELECTRONIC DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 출원은 일본특허출원번호 제2006-287635호에 기초하며, 그의 내용이 본 명세서 내에 참조로 포함된다.
본 발명은 전자 디바이스 및 그의 제조 방법에 관한 것이다.
반도체 디바이스의 성능 향상, 품질 향상, 치수 소형화, 비용 저감을 위한 끊임없는 요구가 반도체 디바이스 자체뿐만 아니라 그 반도체 디바이스를 커버하는 컨테이너를 개선하기 위해 필수적으로 행해지고 있다. 특히, 20GHz 를 초과하는 마이크로파 영역에서, 컨테이너의 충분한 전기적 성능과 기밀 (air-tightness), 및 컨테이너의 치수 소형화와 저가 어셈블리 모두를 달성하기가 매우 어렵기 때문에, 값싼 수지 재료로 제조되었지만 마이크로파 영역에서 사용하기에 충분한 품질과 성능을 제공하는 컨테이너의 실현이 적용가능한 분야를 극적으로 확대시키는 진정한 돌파구일 것으로 예상된다.
일반적으로, 더 높은 주파수의 전자파는, 기판을 통하여 전파하는 동안 더 큰 에너지 감쇠를 경험한다. 따라서, BS/CS 방송용 기기, 마이크로파 통신 기 기 또는 레이더 기기와 같은 고주파수 기기에서는, 반도체 디바이스의 전극 및 그 전극으로부터 밖으로 빼내진 와이어 본딩부를 진공상태로 기밀하게 밀봉하는 컨테이너를 사용하는 것이 일반적인 관행이다. 그러한 진공부를 미세한 치수로 제조하기 위해서는, 디바이스의 전극부가 탑재 기판에 대향한 채로, 탑재 기판상에 디바이스를 플립-칩 탑재한다. 또한, 값싼 재료로 기밀을 확보하기 위해, 컨테이너와 칩을 완전히 포함한 디바이스가 제안되었다. 합성 수지 막이 플립-칩 탑재된 전체의 반도체 디바이스 상에 오버레이되고, 고온 및 고압 하에서 경화된다.
도 6 은, 일본특허공개공보 제2005-505939호에 개시되어 있는 전자 디바이스의 단면도이다. 전자 디바이스를 제조하기 위해, 먼저, 기판 (101) 상에 플립-칩 탑재된 전자 컴포넌트 (102) 의 후면 (back surfcace) 상에 수지 막 (103) 을 적층 (laminate) 시킨다. 그 후, 전자 컴포넌트 (102) 주변의 폐쇄형 스트라이프 영역 (closed stripe region) 으로부터 수지 막 (103) 을 제거한다. 스트라이프 영역과 전자 컴포넌트 (102) 사이의 간격은, 적층된 수지의 에지부가 여전히 그 사이에 있도록 보장하기 위하여 선택되고, 이로써, 그 위치에서 수지 막 (103) 이 기판 (101) 에 접속된다. 후속 단계에서, 수지층 (104) 을 형성하기 위하여, 유동화 합성 수지가 제공된다.
본 발명에 관련된 종래 기술은, 일본특허공개공보 제2005-505939호 이외에도 일본특허공개공보 제2003-234633호를 포함한다.
[특허 문헌 1] 일본특허공개공보 제2005-505939호
[특허 문헌 2] 일본특허공개공보 제2003-234633호
그러나, BS/CS 방송용 기기, 마이크로파 통신 기기 또는 레이터 기기와 같은 고주파수 기기에서, 대부분의 칩 (전자 컴포넌트) 의 사이즈는 0.3mm□ 와 같은 미세한 사이즈이다. 따라서, 도 6 에 도시된 전자 디바이스의 경우와 같이, 적층된 수지의 에지부가 여전히 전자 컴포넌트 (102) 주변에 있도록 보장하면서, 전자 컴포넌트 (102) 주변의 폐쇄형 스트라이프 영역으로부터 수지 막 (103) 을 제거하기 위해서는 매우 정밀한 마이크로 처리가 요구된다.
또한, BS 방송용 기기와 같은 고객 지향 제품의 경우에, 연간 생산량이 수 억개의 피스 (piece) 만큼 다수에 달하므로, 생산량 및 경제적 이점의 견지에서, 디바이스의 어셈블리를 대량으로 일괄 실행하여야 한다. 이전에 기판상에 적층시켰던 수지 막을 부분적으로 제거하는 것은, 여분의 공정 및 배타적인 처리 장치를 필요로 하며, 이는 생산량에 비례하여 다량의 투자를 초래한다. 그럼에도 불구하고, 도 6 에 도시된 전자 디바이스에 있어서, 다른 방법으로는 밀접한 접촉 (close contact) 이, 부가적으로 인가된 합성 수지 재료와 지지 기판 사이에서 달성될 수 없고, 이는 습기와 얼룩에 대비하여 완전한 밀봉 효과를 제공하는데 실패를 초래할 수 있기 때문에, 스트라이프 패턴의 막을 제거하는 것이 필요 불가결하다.
일 실시형태에서, 기판; 기판상에 탑재된 전자 컴포넌트; 및 전자 컴포넌트를 커버하기 위해 전체의 기판상에 제공되는 수지 막을 포함한 전자 디바이스가 제공되며, 여기서 수지 막은, 50℃ 의 온도에서 100kPa·s 이상 및 1000kPa·s 이하의 점성 계수, 및 50℃ 온도에서 100㎛ 이상 및 1500㎛ 이하의 흐름 길이 (flow length) 를 갖는다.
다른 실시형태에서, 기판상에 전자 컴포넌트를 탑재하는 단계; 전자 컴포넌트를 커버하기 위해 전체의 기판상에 수지 막을 제공하는 단계를 포함한 전자 디바이스의 제조 방법이 제공되며, 여기서, 수지 막을 제공하는 단계는, 50℃ 의 온도에서 100kPa·s 이상 및 1000kPa·s 이하의 점성 계수, 및 50℃ 온도에서 100㎛ 이상 및 1500㎛ 이하의 흐름 길이를 갖는 수지 막을 사용하는 단계를 포함한다.
이렇게 구성된 전자 디바이스에 있어서, 전자 컴포넌트를 커버하는 수지 막은 기판상에 전면적으로 제공된다. 그러한 구조는, 수지 막을 부분적으로 제거하도록 마이크로 처리를 실행할 필요가 있다. 게다가, 수지 막은, 50℃ 의 온도에서 100kPa·s 이상 및 1000kPa·s 이하의 점성 계수, 및 50℃ 온도에서 100㎛ 이상 및 1500㎛ 이하의 흐름 길이를 갖는다. 이런 수지의 사용은, 기판과 전자 컴포넌트 사이의 공간의 밀접한 기밀 및 훌륭한 중공 구조 (hollow structure) 의 달성을 가능하게 한다.
따라서, 본 발명은, 생산 효율성의 저하를 초래하지 않고, 기판과 전자 컴포넌트 사이의 공간의 밀접한 기밀 및 훌륭한 중공 구조의 확보를 가능하게 하는 전자 디바이스, 및 그러한 전자 디바이스의 제조 방법을 제공한다.
본 발명의 상기 및 다른 목적, 이점 및 특징은 첨부된 도면에 관련하여 얻어진 특정 바람직한 실시형태에 대한 다음의 설명으로부터 더욱 명백해질 것이다.
본 발명에 의하면, 전자 디바이스 및 그러한 전자 디바이스의 제조 방법을 제공하여, 생산 효율성의 저하를 초래하지 않고, 기판과 전자 컴포넌트 사이의 공간의 밀접한 기밀 및 훌륭한 중공 구조의 확보를 가능하게 한다.
다음으로, 본 명세서 내에는 실례가 되는 실시형태를 참조로 본 발명을 설명할 것이다. 당업자는, 다수의 대안의 실시형태가 본 발명의 교시를 이용하여 달성될 수 있고, 본 발명이 설명을 목적으로 예시되는 실시형태로 제한되지 않는다는 것을 인식할 것이다.
아래에, 본 발명에 따른 전자 디바이스 및 그의 제조 방법의 예시적인 실시형태가 첨부된 도면을 참조하여 설명될 것이다. 모든 도면에 있어서, 동일 요소에는 동일 번호가 주어지고, 그의 설명이 반복되지 않을 것이다.
도 1 은 본 발명의 실시형태에 따른 전자 디바이스의 단면도이다. 전자 디바이스 (10) 는, 탑재 기판 (11), 탑재 기판상에 탑재된 전자 컴포넌트 (13), 전자 컴포넌트 (13) 를 커버하기 위해 탑재 기판 (11) 상에 전면적으로 제공되는 수지 막 (15) 을 포함한다. 수지 막 (15) 은, 50℃ 의 온도에서 100kPa·s 이상 및 1000kPa·s 이하의 점성 계수, 및 50℃ 온도에서 100㎛ 이상 및 1500㎛ 이하의 흐름 길이를 갖고, 더 바람직하게는, 50℃ 의 온도에서 150kPa·s 이상 및 50℃ 의 온도에서 600kPa·s 이하의 점성 계수, 및 50℃ 온도에서 100㎛ 이상 및 1200㎛ 이하의 흐름 길이를 갖는다. 수지 막 (15) 상에는, 외부 코팅 수지 (17; 수지층) 가 제공된다. 수지 막 (15) 은 (전자 컴포넌트 (13) 에 대응하는 위치에) 돌출부를 포함하지만, 외부 코팅 수지 (17) 는 평탄한 상부면 (upper surface) 을 갖는다.
더욱 상세화하기 위하여, 전자 디바이스 (10) 에 있어서, 탑재 기판 (11) 은 그의 페이스들 (11a) 중 하나의 페이스에 대해 노출되는 접속 전극 (connection electrode) 을 갖고; 전자 컴포넌트 (13) 는, 그의 페이스들 (13a) 중 하나의 페이스 상에 도체 패턴을 갖고, 도체 패턴을 갖는 페이스 (13a) 가 탑재 기판 (11) 의 페이스 (11a) 와 대향하고 도체 패턴이 탑재 기판 (11) 의 접속 전극 (12) 에 전기적으로 접속되어 기계적으로 커플링되도록 방향지정되고; 수지 막 (15) 은, 전자 컴포넌트 (13) 및 탑재 기판 (11) 을 커버하고, 또한 탑재 기판 (11) 에 대향하는 전자 컴포넌트 (13) 의 페이스 (13b) 및 전자 컴포넌트 (13) 주변의 탑재 기판 (11) 의 페이스 (11a) 영역과 밀접한 접촉을 달성하기 위하여, 탑재 기판 (11) 에 부착된다. 또한, 수지 막 (15) 상에는, 평탄한 상부면을 갖는 외부 코팅 수지 (17) 가 수지 막 (15) 을 커버하기 위해 제공된다.
탑재 기판 (11) 은, 알루미나 세라믹 또는 LTCC 와 같은 유전 재료 (dielectric material), Teflon® 또는 유리 에폭시와 같은 수지 재료, 또는 가요성이 높은 재료로 제조될 수도 있다. 탑재 기판 (11) 은 예를 들어 200㎛ 두께를 갖는다. 전자 컴포넌트 (13) 는, GaAs FET, 발진기, 또는 고주파수 회로일 수도 있지만, 그런 전자 컴포넌트로 제한되지 않는다. 전자 컴포넌트 (13) 는, 전술한 바와 같이, 도체 패턴 (13a) 을 갖는 표면이 탑재 기판 (11) 에 대향하도록 페이스-다운 본딩 방법으로 탑재 기판 (11) 상에 탑재된다. 전자 컴포넌트 (13) 의 표면들 중 일면 (13a) 및 탑재 기판 (11) 의 표면들 (11a) 중 일면이 공간 (16) 을 한정한다.
탑재 기판 (11) 에 대향하는 전자 컴포넌트 (13) 의 표면 (13b) 에는 갭 없이 수지 막 (15) 이 커버된다. 또한, 전자 컴포넌트 (13) 주변의 탑재 기판 (11) 의 표면 (11a) 의 영역에는 갭 없이 수지 막 (15) 이 커버된다. 수지 막 (15) 은, 전자 컴포넌트 (13) 의 도체 패턴 및 탑재 기판 (11) 의 접속 전극과의 전기적 접속 포인트를 포함하여, 전자 컴포넌트 (13) 전체를 캡슐화한다.
수지 막 (15) 은, 에폭시 수지 (에폭시/페놀/실리카/아크릴산 에스테르) 와 같은 열경화성 수지로 구성될 수도 있다. 수지 막 (15) 은 예를 들어, 150㎛ 의 두께를 갖고, 50℃ 에서의 흐름 길이가 1,200㎛ 이하이다. 외부 코팅 수지 (17) 는, 에폭시 수지와 같은 열경화성 수지로 구성될 수도 있다. 외부 코팅 수지 (17) 는 예를 들어, 400㎛ 의 두께를 갖는다.
도 2a 내지 도 3b 를 참조하면, 본 발명에 따른 전자 디바이스의 제조 방법의 실시형태로서, 전자 디바이스 (10) 의 제조 방법이 설명될 것이다. 요컨대, 전자 디바이스의 제조 방법은, 탑재 기판 (11) 상에 전자 컴포넌트 (13) 를 탑재하는 단계, 및 전자 컴포넌트 (13) 를 커버하기 위해 기판상에 전면적으로 수지 막 (15) 을 제공하는 단계를 포함한다.
더욱 상세화하기 위하여, 전자 디바이스의 제조 방법은, 먼저, 전자 컴포넌트 (13) 의 표면들 중 일면 (13a) 이 탑재 기판 (11) 의 표면 (11a) 에 대향하도록 각각의 탑재 기판 (11) 으로 쪼개질 복수의 섹션을 포함한 집합 기판 (11c) 에 대해 전자 컴포넌트 (13) 를 배치시킨 후, 전자 컴포넌트 (13) 상의 도체 패턴을 탑재 기판 (11) 의 접속 전극에 전기적으로 그리고 기계적으로 접속시키는 단계 (도 2a), 및 전자 컴포넌트 (13) 및 탑재 기판 (11) 을 커버하고 탑재 기판 (11) 에 대향하는 전자 컴포넌트 (13) 의 표면 (13b) 및 전자 컴포넌트 (13) 주변의 탑재 기판 (11) 의 표면 (11a) 의 영역과의 밀접한 접촉을 달성하기 위해 수지 막 (15) 을 배치한 후, 그 수지 막 (15) 을 탑재 기판 (11) 에 본딩하는 단계 (도 2b 및 도 2c) 를 포함한다.
도 4 는 집합 기판 (11c) 의 평면도이다. 집합 기판 (11c) 상에는, 복수의 전자 컴포넌트 (13) 가 탑재되고, 복수의 전자 컴포넌트 (13) 를 일괄적으로 커버하기 위해 수지 막 (15) 이 제공된다. 집합 기판 (11c) 은, 전자 컴포넌트들 (13) 각각이 위치될 영역 주변에 복수의 홀 (31) 을 포함한다. 홀 (31) 은, 전자 컴포넌트 (13) 와 교차하여 2 개의 대향하는 위치에 제공될 수도 있고, 또는 전자 컴포넌트 (13) 의 4 개의 측면 외부의 4 개의 위치에 제공될 수도 있다. 그 홀 (31) 은 금과 같은 금속 도체로 충진될 수도 있다. 전술의 공정들은 평탄한 상부면을 가진 지지 부재 상에 배치된 집합 기판 (11c) 에 수행된다.
이런 실시형태에 따른 제조 방법에 의해, 수지 막 (15) 은, 예를 들어, 수지 막 (15) 을 연화시키기 위해 대략 50℃ 까지 가열될 수도 있고, 그 수지 막 (15) 은, 전자 컴포넌트 (13) 및 탑재 기판 (11) 을 커버하여 탑재 기판 (11) 에 대향하는 전자 컴포넌트의 표면 (13b) 및 전자 컴포넌트 (13) 주변의 탑재 기판 (11) 의 표면 (11a) 의 영역과의 균일하게 밀접한 접촉을 달성하도록 변형될 수도 있다. 이런 공정에서, 수지 막 (15) 과 탑재 기판 (11) 사이의 공간은, 이 공간 내의 가스를 감압하기 위해 50Pa 를 초과하지 않는 네거티브 압력 이하로 설정될 수도 있고, 고무 등으로 제조된 탄성의 압착 툴은, 수지 막 (15) 이 탑재 기판 (11) 및 전자 컴포넌트 (13) 와 밀접한 접촉을 행하도록, 0.5MPa 의 압력에서, 전자 컴포넌트 (13) 를 포함하여 탑재 기판 (11) 에 대해 상부 방향으로부터 수지 막 (15) 전체를 압착하기 위해 사용될 수도 있다. 그 압력 및 온도는, 수지 막 (15) 이 충분한 점성을 회복할 때까지 유지되고, 그 후, 표준의 온도 및 압력으로 돌아가게 된다.
그 후, 수지 막 (15) 은, 수지 막 (15) 을 탑재 기판 (11) 에 본딩하여 수지 막 (15) 의 형상을 고착하도록, 경화를 위해 대략 170℃ 까지 가열될 수도 있다. 수지 막 (15) 이 경화될 때, 수축하는 힘이 발생된다. 수지 막 (15) 의 수축하는 힘은 탑재 기판 (11) 에 대해 전자 컴포넌트 (13) 를 압착하는 방향으로 작용한다. 이 공정은, 또한, 전자 컴포넌트 (13) 의 도체 패턴과 탑재 기판 (11) 의 접속 전극의 기계적 부착을 보장한다. 또한, 수지 막 (15) 의 수축은, 수지 막 (15) 으로 하여금 전자 컴포넌트 (13) 및 탑재 기판 (11) 과 더 밀접한 접촉을 행하게 한다.
실온 하에서 수지 막 (15) 의 가요성이 충분한 경우에, 수지 막 (15) 은 실온 하에서 형상을 고착시키기 위해 변형될 수도 있고, 그 후, 그 수지 막 (15) 은 경화를 위해 가열될 수도 있다.
대안으로, 수지 막 (15) 은, 유리 전이 온도를 초과하지 않는 온도 하에서 연화되고 형상화될 수도 있고, 비교적 긴 시간 주기에 걸쳐 유리 전이 온도를 초과하지 않는 온도 하에서 점차 경화될 수도 있다.
수지 막 (15) 은 자외선에 의해 연화될 수 있는 수지로 제조되고, 그 수지 막 (15) 은, 가열하는 대신에, 연화를 위해 자외선이 조사될 수도 있다. 또한, 수지 막 (15) 은 연화를 위해, 가열될 수도 있고 자외선이 조사될 수도 있다.
마찬가지로, 수지 막 (15) 은 자외선에 의해 경화될 수 있는 수지로 제조되고, 그 수지 막 (15) 은 가열하는 대신에, 경화를 위해 자외선이 조사될 수도 있다. 또한, 수지 막 (15) 은 경화를 위해, 가열될 수도 있고 자외선이 조사될 수도 있다.
필요하다면, 수지 막 (15) 은, 경화 공정 후에 다시 한번 150℃ 까지 가열될 수도 있고, 그 수지 막 (15) 상에 에폭시 수지를 제공하고, 평탄한 툴을 이용하여 수지 막 (15) 에 대해 상부 방향으로부터 압착시킨 후, 외부 코팅 수지 (17) 를 형성하도록 열적으로 경화시켜 전반적인 기계적 강도를 강화시키고 전자 컴포넌트 (13) 의 돌출부를 평탄화시킬 수도 있으며, 이로써 자동 탑재 기기에 의해 수행되는 탑재 공정을 용이하게 한다 (도 3a). 마지막으로, 복수의 전자 컴포넌트 (13) 를 서로 분리하도록 다이싱 톱이나 레이저 절삭기를 이용하여 집합 기판 (11) 을 절삭한다. 전술의 공정을 통하여, 도 1 에 도시된 전자 디바이스 (10) 를 획득할 수 있다 (도 3b).
이런 실시형태는 다음의 이로운 효과를 제공한다. 수지 막 (15) 과 탑재 기판 (11) 사이의 강화된 밀접한 접촉으로 인해, 도 6 에 도시된 전자 디바이스의 결점인 스트라이프 패턴으로 한번 부착된 수지 막을 제거하는 마이크로 처리가 더 이상 필요하지 않다. 종래의 적층 기술은, 막과 기판 사이의 부착 강도에 초점을 맞추지 않고, 막이 스트라이프로 제거되어 노출된 기판 표면을 포함하여 막 위에 놓인 합성 수지 유체를 경화시켜, 막과 기판을 견고하게 고착시킨다. 그러나, 이 실시형태에서는, 전자 디바이스 (10) 의 형상을 수정 (rectify) 할 필요가 있을 때에만 수지 막 (15) 의 상부면을 커버하는 외부 코팅 수지 (17) 를 제공하여 그의 기계적 강도를 증가시키고, 수지 막 (15) 자체는 이미 충분한 강도로 탑재 기판 (11) 에 밀접하게 본딩된다. 충분한 강도를 확보하기 위하여, 탑재 기판 (11) 에 대해 수지 막 (15) 을 압찰 때 사용될 압력과 온도뿐만 아니라, 수지 막 (15) 의 재료의 두께 및 특성이 특정되고 있다.
여기서, 수지 막 (15) 의 특질과 전자 디바이스 (10) 의 중공 및 기밀과의 사이의 관계에 관하여 설명이 행해질 것이다. 수지 막의 특성과 관련하여, 유리 전이 점, 틱소트로피 인덱스 (thixotropic index) 및 점성과 같은 다양한 물리적 상수와 패키지 형성 수행과의 사이의 관계에 대한 연구를 통하여, "점성 계수" 및 "흐름 길이" 를 제어하는 것이 막으로부터 유동 상태를 거쳐 열적으로 경화된 수지로의 상태 변화에 효과적이라는 것이 알려져 있다. "점성 계수" 는, 막이 2 개의 평탄한 플레이트 사이에 유지되고 그 플레이트들 중 하나에 타성 (momentum) 이 인가될 때 발생되는 수지 막의 회전 전단력의 측정 값을 나타낸다. 점성 계수 값이 더 클 때, 그 막은 전자 컴포넌트와 기판 사이의 공간으로 흐르기 위해 덜 용해되며, 이는 중공 공간의 안정된 형성을 용이하게 한다. 그러나, 점성 계수가 과도하게 높은 경우에는, 일단 막이 용해되어 기판에 부착되면, 수지는 기판으로부터 분리되기가 어려워지고, 이로써 부착 친밀도가 저하된다. 만약, 막의 점성이 일정한 레벨보다 더 낮지 않다면, 미세 갭이 생성되어 패키지의 기밀이 저하될 수도 있기 때문이다.
상한을 특정하는 인덱스는 "흐름 길이" 이다. 흐름 길이는, 소정 사이즈의 막이 평탄한 플레이트들 사이에 유지되고 압착되어 변형될 때, 그의 초기 형상으로부터 확대된 막의 부분의 길이의 측정 값을 나타낸다. 더 짧은 흐름 길이의 막은 중공 공간을 형성한 후에 패키지에 대해 하위의 기밀을 제공한다고 알려진다. 기밀은, 특수 유체에 패키지를 담궈 유체의 관입을 관찰함으로써 평가될 수 있다. 형광성 X-선 조사에 의한 담궈진 패키지의 평가에 기초하여, 흐름 길이가 100㎛ 이상일 때, 충분한 기밀이 확보될 수 있다는 것이 발견되었다. 따라서, 완전한 중공 상태 및 충분한 패키지 강도를 확보하기 위하여, 50℃ 의 온도에서 100kPa·s 이상 및 1000kPa·s 이하의 점성 계수, 및 50℃ 의 온도에서 100㎛ 이상 및 1500㎛ 이하의 흐름 길이를 갖는 수지 막, 더 바람직하게는, 50℃ 의 온도에서 150kPa·s 이상 및 600kPa·s 이하의 점성 계수 및 50℃ 의 온도에서 100㎛ 이상 및 1200㎛ 이하의 흐름 길이를 갖는 수지 막을 사용할 필요가 있다. 50℃ 의 온도에서의 점성 계수 및 50℃ 의 온도에서의 흐름 길이의 적절한 범위가 도 5 에 도시된다.
수지 막 (15) 의 두께를 참조하면, 수지 막 (15) 이 너무 두꺼운 경우에는, 전자 컴포넌트들 (13) 간의 간격이 좁을 때나 전자 컴포넌트 (13) 가 비교적 두꺼울 때, 전자 컴포넌트 (13) 를 적절히 커버하기가 어렵다. 이에 반하여, 수지 막 (15) 이 너무 얇은 경우에는, 수지 막이 찢어지기 쉽다. 그러한 관점에서, 전자 컴포넌트 (13) 가 예를 들어, 대략 0.5mm 내지 1mm 의 두께를 가질 때, 수지 막 (15) 이 대략 0.15mm 의 두께를 갖는 것이 바람직하다.
한편, 도 7 에 도시된 바와 같이 특허 문헌 2 에 개시되어 있는 전자 디바이스에 있어서, 전자 컴포넌트 (203) 가 범프 (202) 를 이용하는 플립-칩 기술에 의해 기판 (201) 상에 탑재된다. 기판 (201) 상의 범프 (202) 주변에는, 수지층 (204) 이 제공된다. 또한, 전자 컴포넌트 (203) 및 수지층 (204) 을 커버하기 위해 수지층 (205) 이 제공된다. 수지층 (205) 의 점성은 수지층 (204) 의 점성보다 더 낮다. 그러한 전자 디바이스에 있어서, 상대적으로 더 높은 점성을 갖는 수지층 (204) 이 전자 컴포넌트 (203) 의 전극과 기판 (201) 과의 사이의 공간 (206) 을 기밀하게 밀봉하는 벽으로서 기능한다. 수지층 (204) 의 존재는, 후속 인가될 더 낮은 점성의 수지 (수지층 (205) 을 구성하는 수지) 가 공간 (206) 으로 관입하지 못하게 하여 기밀을 확보한다.
막-형상 합성 수지 대신에, 기밀을 확보하는 벽으로서 기능하는 비교적 높은 점성의 수지층 (204) 을 포함하는 구조에는 수지의 적용을 위한 특수 마이크로 처리 및 특수 처리 기기가 없다. 그러나, 공간 (206) 을 기밀로 밀봉하기 위해, 수지층 (204) 이 공간 (206) 으로의 관입을 억제하는 적절한 경화 및 밀접한 접촉 의 달성을 허용하는 적절한 연화 모두를 가져, 단번에 완전한 밀봉 효과를 보장할 필요가 있다. 그러한 조건은, 주로, 수지층 (204) 의 특질 및 수지층 (204) 의 적용 조건에 의존하므로, 기밀한 밀봉 효과를 일정하게 달성하게 하는 조건을 결정하기가 매우 어렵다. 게다가, 어셈블리 공정에 있어서 상이한 특질을 갖는 2 가지 타입의 열경화성 수지를 사용하는 것은, 엄격한 온도 제어를 요구하는 경화 공정 수의 증가 및 피스당 비교적 더 긴 처리 시간을 유도하여, 처리 시에 더 큰 문제를 초래한다.
상이한 점성을 갖는 2 가지 타입의 열경화성 수지를 이용하여, 칩과 기판 사이에서 기밀하게 밀봉된 공간의 일정한 확보의 어려움으로부터 발생하는 손실은, 이 실시형태에서, 막이 기판에 대해 압착될 압력 및 온도뿐만 아니라 재료의 특성 및 막 두께를 특정함으로써 제거된다. 일반적으로, 막과 탑재 기판 사이의 부착 강도 및 칩과 기판 사이의 공간에 관한 기밀한 밀봉 성능은 제조 조건의 설정시에 상반되는 요건들이다. 더 밀접한 접촉을 달성하기 위해 충분히 유연한 막을 사용하는 것은 공간으로의 수지의 관입을 유도할 수도 있지만, 과도하게 단단한 막을 사용하는 것은 불충분한 부착 강도를 유도할 수도 있다. 따라서, 이 실시형태는 재료와 처리 방법에 의해 최적의 조건을 제공한다.
상기 기술된 바와 같이, 전술한 실시형태들은, 전자 디바이스를 단일의 수지 막 시트로 커버함으로써, 저가로 단시간 안에, 복수의 기밀하게 밀봉된 전자 디바이스를 대량 생산하게 한다. 또한, 전술한 실시형태는, 기밀한 밀봉 효과를 안정적으로 달성할 수 있는 어셈블리 조건 및 수지 재료의 특질과 형상을 제공한다.
본 발명이 상기 실시형태로 제한되지 않으며, 본 발명의 범위 및 정신으로부터 벗어남 없이 변형 및 변경될 수도 있다는 것이 명백하다.
도 1 은 본 발명의 실시형태에 따른 전자 디바이스의 단면도.
도 2a 내지 도 2c 는, 본 발명의 실시형태에 따른 전자 디바이스의 제조 방법을 순차적으로 나타내는 단면도.
도 3a 및 도 3b 는, 실시형태에 따른 전자 디바이스의 제조 방법을 순차적으로 나타내는 단면도.
도 4 는 복수의 전자 컴포넌트가 탑재되는 집합 기판을 나타내는 평면도.
도 5 는 수지 막의 점성 계수 및 흐름 길이의 바람직한 범위를 나타내는 그래프.
도 6 은 종래의 전자 디바이스의 단면도.
도 7 은 또 다른 종래의 전자 디바이스의 단면도.
*도면의 주요부분에 대한 부호의 설명*
10: 전자 디바이스 11: 탑재 기판
12: 접속 전극 13: 전자 컴포넌트
15: 수지 막 16: 공간
17: 외부 코팅 수지 31: 홀

Claims (9)

  1. 기판;
    상기 기판상에 탑재된 전자 컴포넌트; 및
    상기 전자 컴포넌트를 커버하기 위해 전체의 상기 기판상에 제공되는 수지 막을 포함하며,
    상기 수지 막은, 50℃ 의 온도에서 100kPa·s 이상 및 1000kPa·s 이하의 점성 계수 및 50℃ 의 온도에서 100㎛ 이상 및 1500㎛ 이하의 흐름 길이를 갖는, 전자 디바이스.
  2. 제 1 항에 있어서,
    복수의 상기 전자 컴포넌트는 상기 기판상에 탑재되고,
    상기 수지 막은, 상기 복수의 상기 전자 컴포넌트를 일괄적으로 커버하는, 전자 디바이스.
  3. 제 1 항에 있어서,
    상기 수지 막의 상부면은, 상기 전자 컴포넌트에 대응하는 위치에 돌출부를 포함하는, 전자 디바이스.
  4. 제 1 항에 있어서,
    상기 수지 막 상에 제공되는 수지층을 더 포함하는, 전자 디바이스.
  5. 제 4 항에 있어서,
    상기 수지층의 상부면은 평탄한, 전자 디바이스.
  6. 기판상에 전자 컴포넌트를 탑재하는 단계;
    상기 전자 컴포넌트를 커버하기 위해 전체의 상기 기판상에 수지 막을 제공하는 단계를 포함하며,
    상기 수지 막을 제공하는 단계는, 50℃ 의 온도에서 100kPa·s 이상 및 1000kPa·s 이하의 점성 계수, 및 50℃ 의 온도에서 100㎛ 이상 및 1500㎛ 이하의 흐름 길이를 갖는 수지 막을 사용하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  7. 제 6 항에 있어서,
    상기 전자 컴포넌트를 탑재하는 단계는, 상기 기판상에 복수의 상기 전자 컴포넌트를 탑재하는 단계를 포함하고,
    상기 수지 막을 제공하는 단계는, 상기 복수의 상기 전자 컴포넌트를 일괄적으로 커버하기 위해 상기 수지 막을 제공하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  8. 제 7 항에 있어서,
    상기 수지 막을 제공하는 단계 이후에, 상기 복수의 상기 전자 컴포넌트를 서로 분리하기 위해 상기 기판을 절삭하는 단계를 더 포함하는, 전자 디바이스의 제조 방법.
  9. 제 6 항에 있어서,
    상기 수지 막 상에 수지층을 형성하는 단계를 더 포함하는, 전자 디바이스의 제조 방법.
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