KR100908512B1 - 쓰기 금지 선택을 구비한 자기 메모리 및 그 자기메모리의 쓰기 방법 - Google Patents

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Abstract

본 발명은 쓰기 금지 선택이 있는 자기 메모리 및 그 자기 메모리의 쓰기 방법에 관한 것이다. 본 발명의 각각의 메모리 요소는 고정 자화를 가지고 있으며 잠금 자기층(71)으로 알려진 자기층과, 반전 가능한 자화를 가지고 있으며 자유 자기층(73)으로 알려진 자기층과, 상기 두층에 접속되어 있으며 상기 잠금 자기층(71)과 자유 자기층(73) 사이에 놓여있는 절연층(72)를 포함하고 있는 자기 터널 접합(70)으로 이루어져 있다. 상기 자유 자기층(73)은 희토류와 전이금속에 기반한 비결정질 또는 나노결정 합금으로 형성되어 있으며, 자기 정렬이 페리자성체 타입이다. 본 발명에 따른 선택된 동작 온도는 상기 합금의 보상 온도에 가깝다.
자기 메모리, MRAMs, 자유 자기층, 절연층, 비결정질, 나노결정 합금

Description

쓰기 금지 선택을 구비한 자기 메모리 및 그 자기 메모리의 쓰기 방법{Magnetic memory with write inhibit selection and the writing method for same}
본 발명은 자기 메모리들(magnetic memories)에 관한 것으로, 특히 전자 시스템으로부터 및 전자시스템으로 데이터를 저장 및 읽기가 가능하도록 하는 비휘발성 랜덤 엑세스 자기 메모리들(non-volatile random access memories)에 관한 것이다. 더욱 상세하게는 본 발명은 자기 터널 접합(magnetic tunnel junction)으로 형성된 소위 M-RAMs라고 불리는 자기 랜덤 엑세스 메모리들에 관한 것이다.
커패시터의 충전 상태에 기반한 메모리들(DRAM, SRAM, FLASH)은 기본 구성의 트랜지스터들의 크기가 작아짐에 따라 이온화 방사선(일예로 우주선(cosmic rays)과 같은)에 더더욱 민감하게 된다. 더욱이 강유전체 기반(ferro-electroic based) 메모리들(FRAM)은 심각한 노화 문제들을 보여준다. 자기-전자 분야에서의 최근의 발달은 자기접합의 자기 저항에 근거한 새로운 유형의 메모리를 설계가능하게 하였다. 다시 말해서, 메모리들의 작동 원리가 더이상 전하의 저장에 의존하지 않으며, 그것을 형성하는 요소들의 상대적인 자화 방향에 의존한다. 그러한 자기 랜덤 엑세스 메모리들(MRAM)은 메모리들의 고속성(쓰기 또는 읽기 시간이 거의 나노세컨드인), 메모리들의 비휘발성, 메모리들의 읽기와 쓰기 피로가 없음, 이온화 방사선에 대한 둔감도 등에서 많은 이점이 있다. 자기 랜덤 엑세스 메모리들은 처음에는 플래쉬 메모리들을 대체하고, 장기적으로는 DRAMs 및 SRAMs들을 대체하여 일반적인 메모리가 될 것이다.
처음의 자기 메모리들에 있어서, 메모리 포인트는 소위 큰 자기저항 요소에 의해 형성되며, 자기 금속층과 비자기 금속층의 여러번의 교번 적층에 의해 형성된다. 이러한 타입의 구조에 대하여 US-A-4949039와 US-A-5159513의 명세서에 기본 구조가 상세하게 설명되어 있으며, US-A-5343422의 명세서에 그러한 기본 구조로부터 형성된 RAM에 대해 상세하게 설명되어 있다. 이러한 메모리 타입은 그 구조로 인해 간단한 기술로 비휘발성 메모리를 형성하는 것을 가능하게 하지만, 용량에 있어서 한계가 있다. 실제로, 각각의 라인을 따라 메모리 소자들이 직렬로 연결된다는 사실은 집적 가능성을 제한하는데, 왜냐하면 구성요소의 숫자가 증가할 수록 더욱더 신호는 작아지기 때문이다.
각각의 메모리 포인트를 위해 사용할 수 있는 가장 신뢰할 만한 구조는 얇은 절연층으로 분리되며 다른 보자력을 갖는 두개의 자성층으로 아주 간단하게 형성된 자기 터널 접합이다. 그러한 구조의 설명은 공표된 Physic Letters의 54A권(1975)의 225페이지에 있으며, 더욱 최근에 공표된 Journal of Magnetism and Magnetic Materials의 139권(1995), L139페이지에 있으며, Physical Review Letters의 74권(1995) 3273페이지에 있다. MRAM의 제조를 위하여 이러한 구조의 사용은 US-A-5640343에 최초로 설명되어 있다.
현재, 가장 신뢰할만한 구조는 US-A-6021065와 공표된 Joural of Applied Physics의 81권(1997)의 3758페이지에 설명되어 있으며, 가장 바람직한 구조의 원리는 도 1이 개략적으로 보여준다. 도 1에서 볼 수 있듯이 각각의 요소 또는 메모리 포인트(10)는 CMOS 트랜지스터(12)와 MTJ 접합(11)의 결합에 의해 형성된다. 상기 접합(11)은 적어도 자유 자기층으로 불리는 하나의 자기층(20), 얇은 절연층(21), 잠금층으로 불리는 하나의 자기층(22)을 구비하고 있다. 바람직하게, 비제한적이기는 하지만, 두개의 자기층은 3d 금속(Fe, Co, Ni)과 그들의 합금을 기반으로 하여 형성되며, 절연층은 알루미나(Al2O3)에 의해 형성된다. 바람직하게, 자기층(22)은 잠금층(22)의 기능을 가지고 있는 반강자성층(23)과 커플링되어 있으며, 이에 따라 그것의 자화는 쓰기시에 스위칭 되지 않는다. 좀더 바람직하게, 층(22)은 US-A-5583725에 일예로 묘사된 바와 같이 소위 합성 반강자성층을 형성하기 위하여 그자체 여러층으로 형성될 수 있다. 이들 모든 변형 뿐만 아니라 그 외의 다른 변형이 이 분야의 종래 기술에서 잘 알려져 있다.
그 구조는 세개의 라인 레벨을 더 포함하고 있다. 서로 대응하여 90°각도로 배열되어 있는 두개의 라인 레벨(14)(워드 라인)과 (15)(비트 라인)은 쓰기 과정에서 층(20)의 자화를 스위칭할 수 있는 자기장을 생성할 수 있는 전기 펄스를 전송할 수 있다. 그 자기장 펄스는 10mA와 비슷한 강도를 갖는 짧은 전류 펄스(일반적으로 2 내지 5 나노세컨드를 갖는)를 라인(14)와 (15)를 따라 전송할 때 생성된다. 이러한 펄스의 강도와 이러한 펄스의 동기는 이러한 두개의 라인이 교차하는 지점에 놓여 있는 메모리 포인트의 자화만이 스위칭될 수 있도록 조절된다. 추가적인 라인 레벨(16)(제어 라인)은 개별적으로 각각의 메모리 요소의 어드레스를 지정할 수 있도록 트랜지스터(12)의 채널의 오픈과 클로우즈를 제어할 수 있도록 한다. 트랜지스터(12)는 스위치로서 사용된다.
쓰기 모드에서, 선택된 트랜지스터(12)는 폐쇄 또는 오프 모드에 있으며, 그것을 통하여 전류가 흐르지 않는다. 전류 펄스 I는 선택된 메모리 포인트(10)에 대응하는 두개의 라인(14)와 (15)로 보내진다. 두 라인의 결합된 기여에 의해 메모리 포인트의 층(20)의 자화가 충분히 스위칭 되는 상기 두 라인(14)와 (15)의 교차점을 제외하고는 전류 펄스 I의 진폭은 라인(14)와 (15)에 위치한 메모리 포인트를 스위칭하기에 충분하지 않다.
읽기 모드에서, 트랜지스터(12)는 양의 전류 펄스를 제어 라인(16)에 흘려보냄으로써 포화 또는 온 모드에 있게 되며, 트랜지스터(12)를 통한 전류 흐름은 최대가 된다. 측정 전류가 라인(14)으로 보내지면 메모리 포인트의 트랜지스터(12)가 온 위치에 있을 때 메모리 포인트를 가로지를 수 있다. 이 전류를 가지고, 선택된 메모리 포인트(10)의 접합 저항의 측정을 수행할 수 있다. 여기에서 설명하지 않은 참조 메모리 포인트와 비교하여 메모리 포인트(10)의 대응되는 상태(1 또는 0)가 결정된다.
이러한 메모리 포인트들에 대한 쓰기 공정을 설명함에 따라 그러한 구조의 한계는 명확하게 이해될 수 있다.
쓰기가 외부 자기장에 의해 발생됨에 따라, 각각의 메모리 포인트의 개개의 스위칭 자장(switching field) 값이 필요로 한다. 모든 메모리 포인트에 대한 스위칭 자장의 분포 함수가 넓을 경우(실제, 구조적 한계 때문에 균일하지 않다), 단독의 라인 또는 컬럼에 의해 생성된 자기장보다 작은 분포의 낮은 부분에 위치한 스위칭 자장을 갖고, 대응하는 라인 및/또는 컬럼에 위치한 소정 메모리 포인트가 우연히 스위칭해 버릴 우려가 있기 때문에, 선택된 메모리 포인트의 자기장은 분포 내의 최대의 스위칭 자장보다 더 크게하지 않으면 안된다. 반대로, 단독의 라인 또는 컬럼에 의해 쓰여지는 메모리 포인트가 없는 것을 보장하려고 할 경우, 이들의 메모리 포인트에 대해 분포 내의 낮은 부분에 대응하는 자기장을 절대로 초과하지 않도록 쓰기 전류를 제한하지 않으면 안되고, 스위칭 자장이 분포 내의 높은 부분에 있으면, 상기 라인 및 컬럼의 교점의 선택된 메모리 포인트로의 쓰기가 행해지지 않을 우려가 있다. 다시 말해서, 전류 전도 라인과 컬럼에 의해 자기장이 선택되는 이러한 구조는 쉽게 어드레스 할당 에러를 발생시킨다. 살펴본바와 같이 메모리 포인트들의 크기가 작을 때에 메모리 포인트의 스위칭 자장의 분포 함수는 충분히 넓게 되는데, 이는 메모리 포인트들의 결합구조(형상, 불균일, 결함)가 자화 스위칭을 지배하며, 이러한 영향은 미래의 제품군에서 더욱더 나빠질 수 있기 때문이다.
더욱이, 이러한 쓰기 모드는 단지 단일 메모리 포인트에 어드레스 할당 에러의 위험을 최소화하기 위하여 즉시 쓰기가 가능하도록 한다.
본 발명의 목적은 이러한 한계를 극복하도록 특별히 이루어져 있다.
본 발명은 목적은 MTJ 타입의 자기 메모리에 있어서 쓰여지지 않아야 하는 메모리 포인트의 쓰기 금지를 통하여 어드레스 할당 에러를 최소화하는 것이다. 이러한 목적을 달성하기 위하여, 도 1과 관련하여 언급된 타입에서 3d 금속(Fe, Co, Ni)과 그 합금에 기반한 통상적인 강자성체층(20, 22)을 페리자성체 비결정질 합금(FAA)으로 대체한다.
본 발명에 따른 자기 터널 접합에 의해 형성된 각각의 메모리 포인트를 가지는 자기 메모리는 고정된 자화를 가지고 있는 이른바 잠금 자기층, 변화될 수 있는 자화를 가지고 있는 이른바 자유 자기층, 자유 자기층과 잠금 자기층 사이에 위치하여 이 두층과 접촉되어 있는 절연층을 포함한다.
본 발명에 따르면 상기 자유 자기층은 희토류와 전이 금속, 비결정질 또는 나노결정 합금으로 구성되어 있으며, 상기 합금의 자기 준위는 페리자성체 타입이 되며, 상기 메모리의 동작 온도는 상기 합금의 보정 온도에 가까워지도록 선택된다.
상기 보상 온도는 FAA를 형성하는 희토류 원소 부격자와 전이 금속 부격자의 개별적인 자화가 완전히 보상되도록 하는 온도로 정의되는데, 즉, 그들은 동일한 진폭과 반대 신호를 가지고 있어 그 결과 거시적인 자화가 0이 된다.
각각의 메모리 포인트는 전류 전도 라인의 격자의 교차점에 위치하고, 커넥터들을 가로지르며, 통과하는 트랜지스터의 베이스에 연결되어 있으며, 상기 가로지르는 커넥터의 상부 부분에 접속되어 있다.
본 발명에 따른 제1 형상에 있어서, 쓰기는 쓰여져야 하는 메모리 포인트에 쓰기를 위한 자기장을 생성하기 위하여 동시에 전기 전류 펄스를 상기 가로지르는 커넥터에 전송하고, 가열 전류를 상기 트랜지스터를 경유하도록 함으로 수행된다.
본 발명의 다른 실시예에 따르면, 쓰기가 요구되는 상기 메모리 포인트에 대응하는 교차하는 도체로 전류 펄스를 전송하여 수행되며, 대응하는 트랜지스터를 경유하는 쓰기가 피해지기를 원하는 메모리 포인트들(금지된 메모리 포인트들)을 가열함으로 수행되며, 상기 가열 전류는 상기 메모리 포인트의 온도가 자유 자기층의 페리자성체 합금 구조의 보상 온도보다 커지도록 선택되며, 쓰기 금지된 상기 메모리 포인트는 이미 쓰여진 메모리 포인트의 자유 자기층의 자화 방향과 같은 방향을 향하도록 자유 자기층이 자화되도록 한다.
본 발명의 언급한 목적들, 특징들, 이익들은 도면과 관련하여 설명되는 상세한 실시예에 비한정적으로 상세하게 설명된다.
도 1은 종래 기술에 따른 MTJ에 의해 형성된 메모리 포인트를 가지는 마그네틱 메모리의 구조를 간략하게 보여준다.
도 2a는 본 발명의 일실시예에 따른 FAA의 자화를 간략하게 보여준다.
도 2b는 온도에 따른 FAA의 자화 변화를 보여주는 곡선이다.
도 3은 본 발명의 일실시예에 따른 자기 메모리를 간략하게 보여준다.
도 4는 본 발명에 따른 온도에 의한 메모리의 MTJ의 자유 FAA 층의 자기 스위칭 자장의 변화 곡선을 보여준다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 마그네틱 메모리의 운용 모드를 보여주는 도면이다.
도 6a 내지 도 6c는 도 5d에 묘사된 것에 대응하는 메모리 포인트의 금지 운용 모드를 보여주는 도면이다.
이하 간략하게 기술한 바와 같이, 본 발명에 따른 메모리의 동작은 메모리를 형성하는 메모리 포인트의 MTJ의 자유 FAA층의 가열 단계의 실시에 따른다. 이러한 온도 상승의 기준은 소위 보상 온도이다. 이러한 현상은 이하 첫번째로 빠르게 상세히 설명된다.
도 2a를 참조하면, FAA 층(55)의 거시적인 자화(50)는 희토류 원소 부격자에 의한 성분(51)과 전이 금속 원소 부격자에 의한 성분(52)의 두개의 성분으로 분해된다. 개략적으로 거시적인 자화(50)는 두개의 부격자(51)와 (52)의 벡터합에 의해 얻어진다.
더욱이, 희토류 격자의 자화(51)와 전이 금속 부격자의 자화(52)는 강하게 결합될 수 있으며, 공동으로 행동하여 거시적인 자화(50)를 스위칭하거나 부격자(51)와 (52)중 하나를 선택적으로 여기하여 재정렬한다.
더욱이, 희토류 및 전이 금속의 화학적 성질과 조성비가 적절하게 선택되면, 자기 형태는 페리자성체 즉 희토류 원소 부격자의 자화(51)는 하나의 방향을 가르키고, 전이 금속 부격자의 자화(52)는 다른 방향을 가르키게 된다. 도 2a에 도시된 바와 같이 두 부격자의 자화(51)(52) 절대값이 같지 않으면 FAA의 거시적인 자기 모멘트(50)는 0이 되지 않는다.
더욱이, 도 2b에 도시된 바와 같이, 희토류 부격자의 자화(51)의 온도변화와 전이 금속 부격자의 자화(52)의 온도변화는 서로 상이하며, 온도 변화는 거시적인 자화에 미치는 두 부격자 성분의 상대적인 중요성에 영향을 준다. 일반적으로, 희토류 부격자의 자화(51)은 전이 금속 부격자의 자화(52)보다 더 빨리 감소한다. 두 부격자의 자화(51)과 (52)가 반대로 평형을 이루도록 희토류 및 전이 금속의 화학적인 성질과 조성비가 적절하게 선택되면, 소위 보상 온도(53)라고 부르는 온도가 존재하며, 그 온도에서 두개의 자화는 완전히 보상되는 즉 두개의 부격자 자화가 진폭이 같고 방향이 서로 반대가 되어 거시적인 자화가 0이 되는 온도가 존재한다. 보상 온도 아래에서 희토류 부격자(51)가 주도적이며 거시적인 자화(50)의 방향을 지배한다. 보상 온도 이상에서는, 전이 금속 부격자(52)가 거시적인 자화(50)의 방향을 지배하며 결정한다.
더욱이, 보상 온도(53)에서, 항자성 자장(coercitive field)은 발산하며 무한대가 된다(도 4를 참조). 보상 온도의 양쪽 사이드에서 항자성 자장은 온도가 보상 온도(53)에 가까워지는 것보다 훨씬 빠르게 감소한다.
더욱이, 전이 금속 부격자의 자화(52)에 기여하는 전자는 주로 전도 전자(3d 전자) 즉, 전기 전류 전송에 참여하는 전자이다. 그러나, 희토류 부격자의 자화(51)를 담당하는 전자는 다른 전자 시스템으로 강하게 차폐되며 분권화된 코어 레벨 전자(4f 전자)이다.
최종적으로, 이러한 FAAs의 본질적인 성질(거시적인 자화, 자기적 비등방성, 항자성 자장)은 관련된 요소의 화학적 성질과 그들 상대 농도에 의해 쉽게 제어된다. 적은 양의 대체 물질, 일반적인 전이 금속, 용해하기 어려운 금속, 또는 희토류, 예를 들면 제한적이지는 않지만 Ta, Mo, Nb, Zr, Pt, Dy, Sm 등이 사용될 수 있다.
본 발명에서 고려하고 있는 FAAs중 하나가 선택될 수 있지만 제한하지 않으며, 페리자성체 정렬, 작은 자기결정 이방성과 관련이 있으며, 조성이 적절하게 선택될 경우, 보상 온도가 메모리 동작 온도에 가까워지는 가돌리늄(Gd) 및 코발트(Co)로 이루어진, 예를 들면 Gd25Co75와 같은 비결정질의 합금이 우선적으로 찾아질 수 있다.
도 3에 볼 수 있는 바와 같이, 본 발명에 따른 자기 메모리의 메모리 포인트는 잠금 자화를 가지고 있는 자기층(71)과 알루미늄으로 만들어진 절연층(72), FAA 합금층(73)으로 이루어진 FAA 타입의 MTJ로 형성되어 있으며, MTJ의 자화는 메모리 포인트(70)의 쓰기가 가능하도록 스위치를 할 수 있다. 두개의 전류 전도 라인 (74) 및 (75)는 메모리 포인트의 레벨을 가로지른다. 상부 전류 전도 라인(74)은 MTJ와 접속되어 있다. 하부 전류 전도 라인(75)은 상기 MTJ로부터 전기적으로 절연되어 있다. 제어 트랜지스터(76) 및 그 제어 라인(77)은 메모리 포인트(70)의 아래에 접촉되어 있다. 층(71)과 (73)의 화학적 성질을 제외하고 종래 기술의 상태와 같다.
바람직하게, 강한 항자성 층, 예를 들면 Co 기반 합금, 또는 반강자성층, 예를 들면 PtMn 정렬 합금은, 그것의 자화를 방지하기 위하여 층(71) 상에 위치하고 있다.
바람직하게는, 자기층(71)은 층(73)과 동일하거나 다른 FAA 합금에의해 형성되며, 스위칭 자장은 크며, 예를 들면 사마륨과 코발트 기반 합금, 또는 테르븀과 코발트 기반의 비결정질 합금이다.
본 발명에 따른 메모리 포인트는 도 4와 관련하여 기술한 이하의 방법에 따라 동작한다.
메모리의 동작 온도(56)는 층(73)의 보상 온도에 가깝게 선택되며, 보상 온도(53)에서 발산하기 때문에 현저한 메모리 포인트 스위칭 자장을 보장한다. 바람직하게, 층(73)의 보상 온도는 메모리의 동작 온도보다 약간 작다.
쓰기에 있어서, 라인(77)에 있는 펄스에 의해 선택된 메모리 포인트(70)에 대응하는 제어 트랜지스터(76)는 턴오프된다. 메모리 포인트를 흘러가는 전류는 상기 메모리 포인트를 보상 온도(53)보다 큰 온도(57)로 가열하기에 충분하도록 선택되며, 가열은 층(73)에 사용되는 FAA 합금의 높은 저항에 의해 쉽게 달성된다. 메모리 포인트(70)를 가열하는 것은 층(73)의 스위칭 자장의 급작스런 하락과 관련이 있는데, 그 이유는 상기 스위칭 자장이 보상 온도 근처에서 매우 빨리 변하기 때문이다. 층(73)의 자화를 스위칭할 수 있는 신호를 가진 전류 펄스는 여기 전류 전도 라인(74) 및 (75)로 전송된다. 일단 전류 전도 라인(74) 및 (75)의 전류 펄스에 의해 층(73)의 자화가 스위칭되면, 라인(77)의 가열 전류는 컷오프되며, 메모리 포인트(70)의 온도는 보상 온도(53)보다 작아지며, 전류 전도 라인(74) 및 (75)의 전류 펄스는 억제된다. 메모리 포인트는 쓰여진다.
읽기에 있어서, 공정은 종래 기술에서 설명한 것과 같으며, 즉 라인(77)의 작은 진폭의 전류에 의한 메모리 포인트의 저항을 읽고, 그것을 도 3에 도시되지 않은 참조 셀의 저항과 비교한다.
이 구조의 이점은 보상 온도(53)에 가까운 온도에서 스위칭 자장이 매우 크게 변화하는 것을 고려하면 이해될 수 있다. 따라서, 선택된 메모리 포인트의 스위칭 자장을 네트워크의 다른 메모리 포인트의 스위칭 자장보다 작은 값을 갖도록 낮추는 것도 가능하다. 특히, 모든 메모리 포인트의 스위칭 자장의 분포의 하한치 보다도 작은 선택된 메모리 포인트의 스위칭 자장이 얻어진다. 따라서, 전류 펄스 진폭은 이 메모리 포인트의 자화를 역전시키기에는 충분하지만, 모든 네트워크 메모리 포인트의 상기 스위칭 자장의 분포에서 그 스위칭 자장의 값이 무엇이든지간에, 온도가 동작 온도에 가깝게 유지되는 비선택된 메모리 포인트의 자화를 역전시키기에는 충분하지 않다. 결국, 선택적인 쓰기가 크게 강화되며, 상기 종래 기술에서 살펴본 어드레스 할당 에러를 제거할 수 있다.
메모리 포인트의 선택을 위한 가열은 종래 기술에 따라 3d 금속 합금에 기반한 MTJs에 사용가능하지만 그러한 합금에서는 온도와 관련하여 스위칭 자장이 매우 느리게 변화하기 때문에 더 높은 온도로 가열할 필요가 있으며, 그 결과 소비 전력이 증가하고 읽은 시간이 많아진다.
바람직하게, 가열 전류는 도 3에 도시되지 않은 외부 가열 요소에 의해 얻어진다.
바람직하게, 이러한 어드레스 할당 기법은 다수의 메모리 포인트의 동시 가열을 선택함으로 다수의 메모리 포인트에 동시에 쓰기가 가능하도록 한다. 이러한 접근은 메모리의 쓰기 속도를 증가시킬 수 있다.
본 발명의 개선된 변경에 의하면, 앞서 설명한 실시예에서 선택된 포인트에 사용된 것과 같은 가열에 의해, 쓰기를 원하지 않는 메모리 포인트의 쓰기를 금지함으로써 어드레스 할당시의 선택이 이루어진다. 이 경우에, 도 5a에 도시된 바와 같이 메모리가 아이들(idle) 상태에 있을 때 동작 온도에서 희토류 원소 부격자의 자기모멘트(81)가 전이 금속 원소 부격자의 자기모멘트(82)보다 크도록 층(73)의 조성과 화학적 성질을 선택한다. 따라서, 층(73)의 거시적인 자화(80)는 부격자의 자화(81) 방향과 같은 방향을 향한다. 더욱이 메모리가 아이들 상태에 있을 때 동작 온도는 층(73)의 보상 온도(53)보다 작은 값으로 선택된다. 뒤따르는 설명에 따라 쓰기 동작이 행해진다.
쓰기를 원하는 메모리 포인트에 대응하는 상기 전류 전도 라인의 교차점에서 생성된 자기장(88)이 도 5b에 역전이 생기는 층(73)만이 나타나 있는 쓰기를 원하는 메모리 포인트(90)의 아이들 상태에서의 자화와 반대되는 부호를 갖는 것과 같은 진폭을 갖는 전류는 전류 전도 라인(74) 및 (75)를 통해 전송된다. 네트워크의 메모리 포인트의 스위칭 자장 분포가 어떠하든지간에 생성된 쓰기 자기장(88)의 진폭이 선택된 메모리 포인트(90)의 스위칭 자장보다 크면 결함없는 쓰기를 보장한다.
동시에, 쓰기 금지가 요구되는 다른 메모리 포인트는 이하의 과정에 따라 쓰기가 금지된다. 만약 도 5c에 도시된 층(73)만이 쓰기 금지되는 메모리 포인트중에 하나인 메모리 포인트(91)가 쓰기를 원하는 메모리 포인트(90)의 자화와 반대 방향의 거시 자화(80)를 가지면, 자기장(88)은 상기 메모리 포인트(91)의 자화(80)와 동일한 방향을 가져야할 필요가 있으며, 그것은 안정화 자장이 된다. 따라서, 적용된 자기장(88)의 진폭이 어떠하든지간에 메모리 포인트(90)의 상태는 영향을 받지 않는다.
또한, 도 5d에 도시된 층(73)만이 쓰기 금지되는 메모리 포인트중에 하나인 메모리 포인트(92)가 쓰기를 원하는 메모리 포인트(90)와 같은 방향의 거시적인 자화(80)를 가지면, 자기장(88)은 아이들 상태의 자화(80)와 반대이며, 따라서 오류 쓰기의 위험이 있다. 따라서, 이하의 과정에 의해 메모리 포인트(92)에 쓰기가 금지된다. 메모리 포인트(92)의 층(73)만이 도시된 도 6a로부터 알 수 있는 바와 같이, 전류 펄스를 전류 전도 라인(74) 및 (75)에 보내기 전에, 대응하는 라인(77)으로 전류 펄스를 보내 메모리 포인트(92)에 대응하는 트랜지스터(76)의 턴 오프를 제어함으로써 보상 온도(83) 이하의 메모리 포인트(92)의 아이들 온도(83)에서 시작하여, 대응하는 층(73)의 보상 온도(83)보다 높은 온도(101)로 가열한다. FAA 합금의 특별한 성질로 인해, 희토류 원소 부격자의 자화(81)와 전이 금속 원소 부격자의 자화(82)의 상대적인 기여가 반대가 되기 때문에, 보상 온도(83)를 초과하면 메모리 포인트(92)의 거시적 자화(80)의 스위칭을 야기한다. 이러한 가열 공정을 통해, 쓰기 금지된 메모리 포인트(92)의 거시적 자화(80)는 가열되기 전의 거시적 자화와 반대 방향을 가지며, 전류 전도 라인(74) 및 (75)에 의해 발생하는 쓰기 자기장(88)은 안정화 자장이 된다. 메모리 포인트의 자화는 스위칭 되지 않는다. 선택된 메모리 포인트(90)에 쓰기가 완료되었을 때, 쓰기 자기장(88)은 전류 전도 라인(74) 및 (75)의 전류를 컷오프 함으로 먼저 정지되며, 이후에 쓰기 금지되는 메모리의 가열도 컷오프된다. 층(73)만이 도시된 도 6c로부터 알 수 있는 바와 같이, 대응하는 층(73)은 보상 온도(83) 이하로 냉각되며 보상 온도(83)보다 낮은 온도(102)에서의 처음 자화 상태로 돌아간다. 따라서, 이러한 공정을 통하여 비록 쓰기 자기장(88)의 진폭과 방향이 쓰기 자기장에 대응될 지라도 메모리 포인트(92)의 쓰기는 금지된다.
이러한 쓰기 금지 기술의 이점은, 평균적인 스위칭 자장보다 쓰기 자기장이 더크게 되는 선택된 메모리 포인트를 제외하고, 모든 메모리 포인트가 아이들 상태에 있는 한 쓰기 자기장이 모든 메모리 포인트에서 안정화 자장이 되기 때문에 어떠한 잠재적인 어드레스 할당 오류도 제거된다. 따라서, 어드레스 할당 에러는 불가능하다.
바람직하게, 이러한 쓰기 금지에 의한 어드레스 할당 기술은 다른 메모리 포인트의 쓰기 금지를 통하여 선택이 수행되기 때문에 동시에 여러개의 메모리 포인트에 쓰기를 수행할 수 있다. 바람직하게, 쓰기 과정은 두개의 단계로 축소될 수 있다. 그 과정은 모든 대응하는 전류 전도 라인을 포화시키고 반대 방향의 메모리 포인트들을 쓰기 금지시킴으로써 지정된 방향의 모든 메모리 포인트에 대한 동시 쓰기 과정과, 쓰기를 반대로 하고(쓰기 전류 부호 뿐만 아니라), 선택적으로 가열함으로써 다른 방향의 모든 메모리 포인트에 대한 동시 쓰기 과정을 포함하여 이루어진다. 일반적인 메모리 쓰기 속도는 이러한 접근방식에 의해 최대화 된다.
바람직하게, 도 3에 도시되어 있지 않지만 가열 전류는 외부의 가열 요소에 의해 얻어진다.
바람직하게, 쓰기 자기장(88)의 진폭이 쓰여질 메모리 포인트를 선택하는 기준이 될 수 없고, 교차에 의해만 쓰여질 메모리 포인트를 선택하기 위해 두개의 교차하는 전류 전도 라인이 사용될 필요가 더이상 없기 때문에, 메모리 구조는 단일의 여기 전류 전도 라인을 사용한다. 이 경우, 단일의(상부의) 자장 여기 전류 전도 라인(74)과 하부의 가열 트랜지스터 제어 라인(77)으로 형성되며, 이러한 구조는 하부의 전류 전도 라인(75)의 활성을 가능하게 하기 위해 트랜지스터 제어 라인(77)은 더이상 메모리 포인트(70)에 대한 오프셋이 필요하기 않기 때문에 하부의 여기 전류 전도 라인(75)을 억제하여 기본 구성의 셀 치수를 최소화할 수 있게 해준다. 그것에 의해 집적 가능성은 증가하고 제조 공정은 단순화 된다.

Claims (18)

  1. 고정 자화를 가지고 있는 잠금 자기층(71); 반전될 수 있는 자화를 가지고 있는 자유 자기층(73); 상기 자유 자기층(73)과 상기 잠금 자기층(71) 사이에 위치하며, 상기 두층의 각각의 면과 접해있는 절연층(72)을 포함하는 각각의 메모리 포인트가 자기 터널 접합(70)으로 이루어진 자기 메모리에 있어서,
    상기 자유 자기층(73)은 희토류와 전이금속에 기반한 비결정질 또는 나노결정 합금이며, 상기 자유 자기층(73)의 합금의 자기 정렬이 페리자성체 타입이고, 상기 메모리의 동작 온도가 상기 합금의 보상 온도에 의해 선택되는 것을 특징으로 하는 각각의 메모리 포인트가 자기 터널 접합으로 이루어진 자기 메모리.
  2. 제 1 항에 있어서, 상기 자유 자기층(73)은 가돌리늄과 코발트의 합금으로 형성되어 있는 것을 특징으로 하는 자기 메모리.
  3. 제 1 항에 있어서, 상기 자유 자기층(73)은 하나 또는 여러개의 치환 원소들을 포함하고 있는 것을 특징으로 하는 자기 메모리.
  4. 제 3 항에 있어서,
    상기 치환 원소들은 Zr, Ta, Mo, Nb, Dy, Sm, Pt를 포함하는 그룹에서 선택된 것을 특징으로 하는 자기 메모리.
  5. 제 1 항에 있어서,
    상기 잠금 자기층(71)은 상기 자유 자기층(73)을 구성하는 희토류 또는 전이원소와 같거나 다른 희토류 또는 전이원소에 기반한 비결정질 합금으로 형성되며, 상기 잠금 자기층(71)의 합금의 자기 정렬이 페리자성체 타입인 것을 특징으로 하는 자기 메모리.
  6. 제 5 항에 있어서,
    상기 잠금 자기층(71)은 테르븀과 코발트에 기반한 비결정질 합금으로 형성된 것을 특징으로 하는 자기 메모리.
  7. 삭제
  8. 제 5 항에 있어서,
    상기 잠금 자기층(71)은 사마리윰과 코발트 합금으로 형성된 것을 특징으로 하는 자기 메모리.
  9. 제 1 항에 있어서,
    각각의 메모리 포인트는 전류 전도 라인(74) 및 (75)의 격자의 교차점에 위치하고, 하부의 전류 전도 라인(75)은 상기 메모리 포인트와 전기적으로 절연되고, 각각의 메모리 포인트는 통과 트랜지스터(76)의 베이스와 연결되어 있으며, 선택된 메모리 포인트에서의 쓰기는 상기 전류 전도 라인(74) 및 (75)로 전기 전류 펄스를 전송함과 동시에 상기 통과 트랜지스터(76)를 통해 가열 전류를 전송함으로써 수행되는 것을 특징으로 하는 자기 메모리.
  10. 제 1 항에 있어서,
    쓰기시에 상기 메모리 포인트의 온도는 상기 메모리 포인트를 형성하는 상기 자유 자기층(73)의 보상 온도(53)보다 큰 값을 갖도록 하는 것을 특징으로 하는 자기 메모리.
  11. 제 1 항 내지 제 6 항 및 제 8 항 내지 제 10 항 중 어느 한 항에 따른 랜덤 엑세스 자기 메모리.
  12. 각각의 메모리 포인트는 전류 전도 라인(74) 및 (75)의 격자의 교차점에 위치하고, 하부의 전류 전도 라인(75)은 상기 메모리 포인트와 전기적으로 절연되고, 각각의 메모리 포인트는 통과 트랜지스터(76)의 베이스와 연결되어 있으며, 고정 자화를 가지고 있는 잠금 자기층(71); 반전될 수 있는 자화를 가지고 있는 자유 자기층(73); 상기 자유 자기층(73)과 상기 잠금 자기층(71) 사이에 위치하며, 상기 두층의 각각의 면과 접해있는 절연층(72)을 포함하는 각각의 메모리 포인트가 자기 터널 접합(70)으로 이루어진 자기 메모리의 쓰기 방법에 있어서,
    자기 정렬이 페리자성체 타입이며, 상기 메모리 포인트의 동작 온도가 보상 온도에 의해 선택되는 희토류와 전이 금속에 기반한 비결정질 또는 나노결정 합금으로부터 자유 자기층(73)을 형성하는 과정;
    쓰기를 원하는 상기 메모리 포인트의 해당 전류 전도 라인(74) 및 (75)로 전기 전류 펄스를 전송함과 동시에 상기 관련된 통과 트랜지스터(76)를 통해 가열 전류를 전송하는 과정을 포함하여 이루어진 것을 특징으로 하는 자기 메모리의 쓰기 방법.
  13. 각각의 메모리 포인트는 전류 전도 라인(74) 및 (75)의 격자의 교차점에 위치하고, 하부의 전류 전도 라인(75)은 상기 메모리 포인트와 전기적으로 절연되고, 각각의 메모리 포인트는 통과 트랜지스터(76)의 베이스와 연결되어 있으며, 고정 자화를 가지고 있는 잠금 자기층(71); 반전될 수 있는 자화를 가지고 있는 자유 자기층(73); 상기 자유 자기층(73)과 상기 잠금 자기층(71) 사이에 위치하며, 상기 두층의 각각의 면과 접해있는 절연층(72)을 포함하는 각각의 메모리 포인트가 자기 터널 접합(70)으로 이루어진 자기 메모리의 쓰기 방법에 있어서,
    자기 정렬이 페리자성체 타입이며, 상기 메모리 포인트의 동작 온도가 보상 온도에 의해 선택되는 희토류와 전이 금속에 기반한 비결정질 또는 나노결정 합금으로부터 자유 자기층(73)을 형성하는 과정;
    쓰기를 원하는 상기 메모리 포인트의 레벨에서, 대응하는 전류 전도 라인(74) 및 (75)으로 전기 전류 펄스를 전송함과 동시에 상기 쓰기를 원하는 상기 메모리 포인트의 상기 자유 자기층(73)의 자화와 같은 방향의 자화를 나타내는 쓰기 금지를 원하는 상기 메모리 포인트의 레벨에서, 상기 금지를 원하는 메모리 포인트의 온도가 상기 메모리 포인트의 자유 자기층(73)을 형성하는 상기 페리자성체 합금의 보상 온도보다 커지도록 선택된 가열 전류를 쓰기 금지를 원하는 메모리 포인트에 접속된 대응하는 통과 트랜지스터(76)를 턴 오프함으로써 전송하는 과정을 포함하여 이루어진 것을 특징으로 하는 자기 메모리의 쓰기 방법.
  14. 제 13 항에 있어서,
    상기 전류 전도 라인(74) 및 (75)을 통해 전기 전류 펄스를 전송함으로써 쓰기가 수행되는 상기 메모리 포인트에 인가되는 자기장은 쓰기가 수행되는 상기 메모리 포인트의 자유 자기층(73)의 자화의 개개의 브릭-오버(brick-over) 자기장보다 큰 진폭을 갖는 것을 특징으로 하는 자기 메모리의 쓰기 방법.
  15. 제 12 항에 있어서,
    다수의 메모리 포인트가 동시에 쓰기가 수행되는 것을 특징으로 하는 자기 메모리의 쓰기 방법.
  16. 제 12 항에 있어서,
    두 메모리 상태(방향)중 어느 하나인 모든 메모리 포인트에 동시에 쓰기를 수행하는 것을 특징으로 하는 자기 메모리의 쓰기 방법.
  17. 제 15 항에 있어서,
    모든 메모리 포인트에 쓰기를 수행하는 과정은,
    상기 메모리 포인트들을 지정된 방향으로 쓰기를 수행하는 제 1 단계;
    상기 메모리들을 다른 방향으로 쓰기를 수행하는 제 2 단계를 포함하여 이루어진 것을 특징으로 하는 자기 메모리의 쓰기 방법.
  18. 제 12 항에 있어서,
    단일의 전류 전도 라인에 의해 전송되는 전기 전류 펄스에 의해 각각의 상기 메모리 포인트들에 쓰기가 수행되는 것을 특징으로 하는 자기 메모리의 쓰기 방법.
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