KR100906540B1 - 직접 시퀀스 확산 시스템 - Google Patents

Abstract

본 발명의 실시예에 따른 확산 시스템은 두 개의 데이터 신호를 확산한다. 시스템은 데이터 신호들 중 하나에 기초하는 필터링된 신호 및 두 데이터 신호에 모두 기초하는 출력 신호를 생성한다. 한 예에서, 확산 시스템은 두 데이터 신호의 개별 프로세싱을 포함하여, 실용적인 방식으로 두 데이터 신호의 QPSK 확산을 수행하는데 사용된다. 이러한 개별 제어는 필터링 및/또는 이득 제어를 포함할 수 있다.

Description

직접 시퀀스 확산 시스템{SYSTEM FOR DIRECT SEQUENCE SPREADING}

본 발명은 디지털 데이터 전송 시스템에 관한 것이다.

스펙트럼 확산 통신 기술은 잡음에 강하며 낮은 전송 전력 이용을 가능하게 하며 낮은 인터셉트 확률을 갖는다. 상기한 이유 때문에, 스펙트럼 확산 기술의 많은 초기 개발은 군사 연구자에 의해 수행되었다. 그러나 최근에, 이러한 기술의 장점은, 가장 주목할만하게는 개선된 디지털 셀룰러 전화 시스템에서의 소비자 애플리케이션에 대한 이용 또한 증가시키게 되었다.

대부분의 다른 통신 기술은 하나 이상의 데이터 신호로 캐리어 신호를 변조하는 반면에, 스펙트럼 확산 기술은 의사랜덤 잡음 또는 '의사잡음'(PN) 신호로 캐리어를 변조한다. 스펙트럼 확산 시스템의 주파수-홉핑(hopping) 변형에서, 특정 순간의 PN 신호 값은 전송 신호의 주파수를 결정하고, 이에 따라 신호의 스펙트럼이 확산된다. 직접 시퀀스 스펙트럼 확산(DSSS) 변형에서, PN 신호의 비트율('칩 레이트'로 지칭)은 캐리어가 두 신호에 의해 변조될 때 스펙트럼이 확산하도록 정보 신호의 비트율보다 더 높게 선택된다.

신호 채널을 통해 다수의 개별 신호를 지원하는 통신 시스템은 수신기에서 여러 신호를 구별 가능하게 하는 소정의 기술을 이용해야 한다. 시분할 다중 액세스(TDMA) 시스템에서, 개별 신호는 시간 공간에서 직교하도록(따라서 분리 가능한) 비오버랩핑 간격으로 전송된다. 주파수 분할 다중 액세스(FDMA) 시스템에서, 신호는 주파수 공간에서 직교하도록 대역제한되며 비오버랩핑 서브채널에서 전송된다. 코드 분할 다중 액세스(CDMA) 시스템에서, 신호는 코드 공간에서 직교하거나 거의 직교하도록, 그리고 수신기에서 그대로 서로 식별 가능한 동시에 동일한 채널을 통해 전송될 수 있도록 직교 또는 비 상관 코드 시퀀스에 의한 변조를 통해 확산된다. 예시적인 CDMA 시스템은 본 발명의 양수인에게 양수되고 1990년 2월 13일에 발행된 "위성 또는 지상 중계기를 이용하는 스펙트럼 확산 다중 액세스 통신 시스템"이란 명칭의 미국 특허 No. 4,901,307에 기술되어 있다.

CDMA DSSS 시스템에서, 각 개별 캐리어 신호는 데이터 신호 및 모든 다른 사용자에게 할당된 PN 신호와 적어도 거의 직교인 의사잡음(PN) 신호에 의해 변조되며, 따라서 다른 사용자의 신호들과 구별 가능하게 하면서 전송 신호의 스펙트럼을 확산시킨다. 캐리어에 대한 확산 및 변조 전에, 데이터 신호는 일반적으로 수신기 측에서 데이터 리던던시를 증가시키고 에러 정정을 허용하도록 설계된 여러 인코딩 및 인터리빙 동작을 경험한다. 데이터 신호는 또한 도청자에 대한 특별 보안을 제공하도록 암호화될 수 있다. 스펙트럼 확산 통신 시스템의 CDMA 신호 발생은 본 발명의 양수인에게 양수된 1997년 4월 7일 발행된 "CDMA 셀룰러 전화 시스템에서 신호 파형을 발생시키는 시스템 및 방법"이란 명칭의 미국 특허 No. 5,103,459에 개시된다.

입력 데이터 신호의 스펙트럼을 확산시키기 위해, 직접 시퀀스 스펙트럼 확산 시스템은 일반적으로 이진 PSK(BPSK) 또는 직교 PSK(QPSK)와 같은 위상 시프트 키잉(PSK)의 변형을 이용한다. BPSK 확산시에, 예를 들어 데이터 입력의 확산 시스템 출력으로의 매핑은 다음의 복소 관계로 정의된다.

out_I_n + j×(out_Q_n) = (in_n×pn_I_n) + j×(in_n×pn_Q_n)

∀n=1, 2, ... , N,

in_n은 입력 데이터 신호를 지시하며; pn_I_n 및 pn_Q_n은 I 및 Q 채널 각각에 대한 대응 의사잡음 시퀀스를 지시한다; out_I_n 및 out_Q_n은 대응하는 출력 I 및 Q 성분을 지시한다; j는 -1의 제곱근을 지시한다; N은 캐리어로 변조될 입력 데이터 신호의 수를 지시한다; 그리고 여러 입력 신호, 출력 성분 및 의사잡음 시퀀스 엘리먼트는 +1 또는 -1의 값을 가질 수 있다. 도 1은 확산기로서 2개의 곱셈기(10, 20)를 이용하여 상기의 관계를 실행하는 BPSK 확산기 어레이에 관한 도면을 도시하며, 표 1은 주어진 입력 범위에 대응하는 출력 값을 도시한다.

도 2는 확산기로서 2개의 XOR 게이트(30, 40)를 이용하여 도 1의 회로의 디지털 실행을 나타낸다(도면의 대문자 표기된 디지털 신호는 도 1의 동일한 명칭의 소문자 표기 아날로그 신호에 대응한다). 표 3은 상기 확산기 어레이에 대한 디지털 입력 및 대응하는 디지털 출력 값의 가능 범위를 나타낸다(예시적인 아날로그-대-디지털 매핑은 표 2에 주어진다). 도 3에 도시된 바와 같이, 출력 신호 OUT_I_1 및 OUT_Q_1 각각의 스펙트럼은 칩 레이트의 배수에 노드를 갖는 싱크 함수(즉, sin(x)/x)로 기술된다.

표 1

표 2

표 3

도 4는 N = 2인 경우에 상기의 확산 방식을 구현하는 BPSK 확산 시스템에 대한 회로도를 도시한다. (이 예에서, PN_I_1 = PN_I_2 = PN_I 및 PN_Q_1 = PN_Q_2 = PN_Q.) 각각의 1비트 폭 입력 신호는 확산기로서 XOR 게이트(110, 120, 130, 140)를 갖는 확산기 어레이(100)에 의해 확산된 후 출력 신호의 대역폭을 칩 레이트로 제한하는 디지털 펄스-성형 필터(150, 160, 170, 180) 중 하나에 의해 P-비트 폭 신호로 변환된다. 예시적인 애플리케이션에서, P가 지정된 용도에 적절한 성능/복소 관계를 제공하는 소정의 값을 가질 수 있지만, P는 11이다. 펄스-성형 필터에 대한 이상적인 응답은 도 5에 도시되며, x축은 칩 레이트로 정규화된 주파수를 나타내며, y 축은 피크 값으로 정규화된 크기를 나타낸다.

가장 일반적으로 이용되는 유형의 디지털 필터는 선형 일정 계수 필터이며, 상기 필터는 유한 임펄스 응답(FIR) 또는 무한 임펄스 응답(IIR)을 가지도록 구성될 수 있다. 다음의 전송 함수를 구현하는 일반 3-탭 유한-임펄스-응답(FIR) 디지털 필터에 대한 예시적 블록도는 도 6에 도시되며,

D는 지연 엘리먼트를 지시하며, GO ~ G3은 그 인자가 계수 g₀ ~ g₃인 상수 곱셈기로서 실행될 수 있는 이득 소자를 지시한다.

다음의 전송 함수를 구현하는 일반 3-탭 무한-임펄스-응답(IIR) 디지털 필터에 대한 예시적 블록도(직접 형태 II)는 도 7에 도시되며,

D는 지연 엘리먼트를 지시하며, A1 ~ A3 및 B0 ~ B3는 인자가 각각 계수 a₁ ~ a₃ 및 b₀ ~ b₃인 상수 곱셈기로서 실행될 수 있는 이득 소자를 지시한다. FIR 및 IIR 필터의 각 특성 및 장점, 도 6 및 7에 도시된 것 외의 여러 다른 필터 구조 및 필터 계수를 선택하는 다른 방법은 Electronic Filter Design handbook, 2nd ed., A.B. Williams and F.J. Taylor, McGraw-Hill, New York, NY, 1988; section XVI of The Circuits and Filters Handbook, ed. by W.-K. Chen, CRC Press, Boca Raton, FL, 1995; and Digital Filtering: an introduction, E.P. Cunningham, Houghton Mifflin, Boston, MA, 1992에 개시되어 있다.

실제로, 펄스-성형 필터는 일반적으로 1/2 칩 레이트의 날카로운 컷오프를 제공하기 위해 상당 수의 탭을 갖게 된다. 예를 들어, 이중 모드 광대역 스펙트럼 확산 셀룰러 시스템(TIA/EIA/SP-3693[TIA/EIA-95로 공개], TIA[통신 산업 협회], Arlington, VA, 1997)에 대한 TR45 이동국-기지국 호환성 표준 펄스-성형 FIR 필터는 48개의 탭을 가지며, 그 계수 g₀ ~ g₄₇은 표 4에 주어져 있다. 상기에 참조된 2권 TR45 표준은 그 성능이 본 발명의 이용을 통해 개선될 수 있는 예시적인 CDMA DSSS 애플리케이션의 여러 측면을 기술한다.

표 4

필터링 후에, 디지털 신호는 디지털-대-아날로그 변환기(도시되지 않음)에 의한 아날로그 변환 전에 이득-조절될 수 있다(도시되지 않음). 이러한 단계들의 예는 예를 들어, 상기에 참조된 미국 특허 No. 5,103,459에 기술되어 있다. 그 후에, 여러 OUT_I_n에 대응하는 아날로그 신호들은 합산되어 전송기 출력의 동위상 성분을 형성하고, 여러 OUT_Q_n에 대응하는 아날로그 신호들은 합산되어 직교 출력을 형성한다.

이러한 BPSK 실행에서, 여러 입력 데이터 신호의 경로는 신호가 아날로그로 변환된 후까지 일치하지 않는다. 구체적으로, 확산 시스템에 의해 출력된 각 신호는 하나의 데이터 신호만을 기초로 한다. 따라서, 하나의 데이터 신호는 BPSK 확 산 전후에 다른 신호와 다르게 처리될 수 있다.

그러나 다른 PSK 변조 방식에서, 확산 시스템에 의해 출력되는 각 확산 신호는 1보다 많은 데이터 신호에 기초할 수 있다. 결과적으로, 이러한 방식들에 대해 기존의 확산 시스템을 이용하면, 확산 전에 데이터 신호들의 소정 개별 처리가 수행되어야 한다. (예를 들어, 데이터 신호의 비트 폭을 증가시킴으로써) 개별 처리 동작이 데이터 신호의 복잡도를 증가시키는 경우에, 요구될 수 있는 확산 시스템의 복잡도의 결과적인 증가는 바람직한 실행을 불가능하게 할 수 있다. 상기 처리가 수행될 수 있게는 실용적인 확산 시스템을 얻는 것이 바람직할 것이다.

본 발명의 일 실시예에 따른 확산 시스템은 제 1 확산기, 제 2 확산기, 필터 및 덧셈기를 포함한다. 제 1 확산기는 제 1 데이터 신호를 기초로 제 1 확산 신호를 생성하도록 구성 및 배치된다. 예를 들어, (XOR 게이트로서 구현될 수 있는) 제 1 확산기는 제 1 의사잡음 시퀀스로 제 1 데이터 신호를 확산시킬 수 있다. 제 2 확산기는 제 2 데이터 신호를 기초로 제 2 확산 신호를 생성하도록 구성 및 배치된다. 예를 들어, (XOR 게이트로 구현될 수 있는) 제 2 확산기는 제 1 의사잡음 시퀀스와 다를 수도 있는 제 2 의사잡음 시퀀스로 제 2 데이터 신호를 확산시킬 수 있다.

필터는 제 1 확산 신호를 기초로 필터링된 신호를 생성하도록 구성 및 배치된다. 필터는 1비트 폭 신호로서 제 1 확산 신호를 수신할 수 있으며 1비트보다 더 큰 폭을 갖는 신호로서 상기 필터링된 신호를 출력할 수 있다. 일 실시예에서, 필터는 제 1 확산 신호 비트율의 1/2과 실질적으로 동일한 컷오프 주파수를 갖는 저역 통과 필터를 포함한다.

덧셈기는 상기 필터링된 신호 및 제 2 확산 신호를 기초로 디지털 합산 신호를 생성하도록 구성 및 배치된다. 소정 실시예에서, 덧셈기는 입력들 중 하나에서 다른 입력을 감산할 수 있다.

본 발명의 또 다른 실시예에 따른 확산 시스템은 곱셈기를 포함할 수 있는 이득 소자를 포함한다. 일 실시예에서, 이득 소자는 필터와 덧셈기 간의 신호 경로에서 발생한다. 또 다른 실시예에서, 이득 소자는 제 2 확산기와 덧셈기 사이의 신호 경로에서 발생한다.

본 발명의 또 다른 실시예에 따른 확산 시스템은 제 3 확산기 및 제 4 확산기를 포함한다. 제 3 확산기는 제 1 데이터 신호를 기초로 제 3 확산 신호를 생성하도록 구성 및 배치된다. 예를 들어, (XOR 게이트로서 구현될 수 있는) 제 1 확산기는 제 2 의사잡음 시퀀스로 제 1 데이터 신호를 확산할 수 있다. 제 4 확산기는 제 2 데이터 신호를 기초로 제 4 확산 신호를 생성하도록 구성 및 배치된다. 예를 들어, (XOR 게이트로서 구현될 수도 있는) 제 4 확산기는 제 1 의사잡음 시퀀스로 제 2 데이터 신호를 확산할 수 있다.

본 발명의 (디지털 신호 처리 방법을 포함하는) 다른 실시예 및 애플리케이션 또한 본 명세서에서 설명된다.

QPSK 확산에서, 확산 시스템 출력에 대한 데이터 입력의 맵핑은 다음 관계식에 의해 정의될 수 있다:

out_I + j*(out_Q) = 1/2 * {in_I + j*(in_Q)] * [pn_I + j*(pn_Q)],

상기 in_I 및 in_Q는 두 개의 입력 데이터 신호이며; pn_I 및 pn_Q는 각각 I 및 Q채널에 대한 의사잡음 시퀀스이며; out_I 및 out_Q는 각각 I 및 Q채널에 대한 출력 신호이며; j는 -1의 제곱근이며; 입력 신호 및 의사잡음 시퀀스 엘리먼트는 +1 또는 -1의 값을 가질 수 있다. 도 8은 상기 관계식을 실행하는 기본 QPSK 확산 시스템(200)에 대한 회로도를 도시하며, 상기 시스템은 확산기로서 4개의 곱셈기(210, 220, 230, 및 240); 두 개의 덧셈기(250 및 260); 및 각각 0.5의 스케일링 인자를 갖는 두 개의 스케일러(scaler; 270 및 280)를 사용한다. 표 5는 주어진 입력 범위에 해당하는 확산 시스템(200)에 대한 출력값을 나타낸다.

도 9는 확산기로서 XOR 게이트(310, 320, 330 및 340) 및 4-대-1 2비트 멀티플렉서(350 및 360)를 사용하는 도 8의 QPSK 확산 시스템의 디지털 수단(300)을 도시한다. 각각의 멀티플렉서(350 및 360)는 지시된 값을 가지는 4개의 하드-와이어 2비트 입력 및 XOR 게이트(310, 320, 330 및 340) 중 하나의 출력에 각각 접속된 2개의 1비트 선택 입력을 갖는다. 도 10은 상기 수단을 포함하는 또 다른 QPSK 확산 시스템에 대한 회로도를 도시한다. 시스템(300)에 대한 입력 신호에 대하여, 아날로그-대-디지털 맵핑이 표 2에 제공된다. 시스템(300)의 출력 신호에 대하여, 3개의 가능한 아날로그 입력값(+1, -1, 및 0)을 나타내기 위해 2개의 디지털 비트가 필요하다. 시스템(300)에 대한 아날로그-디지털 출력 맵핑은 표 6에 제공된다(상기 맵핑에서, 2비트 디지털 숫자 '10'은 사용되지 않는다).

표 5.

in_I	in_Q	pn_I	pn_Q	out_I	out_Q
-1	-1	-1	-1	0	+1
-1	-1	-1	+1	+1	0
-1	-1	+1	-1	-1	0
-1	-1	+1	+1	0	-1
-1	+1	-1	-1	+1	0
-1	+1	-1	+1	0	-1
-1	+1	+1	-1	0	+1
-1	+1	+1	+1	-1	0
+1	-1	-1	-1	-1	0
+1	-1	-1	+1	0	+1
+1	-1	+1	-1	0	-1
+1	-1	+1	+1	+1	0
+1	+1	-1	-1	0	-1
+1	+1	-1	+1	-1	0
+1	+1	+1	-1	+1	0
+1	+1	+1	+1	0	+1

표 6.

아날로그값	디지털 표시
-1 0 +1	11 00 01

도 8 및 도 9에서 I 및 Q 입력 데이터 스트림은 확산 경로에서 더 이상 처리되지 않는 것에 주목한다: I채널에서의 출력은 어느 정도는 Q채널의 입력에 따르며, Q채널에서의 출력은 I채널에서의 입력을 어느 정도 따른다. 하기에서 논의되는 바와 같이, 상기 입력 데이터 신호의 합성은 향상된 성능을 위한 특징과 아키텍처를 통합해야 하는 경우 복잡해질 수 있다.

임의의 기존 스펙트럼 확산 시스템은 코히어런트 복조를 위해 요구되는 위상 참조를 제공하기 위하여 순방향 링크(즉, 하향링크라고도 불리며 기지국으로부터 이동국으로의 경로)에 파일럿 신호를 제공한다. 파일럿 신호를 채널에 추가하는 것은 잡음레벨을 증가시키지만, 추가된 인터페이스는 코히어런트 복조를 사용함으로써 인식되는 비트 에러율에 있어서의 이득에 의해 더 오프셋된다. 또한, 공지된 파일럿 신호의 존재가 채널 평가 기술의 사용을 가능하게 하는 추가 장점이 얻어질 수 있다.

역방향 링크(즉, 상향링크라고도 불리며, 이동국으로부터 기지국으로의 경로)에서 동일한 장점을 획득하는 것이 바람직한 반면에, 역방향 링크에 파일럿을 제공하는 것은 더 문제가 된다. 다수의 서로 다른 이동국이 한 번에 동일한 역방향 링크 채널에서 전송할 수 있기 때문에, 전송마다 단순히 다른 파일럿 신호를 추가하는 것은 허용할 수 없는 레벨의 간섭을 발생시킬 것이다.

새로운 스펙트럼 확산 시스템에서, 이러한 문제는 서로 다른 데이터 전송율을 위해 서로 다른 파일럿/데이터 신호 전력비를 사용함으로써 어느 정도 극복된다. 상기 특징을 구현하기 위한 한 가지 방법은 파일럿 신호 또는 데이터 신호 중 하나에 이득 소자를 제공하는 것이다. 도 11은 파일럿에 대한 이득 소자를 분리하는 회로를 도시하며, 데이터 신호가 사용된다(예를 들면, 파일럿 신호는 IN_I로서 전송되고, 데이터 신호는 IN_Q로서 전송된다). 공교롭게도, 상기 이득 소자를 입력하는 것은 시스템 안정의 복잡성을 현저히 증가시킨다.

도 4의 BPSK 실행에서, 이득 제어가 신호 IN_n에 대해 수행되든 선택적으로 해당 신호 쌍 I_n 및 Q_n에 대해 수행되든 수학적으로 등가인 결과가 얻어질 수 있다(상기 두 가지 경우 각각에 대하여 서로 다르게 이득 제어를 실행하는 것이 요구될 수 있으며, 따라서 두 가지 결과는 라운드 오프(roundoff)와 같은 관련 에러 때문에 다소 달라질 수 있다는 점에 유의한다). 이러한 등가 결과는 상기 BPSK 실행에서 각각의 디지털 출력 신호가 어느 정도는 오직 하나의 입력 신호에 따르기 때문에 가능할 수 있다. 따라서, 설계자는 어떤 접근이 최소의 전체 복잡성을 발생시키는지를 선택할 수 있다: 예를 들면, 펄스-형성 필터에 대한 입력 신호가 오직 1비트 폭을 유지하도록 출력 신호에 대한 이득 제어를 수행할 것이다.

그러나 도 8의 QPSK 확산기에서, 입력 신호는 합성된다. 그러므로 종래의 QPSK 실행에서와 유사한 재배열이 가능할 수 없으며, 상기 시스템에서 이득 제어는 신호가 확산 시스템에 입력되기 전에 수행되어야만 한다. 이득 소자는 1비트 폭의 입력을 M비트 폭의 출력으로 변환시키기 때문에 확산 시스템에 대한 입력은 현재 단일 비트 폭 스트림이 아닌 M비트 폭 스트림이며, 그러므로 확산 시스템의 엘리먼트는 더 복잡해져야만 한다. 상기 장치들은 일반적으로 확산기보다 샘플당 더 많은 동작을 수행하기 때문에 펄스 형성 필터(372 및 382)에서 이러한 회로 복잡성의 증가가 발생한다.

전술된 바와 같이, QPSK 확산 시스템의 입력에 개별적인 이득 제어를 추가하는 종래의 접근은 하드웨어의 복잡성을 상당히 증가시킨다. 도 15에 도시된 본 발명의 실시예에 따른 확산 시스템은 등가 디지털 기능을 수행하는 회로 요소의 새로운 재배열과 하드웨어에서의 상당한 감소 및 전력 요건을 통합한다. 도 15에 도시된 시스템이 덜 복잡한 하드웨어를 사용하여 도 11의 회로와 같은 동작을 어떻게 수행할 수 있는지를 보여주기 위해, 시리즈 변환의 등가성을 증명해야 한다.

먼저, 도 8의 QPSK 확산 시스템을 두 개의 섹션(400 및 410)으로 나누어, 확산 곱셈기(210, 220, 230 및 240)와 확산 덧셈기(250 및 260)를 분리한다. (도 8의 스케일러(270 및 280)는 섹션(410)에 덧셈기를 추가할 수도 있고 이전 단계에 통합될 수 있다. 많은 실시예에서, 출력 신호의 절대값이 아니라 상대값만이 중요하고, 그러므로 스케일러는 도 12, 14 및 15에서와 같이 생략될 수 있다.) 도 11의 회로에 상기 동작을 적용하고; 확산 곱셈기 다음으로 이득 소자(205 및 207)를 이동시키며; 각각 이득 소자(205 및 207)와 기능적으로 등가인 이득 소자(206 및 208)를 추가하여, 도 12의 회로를 획득한다. 이론적으로 동일한 결과를 획득하기 위해 곱셈 및 이득 연산의 통신을 지원하는 인자는 곱셈 연산에 대한 등가의 이득 연산을 포함하며, 곱셈은 선형이며 시불변 연산이고, 입력 경로는 확산 곱셈기의 출력에서 분리된다.

도 12의 회로에서, 곱셈기 확산기에 대한 입력은 현재 단지 1비트 폭이다. 그러므로 종래의 장치를 사용하여 요구되는 M비트 곱셈기 대신에 (도 13에 XOR 게이트(212, 222, 232 및 242)로 도시된 바와 같이) 단일 XOR 게이트만으로 상기 곱셈기를 각각 구현할 수 있다. 가능한 장점은 회로 면적 및 속도 모두에서의 개선을 포함한다.

선형 일정 계수 필터가 선형이며 시불변 연산자이기 때문에, 도 14의 회로를 획득하기 위해 확산 덧셈기 전으로 펄스-성형 필터를 이동하여, 도 12의 우측에 동일한 형태로 재배치할 수 있다. 필터(472 및 482)는 각각 필터(372 및 382)와 등가일 수도 있고, 필터(372 및 382)에 대한 입력의 폭이 M보다 크거나 같은지에 따라 더 단순해질 수도 있다. 필터(474 및 484)는 각각 필터 (472 및 482)와 기능적으로 등가이다. 필터(372, 374, 382, 및 384)의 출력 폭에 따라, 덧셈기(252 및 262)는 덧셈기(250 및 260)와 동일할 수도 있고, 서로 다른 입력 폭을 가질 수도 있다. 먼저, 이러한 재배열은 2개 대신 4개의 M비트 입력 펄스-성형 필터를 포함하기 때문에 바람직하지 않게 나타날 수도 있다. 그러나 이러한 재배열의 추가 변경이 실행될 수 있다.

상기 증명의 다음 단계에서, 도 15와 같은 펄스-성형 필터 뒤로 이득 소자를 이동시킨다. 이득 소자(305, 306, 307 및 308)에 대한 입력은 현재 다수 비트의 폭을 가지며, 이는 복잡도를 적당히 증가시킨다. 그러나 예를 들면, 필터(572, 574, 582, 및 584)에 대한 입력은 오직 1비트 폭을 가진다. 이러한 특징은 전체적 인 복잡성이 훨씬 더 감소하게 하는 반면에, 각각의 이득 소자는 오직 하나의 등가 곱셈을 통합하며, 각각의 필터는 다수의 등가 곱셈을 수행한다.

상기 필터 입력을 1비트 이진 신호로 잠재적으로 감소시킴으로써, 증명된 본 발명의 애플리케이션은 추가적인 최적 사용이 가능해진다. 예를 들어, "상태 저장에 의한 디지털 필터"라는 제하로 2001년 10월 31일 출원된 미국 실용 신안 특허 출원 제 00/003,913, 변호사 문서 번호 010087P에는 1비트 폭의 입력 펄스 성형 필터로 구현될 수 있는 디지털 필터가 공지되어 있으며, 여기서 상기 출원은 참고로 통합되어 있다. 그들의 입력 폭에 따라, 덧셈기(352, 362)는 덧셈기(252, 262)와 각각 동일하거나 또는 그들은 입력 폭이 서로 다를 수 있다.

신호 IN_I와 IN_Q의 레벨 사이의 비를 조절하기 위해, 상기 두 개의 신호 중에서 하나의 레벨만을 조절할 필요가 있다. 도 16은 본 발명의 실시예에 상응하는 확산 시스템을 도시하고 있는데, 여기서 단지 하나의 입력 신호 경로의 이득이 이득 소자(405, 406)를 통해 조절되며, 따라서 상기 구조를 어느 정도 간소화시킨다. 만약 상기 출력 신호의 전체 이득을 조절하는 것이 바람직하면, 상기 이득 제어는 추가적인 단계에서 합산될 수도 있고 기존 나중 단계에 통합될 수 있다. 그들의 입력 폭에 따라, 덧셈기(452, 462)는 각각 동일한 덧셈기(352, 362)가 될 수도 있고 서로 다른 입력 폭을 가질 수도 있다.

도 17은 본 발명의 실시예에 상응하는 확산 시스템을 도시하고 있는데, 여기서 단지 2개의 필터만이 사용된다. 멀티플렉서(610-640)는 예를 들어 신호 IN_1, IN_Q 및 50%의 점유(duty) 사이클 상의 각 전환에서 상승 모서리가 있는 클록 신호 에 의해 제어될 수 있다. 상기 필터 신호 경로의 사용을 변경함으로써, 하드웨어 요구가 감소할 수 있다. 상기 특정 구현에 따라, 상기 멀티플렉서들과 덧셈기(352, 362) 또는 종속하여 따라오는 상기 덧셈기들 사이에 래치들(미도시)이 제공될 수 있다. 도 16에 도시되어 있는 것과 같이, 이득 소자들(305, 307) 중 하나를 생략하는 것이 바람직할 수도 있다(또는 조절이 필요하지 않다면, 모두를 생략할 수 있다)

상기 바람직한 실시예의 이전 설명은 당업자들이 본 발명을 실시할 수 있을 정도로 기재되어 있다. 상기 실시예들에 대한 여러 수정들이 가능하며, 이하 설명되어 있는 일반적인 원칙들은 다른 실시예들에도 또한 적용될 수 있다. 예를 들어, 본 발명의 실시예들은 하드웨어-접속된 회로 또는 특정 애플리케이션 집적 회로로 구성된 회로 구조에 의해 부분적으로 또는 전체적으로 구현될 수 있다.

본 발명의 실시예는 또한 비활성 저장매체에 저장되어 있는 펌웨어 또는 마이크로 프로세서 또는 다른 디지털 신호 프로세싱 유닛과 같은 논리 구성요소의 어레이에 의해 실행될 수 있는 명령들인 기계로 판독할 수 있는 코드들과 같은, 데이터 저장매체에 저장되고 이로부터 판독할 수 있는 소프트웨어 프로그램에 의해 부분적으로 또는 전체적으로 구현될 수 있다. 따라서, 본 발명은 상기 도시된 실시예에 한정되는 것이 아니라 여기에 공시된 새로운 특징들과 상기 원칙들에 상응하는 최광의로 해석된다.

도 1은 BPSK 확산기 어레이의 회로도이다.

도 2는 도 1의 회로의 디지털 수단이다.

도 3은 칩 레이트 대 크기(dB)로 정규화된 주파수로서 플롯팅되는, 도 1의 회로의 출력에서의 신호 스펙트럼 그래프이다.

도 4는 BPSK 확산 시스템의 회로도이다.

도 5는 칩 레이트로 정규화된 주파수 대 피크값으로 정규화된 칩으로 플롯팅되는, 칩 레이트로 신호의 대역폭을 제한하기 위한 이상적인 저역 통과 필터의 주파수 응답 스펙트럼 그래프이다.

도 6은 3-탭 FIR 필터의 한 예의 블록도이다.

도 7은 3-탭 IIR 필터의 한 예의 블록도이다.

도 8은 기본 QPSK 확산 시스템의 회로도이다.

도 9는 도 8의 회로의 디지털 수단이다.

도 10은 또 다른 QPSK 확산 시스템의 회로도이다.

도 11은 향상된 QPSK 확산 시스템의 회로도이다.

도 12는 도 11의 시스템의 신규한 변경을 도시하는 회로도이다.

도 13은 도 12에 도시된 확산기 어레이(400)의 디지털 실행이다.

도 14는 도 12의 신규한 회로에서의 변경을 도시하는 회로도이다.

도 15는 본 발명의 실시예에 따른 확산 시스템을 도시하는 회로도이다.

도 16은 본 발명의 실시예에 따른 확산 시스템을 도시하는 회로도이다.

도 17은 본 발명의 실시예에 따른 확산 시스템을 도시하는 회로도이다.

Claims (4)

1. 확산 시스템으로서,

   배타적-OR 게이트를 포함하며, 제 1 데이터 신호 및 제 1 의사잡음 시퀀스를 기초로, 1비트로 표현되는 제 1 확산 신호를 생성하도록 구성 및 배치되는 제 1 확산기;

   제 2 데이터 신호 및 제 2 의사잡음 시퀀스를 기초로, 1비트로 표현되는 제 2 확산 신호를 생성하도록 구성 및 배치되는 제 2 확산기;

   상기 제 1 확산 신호를 기초로 제 1 필터링된 신호를 생성하도록 구성 및 배치되며, 상기 제 1 확산 신호 비트율의 1/2인 컷오프 주파수를 갖는 저역 통과 필터를 포함하는 제 1 필터;

   상기 제 2 확산 신호를 기초로 제 2 필터링된 신호를 생성하도록 구성 및 배치되는 제 2 필터;

   곱셈기를 포함하며, 상기 제 1 필터링된 신호를 기초로 제 1 제어된 신호를 생성하도록 구성 및 배치되는 제 1 이득 소자;

   상기 제 2 필터링된 신호를 기초로 제 2 제어된 신호를 생성하도록 구성 및 배치되는 제 2 이득 소자; 및

   상기 제 1 제어된 신호 및 상기 제 2 제어된 신호를 기초로 디지털 합산 신호를 생성하도록 구성 및 배치되는 덧셈기를 포함하는, 확산 시스템.
2. 제 1 항에 있어서,

   상기 필터링된 신호들의 폭은 필터링 전 신호들의 폭보다 긴, 확산 시스템.
3. 디지털 신호 프로세싱 방법으로서,

   1비트로 표현되는 제 1 확산 신호를 얻기 위해 제 1 의사잡음 시퀀스로 제 1 데이터 신호를 확산하는 단계 - 상기 제 1 데이터 신호를 확산하는 단계는 입력들로서 상기 제 1 데이터 신호 및 상기 제 1 의사잡음 시퀀스를 갖고 출력으로서 상기 제 1 확산 신호를 갖는 배타적-OR 연산을 수행하는 단계를 포함함 -;

   1비트로 표현되는 제 2 확산 신호를 얻기 위해 제 2 의사잡음 시퀀스로 제 2 데이터 신호를 확산하는 단계;

   제 1 필터링된 신호를 얻기 위해 상기 제 1 확산 신호를 필터링하는 단계;

   제 2 필터링된 신호를 얻기 위해 상기 제 2 확산 신호를 필터링하는 단계 - 상기 필터링된 신호들의 폭은 필터링 전 신호들의 폭보다 김 -;

   제 1 제어된 신호를 얻기 위해 상기 제 1 필터링된 신호에 제 1 이득 인자(factor)를 곱하는 단계;

   제 2 제어된 신호를 얻기 위해 상기 제 2 필터링된 신호에 제 2 이득 인자를 곱하는 단계; 및

   디지털 합산 신호를 얻기 위해 상기 제 1 제어된 신호 및 상기 제 2 제어된 신호를 더하는 단계를 포함하는, 디지털 신호 프로세싱 방법.
4. 제 3 항에 있어서,

   1비트로 표현되는 제 3 확산 신호를 얻기 위해 상기 제 2 의사잡음 시퀀스로 상기 제 1 데이터 신호를 확산하는 단계;

   1비트로 표현되는 제 4 확산 신호를 얻기 위해 상기 제 1 의사잡음 시퀀스로 상기 제 2 데이터 신호를 확산하는 단계;

   제 3 필터링된 신호를 얻기 위해 상기 제 3 확산 신호를 필터링하는 단계;

   제 4 필터링된 신호를 얻기 위해 상기 제 4 확산 신호를 필터링하는 단계;

   제 3 제어된 신호를 얻기 위해 상기 제 3 필터링된 신호에 제 3 이득 인자를 곱하는 단계;

   제 4 제어된 신호를 얻기 위해 상기 제 4 필터링된 신호에 제 4 이득 인자를 곱하는 단계; 및

   제 2 디지털 합산 신호를 얻기 위해 상기 제 3 제어된 신호 및 상기 제 4 제어된 신호를 더하는 단계를 더 포함하는, 디지털 신호 프로세싱 방법.

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