KR100899565B1 - Method of forming dual metal gate for semiconductor device - Google Patents
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Abstract
본 발명은 게이트의 형성 공정을 용이하게 수행함과 동시에 PMOS와 NMOS에서 최적의 일함수값을 각각 확보할 수 있는 반도체 소자의 듀얼 금속 게이트 형성방법을 제공한다.The present invention provides a method of forming a dual metal gate of a semiconductor device that can easily perform a gate forming process and secure optimum work function values in PMOS and NMOS, respectively.
본 발명은 제 1 도전형의 제 1 MOS 영역과, 제 2 도전형의 제 2 MOS 영역이 정의된 반도체 기판 상에 게이트 절연막을 형성하는 단계; 제 1 MOS 영역의 게이트 절연막 상에 제 1 MOS의 일함수값을 조절하기 위한 제 1 금속막 패턴을 형성하는 단계; 제 1 금속막 패턴을 덮도록 상기 기판 전면 상에 제 2 MOS의 일함수값을 조절하기 위한 제 2 금속막을 형성하는 단계; 제 2 금속막 상부에 저저항의 제 3 금속막을 형성하는 단계; 제 1 및 제 2 MOS 영역의 제 3 금속막 상에 제 1 및 제 2 하드 마스크를 형성하는 단계; 및 하드 마스크를 이용하여 하부의 금속막들을 식각하여 제 1 MOS 영역에 제 2 및 제 3 금속막으로 이루어진 제 1 게이트를 형성함과 동시에 제 2 MOS 영역에 제 1 내지 제 3 금속막으로 이루어진 제 2 게이트를 형성하는 단계를 포함하는 반도체 소자의 듀얼 금속 게이트 형성방법에 의해 달성될 수 있다.The invention provides a method of forming a gate insulating film on a semiconductor substrate in which a first MOS region of a first conductivity type and a second MOS region of a second conductivity type are defined; Forming a first metal film pattern on the gate insulating film in the first MOS region to adjust a work function value of the first MOS; Forming a second metal film for adjusting a work function value of a second MOS on the entire surface of the substrate to cover the first metal film pattern; Forming a low resistance third metal film on the second metal film; Forming first and second hard masks on the third metal film of the first and second MOS regions; And etching the lower metal layers using a hard mask to form a first gate formed of the second and third metal layers in the first MOS region and simultaneously forming first to third metal layers in the second MOS region. It can be achieved by a method of forming a dual metal gate of a semiconductor device comprising the step of forming two gates.
일함수, 금속 게이트, 원자층증착, Ta, Mo, WWork Function, Metal Gate, Atomic Layer Deposition, Ta, Mo, W
Description
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 듀얼 금속 게이트 형성방법을 설명하기 위한 단면도.1A to 1E are cross-sectional views illustrating a method of forming a dual metal gate of a semiconductor device according to an embodiment of the present invention.
도 2a 및 도 2b는 Ta-W 및 Mo-W의 각각의 이원계상태도.2A and 2B are binary system diagrams of Ta-W and Mo-W, respectively.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 금속 게이트 형성방법을 설명하기 위한 단면도.3A to 3F are cross-sectional views illustrating a method of forming a dual metal gate of a semiconductor device in accordance with another embodiment of the present invention.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
10, 20 : 반도체 기판 11, 21 ; 필드절연막10, 20:
12A, 22A : NMOS 영역 12B, 22B : PMOS 영역12A, 22A: NMOS
13, 30, 33 : 게이트 절연막 13, 30, 33: gate insulating film
14 : 제 1 금속막 패턴 15 : 제 2 금속막14: first metal film pattern 15: second metal film
16 : 제 3 금속막 17A, 17B : 하드마스크16:
18, 25 : 스페이서 26A, 26B : 접합영역18, 25:
27 : 층간절연막 28 : 마스크 패턴27 interlayer
29, 32 : 홀 100A/31, 100B/34 : 게이트
29, 32:
200A, 200B : 더미패턴
200A, 200B: Dummy pattern
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 특히 PMOS 및 NMOS에서 최적의 일함수값을 확보할 수 있는 반도체 소자의 듀얼 금속 게이트 형성방법에 관한 것이다.The present invention relates to a method of forming a gate of a semiconductor device, and more particularly to a method of forming a dual metal gate of a semiconductor device capable of securing an optimal work function value in PMOS and NMOS.
반도체 소자의 고집적화에 따른 디자인룰의 감소에 의해 폴리실리콘막을 이용한 게이트에서는 더 이상 미세선폭 상에서 요구되는 저저항값을 구현할 수 없을 뿐만 아니라, 폴리실리콘막의 공핍현상(depletion)에 의해 게이트 절연막의 유효두께 증가, p+ 또는 n+ 폴리실리콘 게이트로부터 기판으로의 도펀트 침투현상 및 도펀트 분포 변동에 의한 문턱전압(threshold voltage; Vth) 변화 등의 문제가 발생한다.Due to the reduction of design rules due to the high integration of semiconductor devices, the gate using the polysilicon film can no longer realize the low resistance required on the fine line width, and the effective thickness of the gate insulating film due to the depletion of the polysilicon film. Problems such as increase, dopant penetration from the p + or n + polysilicon gate to the substrate, and a change in threshold voltage (Vth) due to variations in the dopant distribution occur.
따라서, 최근에는 고집적화에 대응하는 저저항값을 확보함과 동시에 게이트의 공핍현상을 최소화하기 위하여, 폴리실리콘막 대신 단일 금속막을 이용하여 게이트를 제조하는 방법에 대한 많은 연구가 이루어지고 있다. 이러한 금속 게이트의 경우에는 근본적으로 도펀트를 사용하지 않기 때문에 도펀트에 의한 문제가 발생하지 않고, 금속막으로서 일함수가 실리콘의 중간 밴드갭에 위치하는 금속막을 사용함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 대칭적으로 문턱전압을 형 성할 수 있다. 또한, 금속 게이트의 물질로서는 W, WN, Ti, TiN, Mo, MoN, Ta, TaN, Ti3Al 및 Ti3AlN 등을 사용할 수 있는데, 이중 TiN 또는 WN을 중심으로 활발한 연구가 진행되고 있다.Therefore, in recent years, in order to secure a low resistance value corresponding to high integration and minimize the depletion of the gate, many studies have been made on a method of manufacturing a gate using a single metal film instead of a polysilicon film. In the case of such a metal gate, since the dopant is not fundamentally used, there is no problem caused by the dopant. As a metal film, a metal film having a work function located in the middle band gap of silicon is used to symmetrically in the NMOS transistor and the PMOS transistor. Threshold voltage can be formed. In addition, W, WN, Ti, TiN, Mo, MoN, Ta, TaN, Ti3Al, Ti3AlN and the like can be used as the material of the metal gate, and active research is being conducted mainly on TiN or WN.
그러나, TiN 또는 WN의 단일 금속을 이용한 게이트의 일함수(work function) 값이 4.75 내지 4.85eV 정도여서 미드갭(mid-gap) 일함수에서 밸런스밴드(valence band) 쪽으로 가깝게 일함수를 형성하기 때문에, CMOS 소자를 제조하는 경우, 표면채널 PMOS의 경우에는 일함수가 어느 정도 적합한 수준이지만, NMOS의 경우 예컨대 채널 도핑을 2 내지 5 ×1017/㎤ 정도로 할 경우 Vth가 0.8내지 1.2V 정도로 높게 나타나므로, 0.3 내지 0.6V 정도의 Vth가 요구되는 저전압 또는 저전력의 특성을 갖는 고성능 소자 제조에 적합하지 못하다.However, since the work function of the gate using a single metal of TiN or WN is about 4.75 to 4.85 eV, the work function is formed close to the balance band in the mid-gap work function. In the case of manufacturing CMOS devices, the work function is somewhat suitable for surface channel PMOS, but for NMOS, for example, when the channel doping is about 2 to 5 x 10 17 / cm 3, Vth is as high as 0.8 to 1.2V. Therefore, the Vth of about 0.3 to 0.6V is not suitable for manufacturing high performance devices having low voltage or low power characteristics.
따라서, NMOS와 PMOS에서 동시에 0.3 내지 0.6V 정도의 낮은 Vth를 얻기 위해서는, 서로 다른 일함수값, 예컨대 NMOS에서는 약 4.2 내지 4.4eV의 일함수값을 가지고 PMOS에서는 약 4.8 내지 5.1eV 정도의 일함수값을 가지는 듀얼 금속 게이트를 형성하는 것이 바람직하다. 이때, 듀얼 금속 게이트의 금속막으로서 일함수가 NMOS와 PMOS용으로 가능한 동종의 물질을 적용하는 것이 식각 및 공정 단순화 측면에서 유리하나, 동종의 물질로서 구성성분이나 박막의 배향성의 조절로 일함수가 0.7 내지 1.0eV 이상 차이가 나는 경우는 현재까지 극히 드문 실정이므로 동종의 물질로 듀얼 금속 게이트를 형성하는 것은 불가능하다. 따라서, 종래에는 CMOS 소자 제조시 일함수가 다른 이종의 금속막을 NMOS 및 PMOS 각각에 적용하여 듀얼 금속 게이트를 형성하는 방법을 적용하고 있다. 그러나, 이 경우에는 제 1 금속막으 로 이루어진 일 측 게이트의 형성 후 제 2 금속막으로 이루어진 다른 측 게이트 형성시, 먼저 형성된 일 측 게이트에 의해 발생된 단차로 인하여 최적의 포토리소그라피 및 식각공정을 수행하는데 어려움이 있다.
Therefore, in order to obtain a low Vth of 0.3 to 0.6V at the same time in the NMOS and the PMOS, different work function values, for example, a work function of about 4.2 to 4.4 eV in the NMOS and about 4.8 to 5.1 eV in the PMOS, are obtained. It is desirable to form a dual metal gate having a value. In this case, it is advantageous to apply the same kind of material that can be used for NMOS and PMOS as the metal film of the dual metal gate in terms of etching and process simplification.However, as the same kind of material, the work function is controlled by controlling the orientation of components or thin films. Since a difference of 0.7 to 1.0 eV or more is extremely rare to date, it is impossible to form a dual metal gate using the same material. Therefore, in the related art, a method of forming a dual metal gate by applying heterogeneous metal films having different work functions to each of the NMOS and the PMOS is fabricated in a CMOS device. However, in this case, when the gate of one side made of the first metal film is formed and the gate of the other side made of the second metal film is formed, an optimal photolithography and etching process is performed due to the step generated by the first gate formed first. There is a difficulty.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 먼저 형성된 일 측 게이트에 의한 단차를 최소화하여 다른 측 게이트의 형성 공정을 용이하게 수행함과 동시에 PMOS와 NMOS에서 최적의 일함수값을 각각 확보할 수 있는 반도체 소자의 듀얼 금속 게이트 형성방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the problems of the prior art as described above, by minimizing the step difference caused by the first side gate formed first to easily perform the process of forming the other side gate and at the same time optimal work function value in the PMOS and NMOS It is an object of the present invention to provide a method for forming a dual metal gate of a semiconductor device capable of securing each of them.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 제 1 도전형의 제 1 MOS 영역과, 제 2 도전형의 제 2 MOS 영역이 정의된 반도체 기판 상에 게이트 절연막을 형성하는 단계; 제 1 MOS 영역의 게이트 절연막 상에 제 1 MOS의 일함수값을 조절하기 위한 제 1 금속막 패턴을 형성하는 단계; 제 1 금속막 패턴을 덮도록 상기 기판 전면 상에 제 2 MOS의 일함수값을 조절하기 위한 제 2 금속막을 형성하는 단계; 제 2 금속막 상부에 저저항의 제 3 금속막을 형성하는 단계; 제 1 및 제 2 MOS 영역의 제 3 금속막 상에 제 1 및 제 2 하드 마스크를 형성하는 단계; 및 하드 마스크를 이용하여 하부의 금속막들을 식각하여 제 1 MOS 영역에 제 2 및 제 3 금속막으로 이루어진 제 1 게이트를 형성함과 동시에 제 2 MOS 영역에 제 1 내지 제 3 금속막으로 이루어진 제 2 게이트를 형성하는 단계를 포함하는 반도체 소자의 듀얼 금속 게이트 형성방법에 의해 달성될 수 있다.According to an aspect of the present invention for achieving the above technical problem, an object of the present invention described above is a semiconductor substrate on which a first MOS region of a first conductivity type and a second MOS region of a second conductivity type are defined. Forming a gate insulating film; Forming a first metal film pattern on the gate insulating film in the first MOS region to adjust a work function value of the first MOS; Forming a second metal film for adjusting a work function value of a second MOS on the entire surface of the substrate to cover the first metal film pattern; Forming a low resistance third metal film on the second metal film; Forming first and second hard masks on the third metal film of the first and second MOS regions; And etching the lower metal layers using a hard mask to form a first gate formed of the second and third metal layers in the first MOS region and simultaneously forming first to third metal layers in the second MOS region. It can be achieved by a method of forming a dual metal gate of a semiconductor device comprising the step of forming two gates.
여기서, 제 1 금속막은 WTax막 또는 WTaxNy막으로 형성하고, 제 2 금속막은 WMox막 또는 WMoxNy막으로 형성하거나, 제 1 금속막은 WMox막 또는 WMoxNy막으로 형성하고, 제 2 금속막은 WTax막 또는 WTaxNy막으로 형성한다. 또한, 제 1 및 제 2 금속막은 단원자증착 공정으로 5 내지 500Å의 두께로 형성하고, 제 1 및 제 2 금속막의 조성 x 및 조성 y의 범위는 0.01 내지 0.99로 조절하며, 단원자증착 공정은 50 내지 650℃의 온도 및 0.05 내지 3 Torr의 기압 조건하에서 수행한다.Here, the first metal film is formed of a WTax film or a WTaxNy film, the second metal film is formed of a WMox film or a WMoxNy film, the first metal film is formed of a WMox film or a WMoxNy film, and the second metal film is a WTax film or a WTaxNy film. To form. In addition, the first and the second metal film is formed in a thickness of 5 to 500 kPa by the monoatomic deposition process, the composition x and the composition y range of the first and second metal film is adjusted to 0.01 to 0.99, the monoatomic deposition process is It is carried out under a temperature of 50 to 650 ℃ and atmospheric pressure of 0.05 to 3 Torr.
또한, 제 3 금속막은 W막이나 Ta막으로 형성하고, 제 2 금속막과 제 3 금속막 사이에 배리어막으로서 TiN막, TaN막, TiAlN막, TaSiN 중 선택되는 하나의 막을 형성한다.The third metal film is formed of a W film or a Ta film, and a film selected from a TiN film, a TaN film, a TiAlN film, and a TaSiN is formed as a barrier film between the second metal film and the third metal film.
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이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 듀얼 금속 게이트 형성방법을 설명하기 위한 단면도이다.1A to 1E are cross-sectional views illustrating a method of forming a dual metal gate of a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(10) 상에 필드 절연막(11)을 형성하고, 마스크 및 이온주입공정을 이용하여 기판(10) 내에 P웰의 NMOS 영역(12A)과 N웰의 PMOS 영역(12B)을 형성한다. 그 다음, 기판(10) 상에 게이트 절연막(11)을 형성하고, 게이트 절연막(11) 상에 NMOS 게이트의 일함수값을 4.0 내지 4.4eV로 조절하기 위하여 제 1 금속막을 증착하고 패터닝하여 NMOS 영역(12A) 상에만 제 1 금속막 패턴(14)을 형성한다. 제 1 금속막은 4.2 내지 4.4eV의 일함수값을 가지는 금속막, 바람직하게 Ta를 함유한 텅스텐막으로서, 더욱 바람직하게는 WTax막 또는 WTaxNy막을 이용하여 단원자증착(Atomic Layer deposition; ALD) 공정으로 5 내지 500Å의 두께로 형성한다. 이때, 조성 x 및 조성 y의 범위는 0.01 내지 0.99로 조절하는 것이 바람직하며, W의 전구체(precursor)로는 WF6, W(CO)6, Cp2WH2(Cp = C5H5) 중 선택되는 하나를 이용하고, Ta의 전구체로는 TaCl4, Ta(OC2H5)4, TDMAT, TEDAT 중 선택되는 하나를 이용한다. 또한, ALD 공정은 50 내지 650℃의 온도 및 0.05 내지 3 Torr의 기압 조건하에서 수행하며, ALD 공정 대신 상기 전구체를 이용한 화학기상증착(Chemical Vapor Deposition; CVD) 또는 어드밴스드(advanced) CVD 공정으로 제 1 금속막을 형성할 수도 있다.Referring to FIG. 1A, a
도 1b를 참조하면, 제 1 금속막 패턴(14)을 덮도록 기판 전면 상에 PMOS 게이트의 일함수값을 4.7 내지 5.2eV로 조절하기 위하여 제 2 금속막(15)을 형성한다. 제 2 금속막(15)은 4.7 내지 4.9eV의 일함수값을 가지는 금속막, 바람직하게 Mo를 함유한 텅스텐막으로서, 더욱 바람직하게는 WMox막 또는 WMoxNy막을 이용하여 ALD 공정으로 5 내지 500Å의 두께로 형성한다. 이때, 조성 x 및 조성 y의 범위는 0.01 내지 0.99로 조절하는 것이 바람직하며, W의 전구체로는 WF6, W(CO)6, Cp2WH2(Cp = C5H5) 중 선택되는 하나를 이용하고, Mo의 전구체로는 Mo(acac)를 이 용한다. 또한, ALD 공정은 제 1 금속막과 마찬가지로 50 내지 650℃의 온도 및 0.05 내지 3 Torr의 기압 조건하에서 수행하며, ALD 공정 대신 상기 전구체를 이용한 CVD 또는 어드밴스드 CVD 공정으로 제 2 금속막(15)을 형성할 수도 있다..Referring to FIG. 1B, the
여기서, 제 1 및 제 2 금속막(14, 15)으로서 Ta 및 Mo를 함유하는 금속막을 사용하는 이유는 Ta 및 Mo와 같은 제 3 원소를 W 또는 WNy에 첨가할 때에 박막 내 첨가원소의 높은 고용도(solubility)를 확보하기 위함이다. 즉, 도 2a 및 도 2b는 Ta-W 및 Mo-W의 이원계상태도(binary phase diagram)를 각각 나타내는 도면으로서, 도 2a 및 도 2b에 나타낸 바와 같이, W에 Ta 또는 Mo가 첨가될 때에 첨가되는 물질의 모든 부분(%)에서 완전고용체(complete solid solution)를 이루며, 이러한 완전고용된 Ta 및 Mo가 박막 전체에 물리적 및 전기적 특성을 균일하게 함으로써, 단원자 증착후 이어지는 후속 어닐링 공정에서 열적으로 안정한 특성을 얻을 수 있다. 또한, Ta 및 Mo를 W 또는 WNy에 첨가하는 이유는 W의 비저항이 낮을 뿐만 아니라 W이 4.5 내지 4.6eV의 일함수값을 갖기 때문이다. 또한, W에 첨가하는 원소로서 Ta 및 Mo 이외에 NMOS 게이트에는 4.1 내지 4.3eV 정도의 낮은 일함수값을 갖는 Nb 또는 Ti 등을 사용할 수 있고, PMOS 게이트에서는 5.0 eV 내외의 높은 일함수값을 갖는 Ni 또는 Pt 등을 사용할 수 있으나, 후속 어닐링 시의 열적 안정성 및 고용도 측면에서 Ta 나 Mo에 비해 우수하진 못하다.Here, the reason for using a metal film containing Ta and Mo as the first and
도 1c를 참조하면, 제 2 금속막(15) 상에 게이트의 저저항을 확보하기 위하여 제 3 금속막(16)을 형성한다. 여기서, 제 3 금속막(16)은 W막이나 저저항 Ta막으로 형성한다. 또한, 도시되지는 않았지만, 제 3 금속막(16)과 제 2 금속막(15) 사이에 제 3 금속과 제 2 금속의 반응을 억제하기 위하여 배리어막을 형성하는데, 이러한 배리어막은 이원계 및 이원계 이상의 전도성 금속질화막, 예컨대 TiN막, TaN막, TiAlN막, TaSiN 등으로 형성하는 것이 바람직하다. 그 다음, NMOS 및 PMOS 영역(12A, 12B)의 제 3 금속막(16) 상에 제 1 및 제 2 하드 마스크(17A, 17B)를 형성한다.Referring to FIG. 1C, a
도 1d를 참조하면, 제 1 및 제 2 하드 마스크(17A, 17B)를 이용하여 하부의 금속막들(16, 15, 14)을 식각하여, NMOS 영역(12A)에 제 1 내지 제 3 금속막(14, 15, 16)으로 이루어진 제 1 게이트(100A)를 형성함과 동시에 PMOS 영역(12B)에 제 2 및 제 3 금속막(15, 16)으로 이루어진 제 2 게이트(100B)를 형성함으로써, 듀얼 금속 게이트를 완성한다. 그 다음, 공지된 스페이서 형성공정으로 제 1 및 제 2 게이트(100A, 100B) 및 하드 마스크(17A, 18B) 측벽에 절연막의 스페이서(18)를 각각 형성한다.Referring to FIG. 1D, the
상기 실시예에 의하면, 저저항 금속막과 일함수 조절을 위한 금속막의 적층막으로 듀얼 게이트를 형성함에 따라 NMOS 및 PMOS에서 최적의 일함수값을 확보할 수 있다. 또한, NMOS 및 PMOS의 게이트 물질로서 저저항 금속막은 동일하게 사용하고 일함수 조절을 위한 금속막만을 서로 다른 물질로 비교적 박막으로 형성하므로 표면 단차가 최소화됨으로써 게이트 식각이 용이해진다.According to the above embodiment, as the dual gate is formed of the laminated film of the low resistance metal film and the metal film for adjusting the work function, an optimal work function value can be secured in the NMOS and the PMOS. In addition, as the gate material of the NMOS and PMOS, the low-resistance metal film is used in the same manner, and since only the metal film for the work function adjustment is formed of a relatively thin film with different materials, the gate step is facilitated by minimizing the surface level difference.
한편, 상기 실시예에서는 NMOS 게이트의 일함수 조절을 위한 금속막을 먼저 형성한 후 공정을 수행하였지만, 반대로 PMOS 게이트의 일함수 조절을 위한 금속막을 먼저 형성한 후 공정을 수행하는 것도 가능하다. Meanwhile, in the above embodiment, the metal film for adjusting the work function of the NMOS gate is first formed, but on the contrary, the metal film for adjusting the work function of the PMOS gate is first formed, and then the process may be performed.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 금속 게이트 형성방법을 설명하기 위한 단면도로서, 본 실시예에서는 다마신(damascene) 공정을 적용하여 듀얼 게이트를 형성한다.3A to 3F are cross-sectional views illustrating a method of forming a dual metal gate of a semiconductor device according to another embodiment of the present invention. In the present embodiment, a dual gate is formed by applying a damascene process.
도 3a를 참조하면, 반도체 기판(20) 상에 필드 절연막(21)을 형성하고, 마스크 및 이온주입공정을 이용하여 기판(20) 내에 P웰의 NMOS 영역(22A)과 N웰의 PMOS 영역(22B)을 형성한다. 그 다음, NMOS 및 PMOS 영역(22A, 22B) 상에 더미 게이트 절연막(23A, 23B) 및 폴리실리콘막의 더미 게이트(24A, 24B)로 이루어진 제 1 및 제 2 더미패턴(200A, 200B)을 형성한 후, 제 1 및 제 2 더미패턴(200A, 200B)의 측벽에 절연막의 스페이서(25)를 각각 형성하고 NMOS 및 PMOS 영역(22A, 22B) 내에 LDD 구조의 제 1 및 제 2 접합영역(26A, 26B)을 각각 형성한다. 그 다음, 기판 전면에 층간절연막(27)을 형성하고, 제 1 및 제 2 더미패턴(200A, 200B)의 표면이 노출되도록 층간절연막(27)을 전면식각하여 기판 표면을 평탄화한다.Referring to FIG. 3A, a
도 3b를 참조하면, 공지된 포토리소그라피로 층간절연막(27) 상에 NMOS 영역(22A)을 노출시키는 마스크 패턴(28)을 형성하고, NMOS 영역(22A)의 제 1 더미패턴(200A)을 제거하여 NMOS 게이트용 제 1 홀(29)을 형성한다.Referring to FIG. 3B, a
도 3c를 참조하면, 제 1 홀(29)이 형성된 기판 표면 상에 제 1 게이트 절연막(30)을 형성하고, 제 1 게이트 절연막(30) 상에 NMOS 게이트의 일함수 조절을 위한 제 1 금속막을 형성한다. 제 1 금속막은 일 실시예에서와 마찬가지로 4.2 내지 4.4eV의 일함수값을 가지는 금속막, 바람직하게 Ta를 함유한 텅스텐막으로서, 더욱 바람직하게는 WTax막 또는 WTaxNy막을 이용하여 ALD 공정으로 5 내지 500Å의 두께 로 형성하고, 조성 x 및 조성 y의 범위는 0.01 내지 0.99로 조절하며, W의 전구체(precursor)로는 WF6, W(CO)6, Cp2WH2(Cp = C5H5) 중 선택되는 하나를 이용하고, Ta의 전구체로는 TaCl4, Ta(OC2H5)4, TDMAT, TEDAT 중 선택되는 하나를 이용하며, ALD 공정은 50 내지 650℃의 온도 및 0.05 내지 3 Torr의 기압 조건하에서 수행한다.Referring to FIG. 3C, the first
도 3d를 참조하면, 제 1 금속막이 형성된 제 1 홀에 매립되도록 제 1 금속막상에 저저항의 제 2 금속막을 형성하고, 제 2 금속막, 제 1 금속막, 마스크 패턴(28), 및 제 1 게이트 절연막(30)을 층간절연막(27)이 노출되도록 전면식각하여, NMOS 영역에 제 1 금속막과 제 2 금속막으로 이루어진 제 1 게이트(31)를 형성한다. 여기서, 제 2 금속막은 일 실시예와 마찬가지로 W막이나 저저항의 Ta막으로 형성한다. 그 다음, PMOS 영역(22B)의 제 2 더미패턴(200B)을 제거하여 PMOS 게이트용 제 2 홀(32)을 형성한다.Referring to FIG. 3D, a second metal film having a low resistance is formed on the first metal film so as to be filled in the first hole in which the first metal film is formed, and the second metal film, the first metal film, the
도 3e를 참조하면, 제 3 홀(32)이 형성된 기판 표면 상에 제 2 게이트 절연막(33)을 형성하고, 제 2 게이트 절연막(33) 상에 PMOS 게이트의 일함수 조절을 위한 제 3 금속막을 형성한다. 제 3 금속막은 일 실시예와 마찬가지로 4.7 내지 4.9eV의 일함수값을 가지는 금속막, 바람직하게 Mo를 함유한 텅스텐막으로서, 더욱 바람직하게는 WMox막 또는 WMoxNy막을 이용하여 ALD 공정으로 5 내지 500Å의 두께로 형성하고, 조성 x 및 조성 y의 범위는 0.01 내지 0.99로 조절하며, W의 전구체로는 WF6, W(CO)6, Cp2WH2(Cp = C5H5) 중 선택되는 하나를 이용하고, Mo의 전구체로는 Mo(acac)를 이용하며, ALD 공정은 50 내지 650℃의 온도 및 0.05 내지 3 Torr 의 기압 조건하에서 수행한다.Referring to FIG. 3E, the second
도 3f를 참조하면, 제 3 금속막이 형성된 제 2 홀에 매립되도록 제 3 금속막 상에 저저항의 상기 제 2 금속막을 형성하고, 제 2 금속막, 제 3 금속막, 및 제 2 게이트 절연막(33)을 층간절연막(27)이 노출되도록 전면식각하여, PMOS 영역(22B)에 제 3 금속막과 제 2 금속막으로 이루어진 제 2 게이트(34)를 형성함으로써, 듀얼 금속 게이트를 완성한다.Referring to FIG. 3F, the second metal film having a low resistance is formed on the third metal film to be filled in the second hole in which the third metal film is formed, and the second metal film, the third metal film, and the second gate insulating film ( 33 is entirely etched to expose the
상기 실시예에 의하면, 저저항 금속막과 일함수 조절을 위한 금속막의 적층막으로 듀얼 게이트를 형성함에 따라 NMOS 및 PMOS에서 최적의 일함수값을 확보할 수 있다. 또한, 게이트 공정을 다마신 공정으로 수행함에 따라 게이트 식각에 따른 문제를 해결할 수 있다.According to the above embodiment, as the dual gate is formed of the laminated film of the low resistance metal film and the metal film for adjusting the work function, an optimal work function value can be secured in the NMOS and the PMOS. In addition, as the gate process is performed by the damascene process, a problem due to gate etching may be solved.
한편, 상기 실시예에서는 다마신 공정으로 NMOS 게이트를 먼저 형성하였지만, 반대로 PMOS 게이트를 먼저 형성할 수도 있다.Meanwhile, in the above embodiment, the NMOS gate is first formed by the damascene process, but the PMOS gate may be formed first.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 저저항 금속막과 일함수 조절을 위한 금속막의 적층막으로 듀얼 게이트를 형성함에 따라 NMOS 및 PMOS에서 최적의 일함수값을 확보할 수 있을 뿐만 아니라 게이트 형성 공정을 용이하게 수행할 수 있다.According to the present invention, the dual gate is formed of a laminated film of a low resistance metal film and a metal film for adjusting the work function, thereby ensuring an optimal work function in NMOS and PMOS as well as facilitating a gate forming process. Can be.
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