KR20020055917A - Method of manufacturing a transistor in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 NMOS 영역에는 게이트 절연막 상부에 일함수가 4.0∼4.4eV가 되도록 저온에서 Ta막 또는 TaNx막을 형성하고, PMOS 영역에는 게이트 절연막 상부에 일함수가 4.8∼5.2eV가 되도록 고온에서 Ta막 또는 TaNx막을 형성함으로써 NMOS 영역 및 PMOS 영역 모두에서 표면 채널(surface channel) CMOS 소자를 구현하여 문턱 전압을 낮출 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor manufacturing method of a semiconductor device. In particular, in the NMOS region, a Ta film or a TaNx film is formed at a low temperature such that the work function is 4.0 to 4.4 eV on the gate insulating film. The present invention relates to a transistor manufacturing method of a semiconductor device capable of lowering a threshold voltage by forming a surface channel CMOS device in both an NMOS region and a PMOS region by forming a Ta film or a TaNx film at a high temperature so as to be 4.8 to 5.2 eV.
반도체 소자에서 현재 양산중인 DRAM 및 논리 소자의 게이트 절연막으로는 실리콘 산화막(SiO2)이 주로 사용되고 있으며, 디자인룰이 축소됨에 따라 실리콘 산화막의 두께는 터널링 한계인 25∼30Å 이하로 줄어드는 추세에 있다.Silicon oxide film (SiO 2 ) is mainly used as a gate insulating film for DRAM and logic devices currently in mass production in semiconductor devices. As the design rule is reduced, the thickness of the silicon oxide film is decreasing to less than or equal to 25-30 dB, which is a tunneling limit.
0.1㎛ 이하 DRAM의 경우 게이트 절연막의 두께는 30∼35Å 정도로 예상되며, 논리 소자의 경우 게이트 유전체막의 두께는 13∼15Å 정도로 예상된다. 그러나, 폴리실리콘으로 게이트 전극을 형성할 때 폴리실리콘의 공핍(depletion) 현상에 의하여 전기적으로 증가되는 게이트 절연막의 두께가 3∼8Å 정도되기 때문에 15∼30Å 정도로 유효 게이트 절연막 두께(Teff)를 감소시키는데 큰 장애가 되고 있다. 따라서, 최근 이를 극복하기 위한 노력의 일환으로 고유전 물질을 게이트 절연막으로 사용하는 연구가 진행되고 있다. 한편으로는 폴리실리콘 대신에 금속으로 게이트 전극을 형성함으로써 폴리실리콘의 공핍 현상을 최소화하는 방향으로 연구가 진행되고 있다. 뿐만 아니라 폴리실리콘으로 게이트 전극을 형성하고, p형 불순물, 예를들어 붕소를 이용하여 접합 영역을 형성하는 경우에 발생되는 붕소 침투(boron penetration)와 같은 문제 또한 금속으로 게이트 전극을 형성함으로써 방지할 수 있기 때문에 최근 많은 연구가 집중되고 있다.In the case of DRAMs of 0.1 mu m or less, the thickness of the gate insulating film is expected to be about 30 to 35 GPa, and in the case of logic devices, the thickness of the gate dielectric film is expected to be about 13 to 15 GPa. However, when the gate electrode is formed of polysilicon, the thickness of the gate insulating film electrically increased due to depletion of polysilicon is about 3 to 8 microseconds, so the effective gate insulating film thickness T eff is reduced to about 15 to 30 microseconds. It is becoming a big obstacle. Therefore, recently, as part of efforts to overcome this problem, researches on using a high dielectric material as a gate insulating film have been conducted. On the other hand, research is being conducted to minimize the depletion phenomenon of polysilicon by forming gate electrodes made of metal instead of polysilicon. In addition, problems such as boron penetration generated when the gate electrode is formed of polysilicon and the junction region is formed using p-type impurities such as boron can also be prevented by forming the gate electrode with metal. Recently, a lot of research has been concentrated.
금속으로 게이트 전극을 형성하기 위해 TiN 또는 WN을 중심으로 많은 연구가 진행되어 왔다, 그러나, 이들은 일함수(work function)가 4.75∼4.85eV 정도이기 때문에 미드갭(midgap) 일함수에서 가전자대(valence band)쪽으로 가깝게 일함수가 형성된다. 상기의 일함수는 표면 채널 PMOS의 경우 어느 정도 적합한 수준이라고 할 수 있으나, NMOS의 경우 채널 도핑을 2∼5×1017/㎤ 정도로 가져갈 때 문턱 전압이 거의 0.8∼1.2V 정도가 됨을 의미한다. 즉, 이러한 경우 저전압 또는 저전력의 특성을 갖는 고성능 소자에서 요구되는 0.3∼0.6V의 문턱 전압 타겟을 만족시킬 수 없게 된다. 따라서, NMOS와 PMOS에서 동시에 0.3∼0.6V 정도의 낮은 문턱 전압을 얻기 위해서는 NMOS의 경우 일함수가 약 4.0∼4.4eV, PMOS의 경우 일함수가 약 4.8∼5.2eV 정도를 갖는 이중 금속 전극을 사용하는 것이 바람직하다.Much research has been conducted around TiN or WN to form gate electrodes from metals, however, they have valence at midgap work function because the work function is about 4.75 to 4.45 eV. The work function is formed close to the band). The above work function can be said to be suitable to some extent in the case of the surface channel PMOS, but in the case of the NMOS, when the channel doping is about 2 to 5 x 10 17 / cm 3, the threshold voltage is almost 0.8 to 1.2V. That is, in such a case, the threshold voltage target of 0.3 to 0.6 V, which is required in a high performance device having low voltage or low power, cannot be satisfied. Therefore, in order to obtain a low threshold voltage of 0.3 to 0.6V at the same time in the NMOS and the PMOS, a double metal electrode having a work function of about 4.0 to 4.4 eV for the NMOS and a work function of about 4.8 to 5.2 eV for the PMOS is used. It is desirable to.
본 발명의 목적은 NMOS 영역에는 낮은 일함수를 갖고, PMOS 영역에는 높은 일함수를 갖는 금속 게이트 전극을 형성함으로써 상기의 문제점을 해결할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 있다.An object of the present invention is to provide a transistor manufacturing method of a semiconductor device which can solve the above problems by forming a metal gate electrode having a low work function in the NMOS region and a high work function in the PMOS region.
본 발명의 다른 목적은 Ta막 또는 TaNx막의 일함수가 증착 온도에 따라 변화하는 것을 이용하여 이중 일함수 금속 게이트 전극을 형성하는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method for fabricating a transistor of a semiconductor device in which a double work function metal gate electrode is formed by using a work function of a Ta film or a TaN x film depending on the deposition temperature.
도 1은 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 도시한 소자의 단면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a cross-sectional view of a device for explaining the transistor manufacturing method of a semiconductor device according to the present invention.
도 2는 게이트 산화막 두께에 따른 TaNx막의 C-V 곡선.2 is a C-V curve of a TaNx film according to the gate oxide film thickness.
도 3(a) 및 도 3(b)는 Ta막 및 TaNx막의 증착 온도에 따른 유효 게이트 산화막 두께 및 그에 따른 플랫밴드 전압 그래프.3 (a) and 3 (b) are graphs of effective gate oxide thicknesses and corresponding flat band voltages according to deposition temperatures of Ta and TaNx films.
도 4(a) 및 도 4(b)는 Ta막 및 TaNx막의 반응성 스퍼터링시 증착 온도에 따른 상분석 결과도.4 (a) and 4 (b) is a phase analysis result according to the deposition temperature during the reactive sputtering of the Ta film and TaNx film.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
A : NMOS 영역B : PMOS 영역A: NMOS area B: PMOS area
11 : 반도체 기판12 : p-웰11 semiconductor substrate 12 p-well
13 : n-웰14 : 게이트 절연막13: n-well 14: gate insulating film
15 : 제 1 Ta막 또는 TaNx막16 : 제 2 Ta막 또는 TaNx막15: first Ta film or TaNx film 16: second Ta film or TaNx film
17 : 금속층18 : 스페이서17 metal layer 18 spacer
19 : p형 접합 영역20 : n형 접합 영역19: p-type junction region 20: n-type junction region
본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판의 소정 영역에 제 1 불순물 및 제 2 불순물을 각각 주입하여 제 1 영역 및 제 2 영역을 확정하는 단계와, 상기 제 1 영역 및 제 2 영역이 확정된 반도체 기판 상부에 게이트 절연막을 형성하는 단계와, 상기 제 1 영역 상부에 제 1 일함수를 갖는 제 1 Ta막을 형성하는 단계와, 상기 제 2 영역 상부에 제 2 일함수를 갖는 제 2 Ta막을 형성하는 단계와, 상기 제 1 및 제 2 Ta막을 포함한 전체 구조 상부에 금속층을 형성하는 단계와, 상기 금속층, 제 1 및 제 2 Ta막, 그리고 게이트 절연막을 패터닝하여 제 1 및 제 2 영역 각각에 게이트 전극을 형성하는 단계와, 상기 제 1 영역의 반도체 기판에 제 1 불순물을 주입하여 제 1 접합 영역을 형성하고, 상기 제 2 영역의 반도체 기판에 제 2 불순물을 주입하여 제 2 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.In the method of manufacturing a transistor of a semiconductor device according to the present invention, the method comprises the steps of: injecting a first impurity and a second impurity into a predetermined region of a semiconductor substrate to determine a first region and a second region, wherein the first region and the second region Forming a gate insulating film over the determined semiconductor substrate, forming a first Ta film having a first work function over the first region, and a second Ta having a second work function over the second region Forming a film, forming a metal layer over the entire structure including the first and second Ta films, patterning the metal layer, the first and second Ta films, and the gate insulating film, respectively, to form first and second regions, respectively. Forming a gate electrode on the semiconductor substrate, forming a first junction region by implanting a first impurity into the semiconductor substrate of the first region, and implanting a second impurity into the semiconductor substrate of the second region It characterized in that made in a step of forming the second junction region.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 1은 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.1 is a cross-sectional view of devices sequentially shown for explaining a method of manufacturing a transistor of a semiconductor device according to the present invention.
도 1을 참조하면, 반도체 기판(11)의 소정 영역에 p형 불순물 및 n형 불순물을 각각 주입하여 p-웰(12) 및 n-웰(13)을 형성함으로써 NMOS 영역(A)과 PMOS 영역(B)을 확정한다. 전체 구조 상부에 게이트 절연막(14)을 형성한다. NMOS 영역(A)의 게이트 절연막(14) 상부에 4.0∼4.4eV 정도의 일함수를 갖는 제 1 Ta막 또는 TaNx막(15)을 형성한다. 한편, PMOS 영역(B)의 게이트 절연막(14) 상부에 4.8∼5.2eV 정도의 일함수를 갖는 제 2 Ta막 또는 TaNx막(16)을 형성한다. 상기 제 1 및 제 2 Ta막 또는 TaNx막(15 및 16)은 각각 5∼500Å의 두께로 형성한다. 전체 구조 상부에 텅스텐등과 같은 저항이 낮은 금속층(17)을 형성한다. NMOS 영역(A) 및 PMOS 영역(B)의 금속층(17), 제 1 및 제 2 Ta막 또는 TaNx막(15 및 16), 그리고 게이트 절연막(14)의 소정 부분을 패터닝하여 게이트 전극을 각각 형성한다. NMOS 영역(A)의 반도체 기판(11)상에 저농도 n형 불순물을 주입한 후 PMOS 영역(B)에 저농도 p형 불순물을 주입한다. 전체 구조 상부에 절연막을 형성한 후 전면 식각 공정을 실시하여 NMOS 영역(A) 및 PMOS 영역(B)에 각각 형성된 게이트 전극 측벽에 스페이서(18)를 각각 형성한다. NMOS 영역(A)의 반도체 기판(11)상에 고농도 n형 불순물을 주입한 후 PMOS 영역(B)에 고농도 p형 불순물을 주입한다. 이에 의해 NMOS 영역(A)에는 LDD 구조의 n형 접합 영역(19)이 형성되고, PMOS 영역(B)에는 LDD 구조의 p형 접합 영역(20)이 형성된다.Referring to FIG. 1, an NMOS region A and a PMOS region are formed by implanting p-type impurities and n-type impurities into predetermined regions of the semiconductor substrate 11 to form p-well 12 and n-well 13, respectively. (B) is confirmed. A gate insulating film 14 is formed over the entire structure. A first Ta film or TaNx film 15 having a work function of about 4.0 to 4.4 eV is formed on the gate insulating film 14 in the NMOS region A. On the other hand, a second Ta film or TaNx film 16 having a work function of about 4.8 to 5.2 eV is formed on the gate insulating film 14 in the PMOS region B. The first and second Ta films or TaNx films 15 and 16 are formed to have a thickness of 5 to 500 GPa, respectively. A low resistance metal layer 17 such as tungsten is formed on the entire structure. The gate electrodes are formed by patterning the metal layers 17, the first and second Ta films or the TaNx films 15 and 16, and the predetermined portions of the gate insulating film 14 in the NMOS region A and the PMOS region B, respectively. do. A low concentration n-type impurity is implanted into the semiconductor substrate 11 of the NMOS region A, and then a low concentration p-type impurity is implanted into the PMOS region B. After forming an insulating film over the entire structure, a front surface etching process is performed to form spacers 18 on sidewalls of gate electrodes formed in the NMOS region A and the PMOS region B, respectively. After the high concentration n-type impurity is implanted into the semiconductor substrate 11 of the NMOS region A, the high concentration p-type impurity is implanted into the PMOS region B. As a result, an n-type junction region 19 having an LDD structure is formed in the NMOS region A, and a p-type junction region 20 having an LDD structure is formed in the PMOS region B. As shown in FIG.
상기에서, 제 1 및 제 2 Ta막 또는 TaNx막(15 및 16)은 스퍼터링 방법, 전구체를 이용한 CVD 방법 또는 어드밴스드(advanced) CVD 방법, 단원자 증착법(atomic layer deposition), 원격 플라즈마(remote plasma) CVD 방법중에서 어느 하나의 방법으로 형성한다.In the above description, the first and second Ta films or TaNx films 15 and 16 may be formed by a sputtering method, a CVD method using a precursor or an advanced CVD method, an atomic layer deposition method, a remote plasma. It is formed by any one of the CVD methods.
스퍼터링 방법을 사용하여 제 1 Ta막 또는 TaNx막(15)이 4.0∼4.4eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 5∼400℃의 온도에서 형성하며, TaNx막의 경우 5∼300℃의 온도에서 형성한다. 이때, TaNx막은 Ta 타겟을 장착한 후 질소 및 Ar을 각각 0∼100sccm 및 5∼100sccm의 양으로 유입시키고, 직류 전원을 0.2∼15kW 인가하는 질소 반응성 스퍼터링 방법으로 형성한다. 한편, 제 2 Ta막 또는 TaNx막(16)이 4.8∼5.2eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 400∼500℃의 온도에서 형성하며, TaNx막의 경우 300∼600℃의 온도에서 형성한다. 이때, TaNx막은 Ta 타겟을 장착한 후 질소 및 Ar을 각각 30∼200sccm 및 5∼30sccm의 양으로 유입시키고, 직류 전원을 0.25∼15kW를 인가하는 질소 반응성 스퍼터링 방법으로 형성한다. 여기서, 질소 및 Ar의 양은 전원에 따라 증감할 수 있다.In order for the first Ta film or TaNx film 15 to have a work function of about 4.0 to 4.4 eV by using the sputtering method, the Ta film is formed at a temperature of 5 to 400 ° C., and a temperature of 5 to 300 ° C. for the TaNx film. Form from. At this time, the TaNx film is formed by a nitrogen reactive sputtering method in which nitrogen and Ar are introduced in amounts of 0 to 100 sccm and 5 to 100 sccm, respectively, and 0.2 to 15 kW of DC power is applied after the Ta target is mounted. On the other hand, in order to make the second Ta film or TaNx film 16 have a work function of about 4.8 to 5.2 eV, the Ta film is formed at a temperature of 400 to 500 ° C., and the TaNx film is formed at a temperature of 300 to 600 ° C. . At this time, the TaNx film is formed by a nitrogen reactive sputtering method in which nitrogen and Ar are introduced in amounts of 30 to 200 sccm and 5 to 30 sccm, respectively, and a DC power source is applied with 0.25 to 15 kW after the Ta target is mounted. Here, the amounts of nitrogen and Ar can be increased or decreased depending on the power source.
그리고, 전구체를 이용한 CVD 또는 어드밴스드(advanced) CVD 방법을 이용하여 제 1 Ta막 또는 TaNx막(15)이 4.0∼4.4eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 200∼400℃의 온도에서 형성하며, TaNx막의 경우 100∼300℃의 온도에서 형성한다. 한편, 제 2 Ta막 또는 TaNx막(16)이 4.8∼5.2eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 400∼700℃의 온도에서 형성하며, TaNx막의 경우 300∼700℃의 온도에서 형성한다. 여기서, Ta 전구체로는 TaCl3, Ta(OC2H5)4, TDMAT, TDEAT중 어느 하나를 사용하며, 질소 소오스로는 NH3, N2, ND3중 어느 하나를 사용한다.In order to make the first Ta film or the TaNx film 15 have a work function of about 4.0 to 4.4 eV by using the precursor CVD or the advanced CVD method, the Ta film is formed at a temperature of 200 to 400 ° C. In the case of the TaNx film, it is formed at a temperature of 100 to 300 ° C. On the other hand, in order to make the second Ta film or the TaNx film 16 have a work function of about 4.8 to 5.2 eV, the Ta film is formed at a temperature of 400 to 700 ° C, and the TaNx film is formed at a temperature of 300 to 700 ° C. . Here, any one of TaCl 3 , Ta (OC 2 H 5 ) 4 , TDMAT, and TDEAT is used as the Ta precursor, and one of NH 3 , N 2 , and ND 3 is used as the nitrogen source.
또한, 단원자 증착법을 이용하여 제 1 Ta막 또는 TaNx막(15)이 4.0∼4.4eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 25∼300℃의 온도에서 형성하며, TaNx막의 경우 25∼250℃의 온도에서 형성한다. 한편, 제 2 Ta막 또는 TaNx막(16)이 4.8∼5.2eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 300∼700℃의 온도에서 형성하며, TaNx막의 경우 250∼700℃의 온도에서 형성한다. 여기서, Ta 전구체로 TaCl3, Ta(OC2H5)4, TDMAT, TDEAT중 어느 하나를 사용하며, 0.05∼3Torr의 압력에서 실시한다. 이들 전구체를 이용하여 제 1 및 제 2 Ta막 또는 TaNx막(15 및 16)을 형성하는 도중에 질소 함량을 조절하기 위해 펌핑(pumping)을 실시한다. 펌핑은 NH3, N2, ND3중 어느 하나를 이용하여 실시하며, 이때, 질소의 조성은 각각의 사이클 수로 제어한다.In addition, in order to make the first Ta film or the TaNx film 15 have a work function of about 4.0 to 4.4 eV by using the monoatomic vapor deposition method, the Ta film is formed at a temperature of 25 to 300 ° C., and the TaNx film is 25 to 250 degrees. Form at a temperature of ° C. On the other hand, in order for the second Ta film or TaNx film 16 to have a work function of about 4.8 to 5.2 eV, the Ta film is formed at a temperature of 300 to 700 ° C, and a TaNx film is formed at a temperature of 250 to 700 ° C. . Here, any one of TaCl 3 , Ta (OC 2 H 5 ) 4 , TDMAT, and TDEAT is used as the Ta precursor, and is carried out at a pressure of 0.05 to 3 Torr. These precursors are used to pump to adjust the nitrogen content during the formation of the first and second Ta films or TaNx films 15 and 16. Pumping is carried out using any one of NH 3 , N 2 , ND 3 , wherein the composition of nitrogen is controlled by the number of cycles.
한편, 원격 플라즈마 CVD 방법을 이용하여 제 1 Ta막 또는 TaNx막(15)이 4.0∼4.4eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 25∼300℃의 온도에서 형성하며, TaNx막의 경우 25∼250℃의 온도에서 형성한다. 한편, 제 2 Ta막 또는TaNx막(16)이 4.8∼5.2eV 정도의 일함수를 갖도록 하기 위해서는 Ta막의 경우 300∼700℃의 온도에서 형성하며, TaNx막의 경우 250∼700℃의 온도에서 형성한다. 여기서, 원격 플라즈마 CVD 방법은 2.0∼9.0㎓의 주파수를 사용하며, 플라즈마를 여기할 때 He, Ar, Kr, Xe중 어느 하나를 사용한다. 또한 사용 가스의 흐름율을 조절하여 Ta와 N의 상대량을 조절한다. 이때, 원격 플라즈마 CVD 방법을 실시할 때 금속 소오스는 웨이퍼 부근에서 분사하여 챔버내로의 주입하며, 질소 소오스는 플라즈마 근처에서 여기시켜서 웨이퍼 부근으로 도입한다.On the other hand, in order to make the first Ta film or the TaNx film 15 have a work function of about 4.0 to 4.4 eV by using the remote plasma CVD method, the Ta film is formed at a temperature of 25 to 300 ° C., and the TaNx film is 25 to Form at a temperature of 250 ° C. On the other hand, in order for the second Ta film or TaNx film 16 to have a work function of about 4.8 to 5.2 eV, the Ta film is formed at a temperature of 300 to 700 ° C, and a TaNx film at a temperature of 250 to 700 ° C. . Here, the remote plasma CVD method uses a frequency of 2.0 to 9.0 GHz, and any one of He, Ar, Kr, and Xe is used to excite the plasma. In addition, the relative amount of Ta and N is adjusted by adjusting the flow rate of the gas used. At this time, when performing the remote plasma CVD method, the metal source is injected near the wafer and injected into the chamber, and the nitrogen source is excited near the plasma and introduced into the wafer.
상기의 방법 이외에도 여러가지 방법, 예를들어 다마신 공정으로 형성하는 게이트 등에서 NMOS와 PMOS 지역에 각각 증착 온도, 조성이 다른 Ta막 또는 TaNx막을 형성하여 일함수를 조절할 수도 있다.In addition to the above-described methods, the work function may be adjusted by forming Ta or TaNx films having different deposition temperatures and compositions in the NMOS and PMOS regions, for example, in gates formed by a damascene process.
통상적으로 게이트 전극의 일함수를 구하기 위해서는 도 2와 같이 몇가지 게이트 산화막의 두께에 대해 정전 용량-전압(capacitance-voltage: 이하, "C-V") 곡선을 구한 후 C-V 곡선에서 각 두께마다 플랫밴드(flatband) 전압을 구한다. 도 2는 TaNx(x=0.5)막의 C-V 곡선을 예로 나타내었다. 여기서, a는 실리콘 산화막이 116.1Å일 경우, b는 실리콘 산화막이 205.9Å일 경우, c는 실리콘 산화막이 290.2Å일 경우, 그리고 d는 실리콘 산화막이 372.7Å일 경우 TaNx막의 C-V 곡선이다. 그후 도 3(a) 및 도 3(b)와 같이 유효 게이트 산화막 두께(Teff)에 따른 플랫밴드 전압 곡선에서 선형 적합시키면(linear fitting) 하나의 직선을 얻게 된다. 이 직선과 Y-축이 만나는 절편값이 (φms/q)에 해당된다. 여기서 φms는 금속의 일함수(φm)와 실리콘 반도체의 일함수(φs)의 차이를 의미한다. 도 3(a)는 Ta에 대하여 25℃ 및 450℃에서 증착한 경우를 나타낸 것이고, 도 3(b)는 TaNx(x=0.8)에 대하여 25℃ 및 450℃에서 증착한 경우를 나타낸 것이다.In general, in order to obtain the work function of the gate electrode, a capacitance-voltage (“CV”) curve is obtained for the thicknesses of several gate oxide layers as shown in FIG. 2, and then a flatband is formed for each thickness in the CV curve. ) Get the voltage. 2 shows an example of a CV curve of a TaNx (x = 0.5) film. Where a is 116.1 ms of silicon oxide, b is 205.9 ms of silicon oxide film, c is 290.2 ms of silicon oxide film, and d is CV curve of TaNx film of 372.7 ms of silicon oxide film. Then, as shown in FIGS. 3 (a) and 3 (b), if a linear fitting is performed on a flat band voltage curve according to the effective gate oxide thickness T eff , one straight line is obtained. The intercept between this straight line and the Y-axis corresponds to (φ ms / q). Here, φ ms means the difference between the work function φ m of the metal and the work function φ s of the silicon semiconductor. Figure 3 (a) shows a case of deposition at 25 ℃ and 450 ℃ for Ta, Figure 3 (b) shows a case of deposition at 25 ℃ and 450 ℃ for TaNx (x = 0.8).
[표 1]은 상기와 같은 방법으로 실험적으로 구한 Ta막 및 TaNx막의 스퍼터링 증착 온도에 따른 각각의 일함수(φm)의 변화를 나타낸다. Ta막의 경우 증착 온도가 25℃인 경우 4.37eV 정도의 일함수를 보이며, 450℃ 이상인 경우는 4.83eV 정도의 일함수를 나타낸다. TaNx막의 경우는 증착 온도가 25℃인 경우 4.27∼4.50eV, 450℃인 경우 4.48∼5.16eV의 일함수를 나타낸다. 이와 같이 Ta막 또는 TaNx막이 증착 온도에 따라 일함수가 크게 달라지는 원인을 살펴본다면 박막상의 초기 핵생성시 원자 운동성의 차이와 더불어 각 증착 온도 조건에서 가장 낮은 자유 에너지를 갖는 상이 다름으로 인한 것이다. 도 4(a) 및 도 4(b)는 Ta막 및 TaNx막의 반응성 스퍼터링시 증착 온도에 따른 박막의 상 변화를 나타낸 것이다. 도 4(a)에서 볼 수 있는 바와 같이 Ta막은 450℃ 이상의 비교적 높은 증착 온도에서 상 전환이 발생하여 알파상이 형성되었다. 이에 반해 도 4(b)에서 볼 수 있는 바와 같이 TaNx막은 300℃ 이상의 비교적 낮은 증착 온도에서 상 전환이 발생한다. 이는 비교적 무거운 원자인 탄탈륨이 원자 운동성을 충분히 가지고 상전이에 필요한 활성화 에너지를 가지기 위해서는 450℃ 이상의 온도가 필요함을 의미한다. TaNx막의 경우에는 가벼운 원소인 질소가 비교적 낮은 온도에서도 쉽게 박막에서 빠져나가 상대적으로 낮은 질소 농도를 함유하고 있는 Ta2N 상이 생성되고, TaNx과 Ta2N이 공존하는 상이 나온 것이다. 또한, TaNx막의 방향성이 증착 온도에 따라 (200)에서 (111)면으로 바뀌고 있는 것인데, 바로 이러한 TaNx막의 방향성 변화가 원자 유동성에 따른 상변화와 더불어 일함수의 결정에 지대한 영향을 준다.Table 1 shows the change of the respective work function φ m according to the sputter deposition temperature of the Ta film and TaNx film experimentally obtained by the above method. In the case of the Ta film, when the deposition temperature is 25 ° C, the work function is about 4.37eV, and when it is 450 ° C or more, the work function is about 4.83eV. In the case of the TaNx film, the work function is 4.27 to 4.50 eV when the deposition temperature is 25 ° C, and 4.48 to 5.16 eV when the temperature is 450 ° C. As described above, when the Ta function or the TaNx film has a large change in work function depending on the deposition temperature, it is due to the difference in atomic motility during initial nucleation of the thin film and the phase having the lowest free energy at each deposition temperature condition. 4 (a) and 4 (b) show the phase change of the thin film according to the deposition temperature during reactive sputtering of the Ta film and the TaNx film. As can be seen in Fig. 4 (a), the Ta film was phase-shifted at a relatively high deposition temperature of 450 DEG C or higher to form an alpha phase. In contrast, as shown in FIG. 4 (b), the TaN x film undergoes phase inversion at a relatively low deposition temperature of 300 ° C. or higher. This means that a relatively heavy atom, tantalum, needs a temperature of 450 ° C. or more in order to have sufficient atomic motility and to have an activation energy necessary for phase transition. In the case of the TaNx film, even at a relatively low temperature, the light element nitrogen easily escapes from the thin film to form a Ta2N phase containing a relatively low nitrogen concentration, and a phase in which TaNx and Ta2N coexist. In addition, the orientation of the TaNx film is changed from the (200) to the (111) plane according to the deposition temperature. This change in the orientation of the TaNx film has a great influence on the determination of the work function along with the phase change according to the atomic fluidity.
상기에서는 CMOS 트랜지스터를 예로하여 설명하였으나, PMOS 트랜지스터 또는 NMOS 트랜지스터 각각에 대해서도 본 발명이 적용된다.In the above description, the CMOS transistor is described as an example, but the present invention also applies to each of the PMOS transistor and the NMOS transistor.
상술한 바와 같이 본 발명에 의하면 NMOS 영역에는 게이트 절연막 상부에 일함수가 4.0∼4.4eV가 되도록, 그리고 PMOS 영역에는 게이트 절연막 상부에 일함수가 4.8∼5.2eV가 되도록 Ta막 또는 TaNx막을 다른 온도에서 형성함으로써 NMOS 영역 및 PMOS 영역 모두에서 표면 채널 CMOS 소자를 구현하여 문턱 전압을 낮출 수 있다.As described above, according to the present invention, the Ta film or the TaNx film is formed at a different temperature so that the work function is 4.0 to 4.4 eV in the NMOS region and the work function is 4.8 to 5.2 eV in the PMOS region. By forming the surface channel CMOS device in both the NMOS region and the PMOS region, the threshold voltage can be lowered.
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