KR100894786B1 - Method of manufacturing a memory device - Google Patents

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Abstract

본 발명은 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판 상부에 다수의 게이트를 형성하는 단계와, 상기 게이트를 포함한 상기 반도체 기판 상부에 제1 절연막으로 질화막을 형성하는 단계와, 상기 게이트 상부와 상기 게이트 사이의 반도체 기판 상부에서보다 상기 게이트의 측벽에서 더 얇은 두께를 가지도록 상기 제1 절연막의 상부에 제2 절연막을 증착하는 단계와, 상기 제2 절연막을 식각하는 단계와, 상기 게이트 사이가 채워지도록 상기 제2 절연막 상부에 제3 절연막을 형성하는 단계를 포함한다. The present invention relates to a method of manufacturing a memory device, the method comprising: forming a plurality of gates on a semiconductor substrate; forming a nitride film on the semiconductor substrate including the gate; Depositing a second insulating film on top of the first insulating film so as to have a thickness thinner on the sidewall of the gate than on a semiconductor substrate between the gates, etching the second insulating film, and filling the gap between the gates Forming a third insulating film on the second insulating film so that the third insulating film is formed on the second insulating film.

DRAM, 랜딩 플러그 콘택 홀, Rc, 질화막, 고밀도 플라즈마 산화막, BPSG막, 보론(B), 인(P) DRAM, landing plug contact hole, Rc, nitride film, high density plasma oxide film, BPSG film, boron (B), phosphorus (P)

Description

메모리 소자의 제조방법{Method of manufacturing a memory device}Method of manufacturing a memory device

도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다. 1A to 1D are cross-sectional views illustrating a method of manufacturing a memory device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film

104 : 제1 도전막 106 : 제2 도전막104: first conductive film 106: second conductive film

108 : 하드 마스크막 110 : 게이트108: hard mask film 110: gate

112 : 소스 및 드레인 접합 114 : 스페이서112 source and drain junction 114 spacer

116 : 제1 절연막 118 : 제2 절연막116: first insulating film 118: second insulating film

120 : 제3 절연막120: third insulating film

본 발명은 메모리 소자의 제조방법에 관한 것으로, 특히, 랜딩 플러그 콘 택(Landing plug contact; LPC) 홀 오픈 마진(open margin)을 확보하여 콘택 저항(Rc)을 개선하기 위한 메모리 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a memory device, and more particularly, to a method of manufacturing a memory device for improving a contact resistance (Rc) by securing a landing plug contact (LPC) hole open margin. It is about.

반도체 소자가 고집적화되어 감에 따라 단위 셀(cell)의 크기는 작아지면서 소자의 동작에 필요한 정전 용량(capacitance)은 약간 씩 증가하는 것이 일반적인 경향이다. As semiconductor devices become more highly integrated, it is common that the size of unit cells decreases while the capacitance required for the operation of the device increases slightly.

이와 같이, 반도체 소자의 고집적화가 이루어짐에 따라 액티브 영역과 게이트의 단면적을 축소화시키고, 전기적으로 확보해야 하는 유전 물질의 두께 또한 최소한으로 감소시켜 반영하고 있다. 구체적으로 설명하면, 66nm 소자에서는 유전 물질을 143Å의 두께로 증착하고, 54nm 소자에서는 유전 물질을 135Å의 두께로 증착하여 유전 물질 증착 두께를 줄이고 있다. As the semiconductor device is highly integrated, the cross-sectional area of the active region and the gate is reduced, and the thickness of the dielectric material to be electrically secured is also minimized and reflected. Specifically, in the 66nm device, dielectric material is deposited to a thickness of 143Å, and in 54nm device, the dielectric material is deposited to a thickness of 135Å, thereby reducing the dielectric material deposition thickness.

그러나, 60nm 이하의 소자에서는 유전 물질의 두께가 두꺼워 랜딩 플러그 콘택(Landing plug contact; LPC) 홀 오픈 공정 시 식각 자체가 어려워 반도체 기판이 제대로 오픈되지 않고 있는 실정이다. 또한, 소자가 축소화되어 가는 것에 비해 두꺼워진 유전 물질의 두께로 인해 게이트 사이의 마진 확보가 어려워지고 있다. 이는 콘택 저항(Rc)이 상승하는 원인이 되기도 한다. However, in the device of 60 nm or less, the thickness of the dielectric material is so high that the semiconductor substrate is not properly opened due to difficulty in etching during the landing plug contact (LPC) hole opening process. In addition, the margin between gates is becoming difficult due to the thicker dielectric material thickness as the device shrinks. This may cause the contact resistance Rc to rise.

본 발명은 랜딩 플러그 콘택(Landing plug contact; LPC) 홀 오픈 마진(open margin)을 확보하여 콘택 저항(Rc)을 개선하기 위한 것이다. The present invention is to improve the contact resistance (Rc) by securing a landing plug contact (LPC) hole open margin.

본 발명의 일 실시 예에 따른 메모리 소자의 제조방법은, 반도체 기판 상부에 다수의 게이트를 형성한다. 게이트를 포함한 반도체 기판 상부에 제1 절연막으로 질화막을 형성한다. 게이트 상부와 게이트 사이의 반도체 기판 상부에서보다 게이트의 측벽에서 더 얇은 두께를 가지도록 제1 절연막의 상부에 제2 절연막을 증착한다. 제2 절연막을 식각한다. 게이트 사이가 채워지도록 제2 절연막 상부에 제3 절연막을 형성한다. In the method of manufacturing a memory device according to an embodiment of the present invention, a plurality of gates are formed on a semiconductor substrate. A nitride film is formed on the semiconductor substrate including the gate as the first insulating film. A second insulating film is deposited on top of the first insulating film to have a thickness thinner on the sidewall of the gate than on the semiconductor substrate between the gate and the gate. The second insulating film is etched. A third insulating film is formed on the second insulating film to fill the gap between the gates.

상기에서, 게이트를 형성한 후 게이트 측벽에 스페이서를 형성하는 단계를 더 포함한다. 제1 절연막은 10Å 내지 50Å의 두께로 형성한다. 제2 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성한다. 제2 절연막은 30Å 내지 200Å의 두께로 형성한다. The method may further include forming spacers on the sidewalls of the gate after forming the gate. The first insulating film is formed to a thickness of 10 GPa to 50 GPa. The second insulating film is formed of a high density plasma (HDP) oxide film. The second insulating film is formed to a thickness of 30 kPa to 200 kPa.

제2 절연막을 식각하는 단계에서 게이트의 측벽에 형성된 제2 절연막이 제거된다. 제2 절연막을 식각하는 단계는 CF4, CHF3 또는 C4F4 가스를 각각 이용하거나, 이를 하나 이상의 가스와 혼합한 혼합 가스를 이용한다. 제3 절연막은 BPSG(Boron Phosphorus Silicate Glass)막으로 형성한다. 제2 절연막을 식각하는 단계는 등방성 식각 공정으로 실시한다. 제3 절연막의 불순물이 제2 절연막을 식각하는 단계 이후 게이트의 상부에 잔여하는 제2 절연막에 의해 반도체 기판 내로 침투되지 않는다. In the etching of the second insulating layer, the second insulating layer formed on the sidewall of the gate is removed. The etching of the second insulating layer uses CF 4 , CHF 3, or C 4 F 4 gas, or a mixed gas mixed with one or more gases. The third insulating film is formed of a BPSG (Boron Phosphorus Silicate Glass) film. The etching of the second insulating layer is performed by an isotropic etching process. Impurities of the third insulating film do not penetrate into the semiconductor substrate by the second insulating film remaining on the gate after the etching of the second insulating film.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다. 1A to 1D are cross-sectional views illustrating a method of manufacturing a memory device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 소자를 형성하기 위한 다수의 소자가 형성된 반도체 기판(100) 상부에 소자 분리막(미도시)을 형성하여 활성 영역과 소자 분리 영역을 정의한다. Referring to FIG. 1A, a device isolation layer (not shown) is formed on a semiconductor substrate 100 on which a plurality of devices for forming a semiconductor device are formed to define an active region and a device isolation region.

그런 다음, 반도체 기판(100) 상부에 게이트 절연막(102) 및 제1 도전막(104)을 형성한다. 이때, 게이트 절연막(102)은 산화물로 형성하고, 제1 도전막(104)은 폴리실리콘막으로 형성한다. 제1 도전막(104) 상부에 제2 도전막(106) 및 하드 마스크막(108)을 형성한다. 이때, 제2 도전막(106)은 텅스텐막으로 형성하고, 하드 마스크막(108)은 질화막으로 형성한다. 식각 공정으로 하드 마스크막(108), 제2 도전막(106), 제1 도전막(104) 및 게이트 절연막(102)을 식각하여 게이트 절연막(102), 제1 도전막(104), 제2 도전막(106) 및 하드 마스크막(108)으로 적층 된 게이트(110)를 형성한다. Thereafter, the gate insulating layer 102 and the first conductive layer 104 are formed on the semiconductor substrate 100. At this time, the gate insulating film 102 is formed of an oxide, and the first conductive film 104 is formed of a polysilicon film. The second conductive film 106 and the hard mask film 108 are formed on the first conductive film 104. At this time, the second conductive film 106 is formed of a tungsten film, and the hard mask film 108 is formed of a nitride film. The hard mask film 108, the second conductive film 106, the first conductive film 104, and the gate insulating film 102 are etched by an etching process to form the gate insulating film 102, the first conductive film 104, and the second. A gate 110 stacked with a conductive film 106 and a hard mask film 108 is formed.

그런 다음, 게이트(110)를 포함한 반도체 기판(100) 상부에 스페이서용 절연막을 형성한 후 게이트(110) 사이에 이온 주입 마스크(미도시)를 이용한 이온 주입 공정을 실시하여 소스 및 드레인 접합(112)을 형성한다. Thereafter, an insulating film for spacers is formed on the semiconductor substrate 100 including the gate 110, and then an ion implantation process using an ion implantation mask (not shown) is performed between the gates 110, so that the source and drain junctions 112 are formed. ).

그런 다음, 식각 공정으로 스페이서용 절연막을 식각하여 게이트(110) 측벽에만 잔류하는 스페이서(114)를 형성한다. Then, the spacer insulating film is etched by the etching process to form the spacer 114 remaining only on the sidewall of the gate 110.

도 1b를 참조하면, 게이트(110) 및 스페이서(114)를 포함한 반도체 기판(100) 상부에 제1 절연막(116)을 형성한다. 이때, 제1 절연막(116)은 질화막을 이용하여 10Å 내지 50Å의 두께로 형성한다. 후속 공정으로 BPSG(Boron Phosphorus Silicate Glass)막을 이용하여 게이트(110) 사이를 채우는 공정을 실시하게 된다. 이때, BPSG막 형성 공정 시 반도체 기판(100)으로 보론(B) 또는 인(P)이 침투할 우려가 있어 이를 방지하기 위해 기존에는 BPSG막 형성 공정 전에 절연막을 100Å 이상의 두께로 증착하였다. 그러나, 100Å 이상의 두꺼운 두께로 증착된 절연막으로 인하여 후속 공정인 랜딩 플러그 콘택(Landing plug contact; LPC) 홀 오픈 공정 시 반도체 기판(100)이 제대로 오픈되지 않았다. Referring to FIG. 1B, a first insulating layer 116 is formed on the semiconductor substrate 100 including the gate 110 and the spacer 114. At this time, the first insulating film 116 is formed to a thickness of 10 to 50 kHz using a nitride film. Subsequently, a process of filling the gates 110 using a BPSG (Boron Phosphorus Silicate Glass) film is performed. In this case, boron (B) or phosphorus (P) may penetrate into the semiconductor substrate 100 during the BPSG film formation process. In order to prevent this, the insulating film was previously deposited to a thickness of 100 kPa or more before the BPSG film formation process. However, the semiconductor substrate 100 did not open properly during the landing plug contact (LPC) hole opening process, which is a subsequent process due to an insulating layer deposited to a thickness of 100 Å or more.

소자가 축소화되어 감에 따라 66nm 소자에서는 절연막을 143Å의 두께로 증착하고, 54nm 소자에서는 절연막을 135Å의 두께로 증착하여 절연막 증착 두께를 줄이고 있으나, 랜딩 플러그 콘택(LPC) 홀 오픈 공정 시 반도체 기판(100)이 제대로 오픈되지 않고 있는 실정이다. 따라서, 본 발명에서는 제1 절연막(116)을 10Å 내지 50Å의 두께로 형성하였다. As the device shrinks, an insulating film is deposited to a thickness of 143 66 in a 66 nm device, and an insulating film is deposited to a thickness of 135 Å in a 54 nm device, but the thickness of the insulating film is reduced. 100) is not open properly. Therefore, in the present invention, the first insulating film 116 is formed to a thickness of 10 kPa to 50 kPa.

도 1c를 참조하면, 제1 절연막(116) 상부에 제2 절연막(118)을 형성한다. 이때, 제2 절연막(118)은 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 이용하여 30Å 내지 200Å의 두께로 형성한다. 고밀도 플라즈마(HDP) 산화막은 공정 특성상 게이트(110) 상부와 게이트(110) 사이의 반도체 기판(100) 상부에는 증착이 두껍게 이루어지나, 게이트(110) 측벽에는 게이트(110) 상부와 게이트(110) 사이의 반도체 기판(100) 상부에 비해 증착이 거의 이루어지지 않는다. 제2 절연막(118)으로 고밀도 플라즈마(HDP) 산화막을 이용하는 것은 고밀도 플라즈마(HDP) 산화막 특성으로 후속 공정인 BPSG막 형성 공정 시 게이트(110) 사이를 채우기 위한 갭필(gap-fill) 마진을 확보하고 BPSG막의 보론(B) 또는 인(P)이 반도체 기판(100) 내로 침투하는 것을 방지하기 위해서이다. Referring to FIG. 1C, a second insulating layer 118 is formed on the first insulating layer 116. In this case, the second insulating layer 118 is formed to have a thickness of 30 kV to 200 kV using a high density plasma (HDP) oxide film. Due to the process characteristics, a high density plasma (HDP) oxide film is deposited on the semiconductor substrate 100 between the gate 110 and the gate 110, but is deposited on the sidewall of the gate 110 and the gate 110. Compared to the upper portion of the semiconductor substrate 100 between the deposition is rarely made. Using a high density plasma (HDP) oxide film as the second insulating film 118 is a high density plasma (HDP) oxide film property to ensure a gap-fill gap to fill between the gate 110 during the subsequent BPSG film formation process This is for preventing boron B or phosphorus P of the BPSG film from penetrating into the semiconductor substrate 100.

도 1d를 참조하면, 식각 공정으로 게이트(110) 측벽에 형성된 제2 절연막(118)을 제거한다. 이때, 제2 절연막(118)은 CF4, CHF3 또는 C4F4 가스를 각각 이용하거나, 이를 하나 이상의 가스와 혼합한 혼합 가스를 이용하여 등방성 식각 공정으로 제거한다. 게이트(110) 측벽에 형성된 제2 절연막(118)을 제거하는 것은 후속 공정인 BPSG막 형성 공정 시 게이트(110) 측벽에 형성된 제2 절연막(118)으로 인해 보이드(void)가 발생하는 것을 방지하기 위해서이다. 따라서, 제2 절연막(118)은 게이트(110) 상부와 게이트(110) 사이의 반도체 기판(100) 상부에만 잔류하게 된다. Referring to FIG. 1D, the second insulating layer 118 formed on the sidewall of the gate 110 is removed by an etching process. In this case, the second insulating layer 118 may be removed by an isotropic etching process using CF 4 , CHF 3, or C 4 F 4 gas, or using a mixed gas mixed with one or more gases. Removing the second insulating film 118 formed on the sidewall of the gate 110 prevents the generation of voids due to the second insulating film 118 formed on the sidewall of the gate 110 during the subsequent BPSG film forming process. For that. Therefore, the second insulating layer 118 remains only on the semiconductor substrate 100 between the gate 110 and the gate 110.

그런 다음, 게이트(110) 사이가 채워지도록 제2 절연막(118) 상부에 제3 절연막(120)을 형성한다. 이때, 제3 절연막(120)은 BPSG막으로 형성한다. 이렇게 반도체 기판(100) 상부에 제2 절연막(118)인 고밀도 플라즈마(HDP) 산화막을 두껍게 증착함으로써 제3 절연막(120)인 BPSG막 형성 공정 시 BPSG막의 보론(B) 또는 인(P)이 반도체 기판(100) 내로 침투하는 것을 방지할 수 있다. Thereafter, the third insulating layer 120 is formed on the second insulating layer 118 so as to be filled between the gates 110. In this case, the third insulating layer 120 is formed of a BPSG film. In this manner, the high density plasma (HDP) oxide film, which is the second insulating film 118, is thickly deposited on the semiconductor substrate 100, so that the boron (B) or phosphorus (P) of the BPSG film is formed during the BPSG film forming process, which is the third insulating film 120. Penetration into the substrate 100 can be prevented.

상기와 같이, 제1 절연막(116)을 기존에 비해 얇은 두께인 10Å 내지 50Å의 두께로 형성함으로써 후속 공정인 랜딩 플러그 콘택(LPC) 홀 오픈 공정 시 반도체 기판(100)을 제대로 오픈시킬 수 있다. 이렇게 랜딩 플러그 콘택(LPC) 홀을 오픈시킴으로써 콘택 저항(Rc)도 개선할 수 있다. As described above, the semiconductor substrate 100 may be properly opened during the landing plug contact (LPC) hole opening process, which is a subsequent process, by forming the first insulating layer 116 to have a thickness of 10 μs to 50 μs, which is thinner than that of the conventional film. In this way, the contact resistance Rc may be improved by opening the landing plug contact LPC hole.

또한, 제1 절연막(116)을 얇은 두께로 형성하고, 반도체 기판(100) 상부를 제2 절연막(118)인 고밀도 플라즈마(HDP) 산화막으로 두껍게 증착함으로써 제3 절연막(120)인 BPSG막 형성 공정 시 BPSG막의 보론(B) 또는 인(P)이 반도체 기판(100) 내로 침투하는 것을 방지할 수 있다. In addition, the BPSG film forming process of the third insulating film 120 is formed by forming the first insulating film 116 to a thin thickness and depositing the upper portion of the semiconductor substrate 100 thickly with a high density plasma (HDP) oxide film, which is the second insulating film 118. It is possible to prevent boron B or phosphorus P of the BPSG film from penetrating into the semiconductor substrate 100.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 제1 절연막을 기존에 비해 얇은 두께인 10Å 내지 50Å의 두께로 형성함으로써 후속 공정인 랜딩 플러그 콘택(Landing plug contact; LPC) 홀 오픈 공정 시 반도체 기판을 제대로 오픈시킬 수 있다. First, since the first insulating film is formed to a thickness of 10 kV to 50 kW, which is thinner than the conventional film, the semiconductor substrate may be properly opened during a subsequent landing plug contact (LPC) hole opening process.

둘째, 랜딩 플러그 콘택(LPC) 홀을 오픈시킴으로써 콘택 저항(Rc)도 개선할 수 있다. Second, the contact resistance Rc may also be improved by opening the landing plug contact LPC hole.

셋째, 제1 절연막을 얇은 두께로 형성하고, 반도체 기판 상부를 제2 절연막인 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 두껍게 증착함으로써 제3 절연막인 BPSG(Boron Phosphorus Silicate Glass)막 형성 공정 시 BPSG막의 보론(B) 또는 인(P)이 반도체 기판 내로 침투하는 것을 방지할 수 있다.Third, BPSG is formed in the process of forming a BPSG (Boron Phosphorus Silicate Glass) film, which is a third insulating film, by forming the first insulating film in a thin thickness and depositing a thick upper portion of the semiconductor substrate with a high density plasma (HDP) oxide film, which is the second insulating film. It is possible to prevent the boron (B) or phosphorus (P) of the film from penetrating into the semiconductor substrate.

Claims (11)

반도체 기판 상부에 다수의 게이트를 형성하는 단계;Forming a plurality of gates over the semiconductor substrate; 상기 게이트를 포함한 상기 반도체 기판 상부에 제1 절연막으로 질화막을 형성하는 단계;Forming a nitride film with a first insulating film on the semiconductor substrate including the gate; 상기 게이트 상부와 상기 게이트 사이의 반도체 기판 상부에서보다 상기 게이트의 측벽에서 더 얇은 두께를 가지도록 상기 제1 절연막의 상부에 제2 절연막을 증착하는 단계;Depositing a second insulating film on top of the first insulating film so as to have a thickness thinner on the sidewall of the gate than on the semiconductor substrate between the gate and the gate; 상기 제2 절연막을 식각하는 단계; 및Etching the second insulating film; And 상기 게이트 사이가 채워지도록 상기 제2 절연막 상부에 제3 절연막을 형성하는 단계를 포함하는 메모리 소자의 제조방법.And forming a third insulating film on the second insulating film so as to fill the gap between the gates. 제1항에 있어서,The method of claim 1, 상기 게이트를 형성한 후 상기 게이트 측벽에 스페이서를 형성하는 단계를 더 포함하는 메모리 소자의 제조방법. And forming a spacer on the gate sidewall after forming the gate. 삭제delete 제1항에 있어서, The method of claim 1, 상기 제1 절연막은 10Å 내지 50Å의 두께로 형성하는 메모리 소자의 제조방법. The first insulating film is a method of manufacturing a memory device having a thickness of 10 ~ 50Å. 제1항에 있어서, The method of claim 1, 상기 제2 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성하는 메모리 소자의 제조방법.And the second insulating film is formed of a high density plasma (HDP) oxide film. 제1항에 있어서, The method of claim 1, 상기 제2 절연막은 30Å 내지 200Å의 두께로 형성하는 메모리 소자의 제조방법.The second insulating film is a method of manufacturing a memory device to form a thickness of 30 ~ 200Å. 제1항에 있어서,The method of claim 1, 상기 제2 절연막을 식각하는 단계에서 상기 게이트의 측벽에 형성된 상기 제2 절연막이 제거되는 메모리 소자의 제조방법.And etching the second insulating film to remove the second insulating film formed on sidewalls of the gate. 제1항에 있어서, The method of claim 1, 상기 제2 절연막을 식각하는 단계는 CF4, CHF3 또는 C4F4 가스를 각각 이용하거나, 이를 하나 이상의 가스와 혼합한 혼합 가스를 이용하는 메모리 소자의 제조방법.The etching of the second insulating layer may be performed using a CF 4 , CHF 3 or C 4 F 4 gas, respectively, or using a mixed gas mixed with at least one gas. 제1항에 있어서, The method of claim 1, 상기 제2 절연막을 식각하는 단계는 등방성 식각 공정으로 실시하는 메모리 소자의 제조방법.Etching the second insulating layer is performed by an isotropic etching process. 제1항에 있어서, The method of claim 1, 상기 제3 절연막은 BPSG(Boron Phosphorus Silicate Glass)막으로 형성하는 메모리 소자의 제조방법.The third insulating film is a memory device manufacturing method of forming a BPSG (Boron Phosphorus Silicate Glass) film. 제1항에 있어서,The method of claim 1, 상기 제3 절연막의 불순물이 상기 제2 절연막을 식각하는 단계 이후 상기 게이트의 상부에 잔여하는 상기 제2 절연막에 의해 상기 반도체 기판 내로 침투되지 않는 메모리 소자의 제조방법. And an impurity of the third insulating film is not penetrated into the semiconductor substrate by the second insulating film remaining on the gate after etching the second insulating film.
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