KR100890332B1 - 반도체 장치 제조 방법 - Google Patents

Abstract

선후 관계에 있는 두 노광 공정에서 후단계 노광 공정의 웨이퍼 에지부 포토레지스트막 제거시의 외측단으로부터의 폭이 선단계 노광 공정의 웨이퍼 에지부 포토레지스트막 제거시의 외측단으로부터의 폭보다 더 크도록 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법이 개시된다. 본 발명은 반도체 장치를 형성하기 위한 일련의 공정에서 모든 노광 공정에서 적용될 수도 있으나, 전체 노광 공정 가운데 연속되는 몇 단계의 노광 공정에 대해서만 적용될 수도 있다.

본 발명에 따르면 반도체 장치 형성을 위한 공정에서 전단계의 적층막 위에 후단계의 물질이 계속적으로 덮여 이들 물질이 이후의 기계적 접촉이나 열 충격에 의해 균열 탈락되고 파티클 문제를 야기하는 것을 예방할 수 있다.

Description

반도체 장치 제조 방법{Method of fabricating semiconductor devices}

도1 내지 도3은 본 발명 방법의 주요 단계들을 나타내는 공정 단면도들이다.

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 반도체 장치 제조를 위한 노광공정 중 웨이퍼 에지부 포토레지스트 제거 방법에 관한 것이다.

반도체 장치는 반도체 기판에 도체 및 부도체, 반도체 막을 형성하고 가공하여 전자, 전기 소자 및 배선을 형성하여 이루어지는 회로 장치의 일종이다. 반도체 장치의 고집적화가 진행되면서 반도체 장치는 매우 복잡하고 정밀하게 이루어지고 있으며, 그 형성 공정은 극도로 정밀하게 조건이 제어될 필요가 있다.

반도체 장치의 소자 고집적화는 막을 기판에 적층하고 노광 공정과 식각 공정을 통해 그 막을 패터닝 가공할 수 있기 때문에 이루어질 수 있다. 노광 공정은 기판에 대상 막을 적층한 뒤 대상 막 위로 포토레지스트막을 적층하고 패턴 이 형성된 포토마스크 혹은 레티클을 통해 빛을 조사하여 결과적으로 포토레지스트막으로 이루어진 패턴을 형성하는 작업이다.

웨이퍼에 포토레지스트막을 형성할 때 웨이퍼 이송이나 고정을 위한 기계적인 수단이 웨이퍼를 파지할 때 그 부분에서 포토레지스트 막이 떨어져 공정상의 오염을 유발할 수 있고, 이런 부분에 기판 결함이 발생할 위험도 높다. 따라서 노광 공정에서는 통상 웨이퍼 에지에서 포토레지스트막을 일정 폭으로 제거하는 작업을 하게 된다.

일반적으로 웨이퍼 에지의 포토레지스트를 제거하는 방법에는 두가지가 있으며, 이는 포토레지스트 공정이 이루어지는 트랙에서 행해진다. 첫번째 방법은 용제(Thinner)를 웨이퍼 에지에 뿌려 줌으로써 포토레지스트를 녹여 제거하는 EBR(Edge Bead Removal)이고, 두번째 방법은 에지를 칩 패턴 노광과 별도로 노광하여 현상함으로써 이 부분의 포토레지스트막을 제거하는 WEE(wafer edge exposure)이다.

그런데, 종래의 포토레지스트 제거 방법은 제거되는 부분에서 웨이퍼 끝단에서부터 정확한 거리만큼 포토레지스트를 제거하지 못한다는 문제가 있다. 즉, 0.5mm 정도의 오차를 수반할 수 있다.(정확도 수백㎛이하).

따라서, 반복적으로 동일한 웨이퍼 에지 영역에 대한 EBR이나 WEE가 시행된다고 하여도 항상 동일한 범위에서 포토레지스트가 제거되는 것은 아니며, 경우에 따라서는 제거되어야 할 영역에서 포토레지스트가 제거되지 않아 그 영역에 각 공정에서 적층되는 막들이 누적적으로 쌓이는 경우가 생길 수 있다.

이런 누적적으로 생기는 막들은 이후의 열공정에서 다른 막들 사이의 열스트레스 등으로 인하여 균열을 일으키면서 해당 부분에서 탈락되어 웨이퍼의 다른 부 분에 부착될 수 있다. 특히 이런 막이 누적된 부분에 어느 노광 단계에서 EBR이나 WEE가 이루어지면서 노출이 되어 척이나 로봇 아암이 기계적으로 닿게 되면 적층막의 크랙이 발생하기 쉽다. 이런 크랙은 다음 공정단계에서 웨이퍼로부터 분리되어 파티클로 작용할 수 있고, 노광 공정에서 일부 영역에 패턴 전사를 방해하는 역할도 할 수 있다.

본 발명은 상술한 종래 노광공정에서의 EBR이나 WEE가 정확히 이루어지지 못하는 데서 오는 문제점을 해결하기 위한 것으로, 웨이퍼 에지 영역에서 부정확한 포토레지스트막 제거로 인하여 오는 파티클의 발생과 이로 인한 후속 공정에서의 공정 불량의 발생을 방지할 수 있는 반도체 장치 제조 방법을 제공하는 것을 목적으로 한다.

보다 구체적으로 종래의 부정확한 웨이퍼 에지부 포토레지스트막 제거로 인하여 다수의 공정막이 웨이퍼 에지부에 적층되는 것을 방지할 수 있는 반도체 장치 제조 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은, 선후 관계에 있는 두 노광 공정에서 후단계 노광 공정의 웨이퍼 에지부 포토레지스트막 제거시의 외측단으로부터의 폭이 선단계 노광 공정의 웨이퍼 에지부 포토레지스트막 제거 시의 외측단으로부터의 폭보다 더 크도록 이루어지는 것을 특징으로 한다.

본 발명은 반도체 장치를 형성하기 위한 일련의 공정에서 모든 노광 공정에 적용될 수도 있으나, 전체 노광 공정 가운데 연속되는 몇 단계의 노광 공정에 대해서만 적용될 수도 있다.

본 발명이 어느 반도체 장치 제조에 필요한 전체 노광 공정에 사용될 경우를 전제할 때, 본 발명은 노광 공정의 수가 적은 반도체 장치 제조에서 특히 용이하게 적용될 수 있다.

후단계의 노광 공정에서의 에지부 포토레지스트막 제거 폭은 선단계에서의 제거 폭보다 일정 폭, 가령 0.5mm 씩 증가하도록 반도체 장치 제조 공정이 이루어질 수 있다.

이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.

도1은 반도체 공정에서 하부 기판(1)에 대상막 가령 층간 절연막(10)을 적층하고 그 위로 제1 포토레지스트막(20)을 형성한 상태이며, 웨이퍼의 가장자리로부터 a에 해당하는 폭만큼 에지부 포토레지스트막 제거가 이루어진 상태이다. 이때 에지부 포토레지스트막 제거 폭은 2mm 정도로 한다. 포토레지스트막 제거는 화학적으로 용매를 이용하여 제거하는 방법(EBR)과 에지부 노광 후 현상 제거(WEE)하는 방법 모두가 가능하다.

노광 공정에서 노광 후 현상 제거(WEE)가 이루어지는 과정을 간단히 살펴보면, 소프트 베이크(soft bake)가 끝난 웨이퍼는 스텝퍼의 OF 검출기로 이동된 후에 가장 먼저 웨이퍼 노치 정렬(wafer notch alignment)이 실시되고, 웨이퍼 노치 정 렬이 완료된 후에는 웨이퍼 스테이지(wafer stage)로 이동되어 웨이퍼 EGA 정렬(wafer EGA alignment)이 실시되게 된다. 이어 웨이퍼 EGA 정렬된 웨이퍼에 대한 패턴 노광(wafer pattern exposure)이 실시되고, 패턴 노광이 완료된 웨이퍼는 트랙의 WEE 유닛(unit)으로 이동하여서, WEE 공정이 실시된다. WEE 공정 후 현상 과정에서 노광된 부분의 포토레지스트는 에지부를 포함하여 모두 제거된다. 패턴 형성부에는 식각 마스크 패턴이 형성된다.

이후, 제1 포토레지스트막(20)으로 이루어지는 식각 마스크를 이용하여 식각을 실시하는 단계에서 에지부에 대한 층간 절연막 제거도 함께 이루어진다. 따라서, 에지부는 층간 절연막이나 기타 이물질이 없는 상태로 하부 기판 형성시와 동일한 상태를 이루게 된다

도2를 참조하면, 전 단계의 제1 포토레지스트막(20)이 층간 절연막(10')에 대한 콘택 홀 등 패터닝 과정을 거친 후 애싱 등의 방법으로 제거된다. 그리고 제1 포토레지스트막(20)이 제거된 상태에서 가령 콘택홀을 채울 도전막(30)이 적층된다.

도전막(30)은 층간 절연막(10')에 형성된 콘택홀(미도시)을 채우는 외에 층간 절연막 상층에서 패터닝을 통해 배선을 형성할 수 있다. 따라서 도전막(30)에 대한 패터닝 작업이 이루어지기 위해 도전막(30) 위로 제2 포토레지스트막(40)이 형성된다. 제2 포토레지스트막에 대한 에지부 제거가 이루어진다. 이때 제2 포토레지스트막 에지부 제거는 전단계의 에지부 제거폭 a보다 0.5mm 정도 넓은 제거폭 b로 이루어질 수 있다. 가령 a가 2mm일때, b는 2.5mm 정도로 한다.

이전 단계에서 에지부 제거폭 내에서 층간 절연막은 깨끗이 제거되므로 이 단계에서도 에지부에 층간 절연막이 잔류된 위에 도전막이 덧씌워지는 형태는 방지된다.

도3을 참조하면, 도2의 상태에서 배선 형성을 위한 도전막(30)에 대한 패터닝을 실시한다. 따라서, 에지부는 제2 포토레지스트막(40)으로 이루어진 식각 마스크 패턴의 보호를 받지 못하므로 도전막(30)이 모두 제거될 수 있고, 폭 b에 대해 제거된 도전막(30')이 남게 된다. 이 과정에서 층간 절연막(10") 일부가 식각될 수도 있다. 결과적으로 에지부 폭 a는 여전히 깨끗한 상태로, 이물질이 적층되고, 탈락될 위험은 방지된다. 그리고 에지부에 남는 프로파일도 하부 막이 넓고, 안정적인 프로파일을 이루게 된다.

이상의 예에서 하나의 층간 절연막과 하나의 배선 형성용 도전막을 예시하고 있으나, 통상 반도체 장치는 다층 배선으로 이루어지므로 각 층마다 이런 작업이 반복적으로 이루어질 수 있다. 그런데, 배선 층수가 많은 경우 이렇게 에지폭을 계속 줄여갈 수는 없으므로 2층 혹은 4층마다 에지부 포토레지스트막 제거폭을 환원시켜 주기적으로 진행할 수 있다.

이런 경우에는 층간 절연막은 에지부 인근의 패턴 형성부에는 점차 줄어드는 폭이 아닌 수직측벽 형태로 쌓일 수 있으나, 통상의 막 두께를 고려할 때 막두께는 에지부 포토레지스트 제거폭보다 매우 작으므로 에지부에는 여전히 동일한 폭(가령 2mm) 정도의 깨끗한 표면을 유지할 수 있다.

또한, 본 발명에서 도전막의 패턴은 에지부에 인접한 부분에서 드러나게 적 층될 가능성이 적으므로 실질적으로는 다층 배선의 층간 절연막 층수가 실질적인 의미를 가지므로 층간 절연막에 대해서만 본원과 같이 에지부 포토레지스트 제거폭을 점차 늘려가는 방식을 취할 수 있다. 특히, 도전막이 층간 절연막에 매립되는 형태인 다마신 공정이나 듀얼 다마신 공정에서는 층간 절연막에 대해만 에지부 포토레지스트 제거폭을 줄여가는 본원을 적용하는 것으로 충분하게 될 수 있다.

본원 발명은 층 구조가 비교적 적은 씨모스 이미지 센서(CIS) 등에 보다 용이하게 적용될 수 있다.

본 발명에 따르면 반도체 장치 형성을 위한 복수의 회로 패턴 형성을 위한 노광 단계 가운데 적어도 일부 단계들에서 후 단계의 노광시 에지부 포토레지스트 제거폭이 더 넓게 되어 전단계의 적층막 위에 후단계의 물질이 계속적으로 덮여 이후의 기계적 접촉이나 열 충격에 의해 균열 탈락되고 파티클 문제를 야기하는 것을 예방할 수 있다.

Claims (5)

1. 반도체 장치 제조를 위한 노광 공정 가운데 선후 관계에 있는 적어도 두 노광 공정에서 후단계 노광 공정의 웨이퍼 에지부 포토레지스트막 제거시의 외측단으로부터의 폭이 선단계 노광 공정의 웨이퍼 에지부 포토레지스트막 제거시의 외측단으로부터의 폭보다 더 크도록 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
2. 제 1 항에 있어서,

   상기 선후 관계에 있는 적어도 두 노광 공정은 노광 공정으로서는 서로 연속되는 관계에 있는 것을 특징으로 하는 반도체 장치 제조 방법.
3. 제 1 항에 있어서,

   상기 선후 관계에 있는 두 노광 공정은 노광 공정으로서는 서로 연속되는 관계에 있는 두 층간 절연막 식각을 위한 노광 공정인 것을 특징으로 하는 반도체 장치 제조 방법.
4. 제 3항에 있어서,

   상기 두 층간 절연막 가운데 적어도 하층의 층간 절연막에는 듀얼 다마신 공정을 통해 배선이 형성되는 단계가 구비되는 것을 특징으로 하는 반도체 장치 제조 방법.
5. 제 1 항에 있어서,

   상기 후단계 노광 공정의 웨이퍼 에지부 포토레지스트막 제거시의 외측단으로부터의 폭이 상기 선단계 노광 공정의 웨이퍼 에지부 포토레지스트막 제거시의 외측단으로부터의 폭보다 0.5mm 씩 증가하도록 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.

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