KR100885779B1 - High voltage transistor in flash memory device - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 페이지 버퍼의 고전압 트랜지스터 영역의 구성에 있어 고전압 콘택의 배열 구조에 맞추어 콘택이 고전압 활성 영역의 중앙부에 위치하도록 고전압 활성 영역의 패턴을 조절하여 형성함으로써, 오버레이 마진 부족에 의한 누설 전류를 방지할 수 있는 플래시 메모리 소자의 고전압 트랜지스터를 개시한다.The present invention adjusts the pattern of the high voltage active region so that the contact is located at the center of the high voltage active region in accordance with the arrangement of the high voltage contact in the configuration of the high voltage transistor region of the page buffer of the flash memory device. A high voltage transistor of a flash memory device capable of preventing leakage current is disclosed.

고전압 트랜지스터, 누설 전류, 고전압 활성 영역 High Voltage Transistors, Leakage Current, High Voltage Active Region

Description

플래시 메모리 소자의 고전압 트랜지스터{High voltage transistor in flash memory device}High voltage transistor in flash memory device

도 1은 종래 기술에 따른 플래시 메모리 소자의 고전압 트랜지스터를 설명하기 위한 소자의 레이아웃도이다.1 is a layout diagram of a device for describing a high voltage transistor of a flash memory device according to the related art.

도 2a 내지 도 2c는 도 1의 비트라인별 단면도이다. 2A through 2C are cross-sectional views of the bit lines of FIG. 1.

도 3 본 발명의 일실시 예에 따른 플래시 메모리 소자의 고전압 트랜지스터를 설명하기 위한 소자의 레이아웃도이다.3 is a layout diagram of a device for describing a high voltage transistor of a flash memory device according to an embodiment of the present invention.

도 4a 내지 4c는 도 3의 비트라인별 단면도이다.4A through 4C are cross-sectional views of the bit lines of FIG. 3.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 층간 절연막100 semiconductor substrate 101 interlayer insulating film

102 : 게이트 103 : 고전압 활성 영역102 gate 103 high voltage active region

104 : 비트라인 106 : 고전압 콘택104: bit line 106: high voltage contact

본 발명은 플래시 메모리 소자의 고전압 트랜지스터에 관한 것으로, 특히 오버레이 마진을 개선할 수 있는 플래시 메모리 소자의 고전압 트랜지스터에 관한 것이다.The present invention relates to a high voltage transistor of a flash memory device, and more particularly to a high voltage transistor of a flash memory device that can improve the overlay margin.

반도체 메모리 소자는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래시 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 소자는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, 메모리 셀 구조가 간단하여 단위 메모리당 제조 원가가 싸고 데이터를 보존하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있지만, 데이터의 입·출력 속도가 수백 μs에서 수 ms로서 RAM 제품의 수십 ns에 비해 현저하게 느리다는 단점이 있다.Semiconductor memory devices, such as dynamic random access memory (DRAM) and static random access memory (SRAM), are volatile and fast data input / output that loses data over time, and data is input once. If you do this, you can maintain the status, but it can be divided into ROM (read only memory) products with slow data input and output. Among these ROM products, there is an increasing demand for electrically erasable and programmable ROM (EEPROM) or flash memory that can electrically input and output data. Flash memory devices are an advanced form of EEPROM that can be electrically erased at high speed without removing them from the circuit board.The memory cell structure is simple, so the manufacturing cost per unit memory is low, and the refresh function for data preservation is unnecessary. There is an advantage, but the data input and output speed is hundreds of μs to several ms, which is significantly slower than tens of ns of RAM products.

플래시 메모리 소자를 회로적 관점에서 살펴보면, 각각의 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 셀 면적이 커지는 NOR형과 몇 개의 메모리 셀을 하나의 묶음체로 제어할 수 있어 고집적화에 유리한 NAND형으로 구분할 수 있다.Looking at the flash memory device from a circuit point of view, each memory cell can be controlled independently, so that the operation speed is high, but one contact is required per two cells, and the NOR type and several memory cells, which have a large cell area, are bundled into one bundle. It can be controlled and classified into NAND type, which is advantageous for high integration.

NAND형 플래쉬 메모리 소자는 외부의 주변 회로에 의해 동작되는 셀 트랜지 스터는 부유되어 있는 제 1 게이트와 제 1 게이트를 제어하는 제 2 게이트가 적층된 구조를 갖는다. 셀의 프로그램 동작은 F-N 터널링(Fowler-Nordheim tunneling) 또는 핫-전자 주입(hot electron injection)에 의해 채널 핫-전자의 일부가 터널 산화막을 통해 제 1 게이트에 주입됨으로써 이루어진다. 이러한 프로그램 동작을 수행하기 위하여 일반적으로, 벌크(bulk) 기판에 0V가 인가되고 셀 어레이의 워드라인으로 제공되는 제 2 게이트에 20V 이상의 고전압이 인가된다. 이때, 터널 산화막의 양단에 10MV/cm 이상의 전압이 유기되어 전자가 기판으로부터 제 1 게이트에 주입된다. 한편, 셀의 소거(erase) 동작은 제 2 게이트에 0V를 인가하고 벌크 기판에 -20V를 인가하여 제 1 게이트와 기판 사이의 전압 차에 의해 제 1 게이트에 주입된 전자를 기판으로 방전시킴으로써 이루어진다.In the NAND type flash memory device, a cell transistor operated by an external peripheral circuit has a structure in which a floating first gate and a second gate controlling the first gate are stacked. The program operation of the cell is achieved by injecting a portion of the channel hot-electrons through the tunnel oxide into the first gate by F-N tunneling or hot electron injection. In order to perform such a program operation, 0V is generally applied to a bulk substrate and a high voltage of 20V or more is applied to a second gate provided to a word line of a cell array. At this time, a voltage of 10 MV / cm or more is induced at both ends of the tunnel oxide film, and electrons are injected from the substrate to the first gate. On the other hand, the erase operation of the cell is performed by applying 0V to the second gate and -20V to the bulk substrate to discharge electrons injected into the first gate to the substrate by the voltage difference between the first gate and the substrate. .

플래시 메모리 소자의 프로그램, 독출 동작은 메모리 셀 어레이의 비트라인에 연결된 페이지 버퍼를 사용하여 실시한다. 이들 동작을 진행하기 위해선 다수의 비트라인에 고전압을 인가하기 위한 고전압 트랜지스터 영역이 배치된다.Program and read operations of a flash memory device are performed using a page buffer connected to a bit line of a memory cell array. In order to proceed with these operations, a high voltage transistor region for applying a high voltage to a plurality of bit lines is disposed.

도 1은 종래 기술에 따른 페이지 버퍼의 고전압 트랜지스터 영역의 레이아웃도이다.1 is a layout diagram of a high voltage transistor region of a page buffer according to the prior art.

도 1을 참조하면, 페이지 버퍼의 고전압 트랜지스터 영역은 다수의 직사각형 패턴의 고전압 활성 영역(10)상에 다수의 고전압 게이트(12)가 형성되며, 고전압 게이트(12)와 수직한 방향으로 다수의 비트라인(14)이 형성된다. 다수의 비트라인(14) 각각은 직사각형 패턴의 고전압 활성 영역(10)과 연결되는 고전압 콘택(16)이 형성된다.Referring to FIG. 1, in the high voltage transistor region of the page buffer, a plurality of high voltage gates 12 are formed on a plurality of rectangular pattern high voltage active regions 10, and a plurality of bits are perpendicular to the high voltage gate 12. Line 14 is formed. Each of the plurality of bit lines 14 has a high voltage contact 16 connected to the high voltage active region 10 in a rectangular pattern.

도 2a 내지 도 2c는 도 1의 비트라인에 따른 단면도이다.2A through 2C are cross-sectional views taken along the bit line of FIG. 1.

도 2a를 참조하면, 고전압 활성 영역(10)의 중앙부에 형성된 비트라인(14)의 경우, 고전압 활성 영역(10)과 비트라인(14)을 연결되는 고전압 콘택(16)의 오버레이 마진이 충분하여 동작시 고전압하에서도 누설전류의 가능성이 적다.Referring to FIG. 2A, in the case of the bit line 14 formed at the center of the high voltage active region 10, the overlay margin of the high voltage contact 16 connecting the high voltage active region 10 and the bit line 14 is sufficient. In operation, even under high voltage, there is little possibility of leakage current.

도 2b 내지 도 2c를 참조하면, 고전압 활성 영역(10)의 가장 자리에 형성된 비트라인(14)의 경우, 고전압 활성 영역(10)과 비트라인(14)을 연결되는 고전압 콘택(16)의 좌측 또는 우측의 오버레이 마진이 부족하여 동작시 누설전류의 가능성이 크다.2B to 2C, in the case of the bit line 14 formed at the edge of the high voltage active region 10, the left side of the high voltage contact 16 connecting the high voltage active region 10 and the bit line 14 to each other. Or, the lack of overlay margin on the right side increases the possibility of leakage current during operation.

본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자의 페이지 버퍼의 고전압 트랜지스터 영역의 구성에 있어 고전압 콘택의 배열 구조에 맞추어 콘택이 고전압 활성 영역의 중앙부에 위치하도록 고전압 활성 영역의 패턴을 조절하여 형성함으로써, 오버레이 마진 부족에 의한 누설 전류를 방지할 수 있는 플래시 메모리 소자의 고전압 트랜지스터를 제공하는 데 있다.An object of the present invention is to adjust the pattern of the high voltage active region so that the contact is located in the center of the high voltage active region in accordance with the arrangement of the high voltage contact in the configuration of the high voltage transistor region of the page buffer of the flash memory device The present invention provides a high voltage transistor of a flash memory device capable of preventing leakage current due to insufficient overlay margin.

본 발명의 일실시 예에 따른 플래시 메모리 소자의 고전압 트랜지스터는 반도체 기판상에 형성된 다수의 고전압 게이트들; 상기 고전압 게이트들 사이의 상기 반도체 기판에 형성된 다수의 고전압 활성 영역들; 상기 고전압 활성 영역들을 포함한 상기 반도체 기판상에 형성된 층간 절연막; 상기 층간 절연막 상에 형성된 다수의 비트 라인들; 상기 비트 라인들과 상기 고전압 활성 영역들을 각각 연결하기 위한 다수의 콘택들을 포함하며, 상기 비트 라인들과 각각 연결된 상기 콘택들이 서로 다른 고전압 활성 영역들의 중앙에 연결되도록 상기 고전압 활성 영역들이 상기 고전압 게이트들의 양측으로 어긋나게 비대칭적으로 배열된다.A high voltage transistor of a flash memory device according to an embodiment of the present invention may include a plurality of high voltage gates formed on a semiconductor substrate; A plurality of high voltage active regions formed in the semiconductor substrate between the high voltage gates; An interlayer insulating film formed on the semiconductor substrate including the high voltage active regions; A plurality of bit lines formed on the interlayer insulating film; A plurality of contacts for respectively connecting the bit lines and the high voltage active regions, wherein the high voltage active regions are connected to the centers of different high voltage active regions, respectively; It is arranged asymmetrically to the opposite sides.

상기 중앙 부분은 상기 고전압 활성 영역의 폭의 1/5 내지 4/5 위치이며, 상기 고전압 활성 영역은 플래시 메모리 소자의 페이지 버퍼의 고전압 영역이다.The central portion is 1/5 to 4/5 of the width of the high voltage active region, and the high voltage active region is a high voltage region of the page buffer of the flash memory device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 3 본 발명의 일실시 예에 따른 플래시 메모리 소자의 고전압 트랜지스터를 설명하기 위한 소자의 레이아웃도이다.3 is a layout diagram of a device for describing a high voltage transistor of a flash memory device according to an embodiment of the present invention.

도 3을 참조하면, 다수의 고전압 활성 영역(100)의 패턴은 후속 형성되는 다수의 비트라인(104)과 각각 연결된 고전압 콘택(106)이 고전압 활성 영역(100)의 중심부에 위치하도록 형성된다. 즉, 다수의 비트라인(104)에 각각 연결된 고전압 콘택(106)의 위치에 따라 고전압 활성 영역(100)의 패턴을 변경하여 형성한다. 예를 들어, 도 3에 도시된 바와 같이 고전압 활성 영역(100)은 고전압 콘택(106)이 고전압 활성 영역(100)의 중심부에 위치하도록 고전압 게이트(102)를 중심으로 양측에 어긋나게 비대칭적으로 배열되도록 형성할 수 있다.Referring to FIG. 3, the pattern of the plurality of high voltage active regions 100 is formed such that a high voltage contact 106 connected to each of the plurality of bit lines 104 formed later is located at the center of the high voltage active region 100. That is, the pattern of the high voltage active region 100 is changed according to the positions of the high voltage contacts 106 respectively connected to the plurality of bit lines 104. For example, as shown in FIG. 3, the high voltage active region 100 is asymmetrically arranged on both sides of the high voltage gate 102 so that the high voltage contact 106 is located at the center of the high voltage active region 100. It may be formed to.

고전압 게이트(102)는 다수의 고전압 활성 영역(100)과 수직하게 형성된다. 다수의 비트라인(104) 각각은 고전압 활성 영역(100)의 일 영역의 중앙부를 지나도록 형성한다. 고전압 콘택(106)은 고전압 활성 영역(100)의 가장자리로부터 X만큼 떨어진 영역 비트라인(104)과 고전압 활성 영역(100)을 연결한다. 고전압 활성 영역(100)의 폭을 100이라고 가정할 경우 고전압 콘택(106)은 고전압 활성 영역(100)의 20 내지 80의 위치에 배치되는 것이 바람직하다. 즉, 300nm의 폭을 갖는 고전압 활성 영역(100)의 경우 X는 60nm 내지 150nm인 것이 바람직하다.The high voltage gate 102 is formed perpendicular to the plurality of high voltage active regions 100. Each of the plurality of bit lines 104 is formed to pass through the center of one region of the high voltage active region 100. The high voltage contact 106 connects the region bit line 104 and the high voltage active region 100 separated by X from the edge of the high voltage active region 100. Assuming that the width of the high voltage active region 100 is 100, the high voltage contact 106 is preferably disposed at a position of 20 to 80 of the high voltage active region 100. That is, in the case of the high voltage active region 100 having a width of 300 nm, X is preferably 60 nm to 150 nm.

도 4a 내지 4c는 도 3의 비트라인별 단면도이다.4A through 4C are cross-sectional views of the bit lines of FIG. 3.

소자 분리 공정에 의해 반도체 기판(100)의 소정 영역에 소자 분리막(FOX)을 형성하여 고전압 트랜지스터가 형성되어질 활성 영역을 정의하며(define), 채널 트랜지스터의 문턱 전압(threshold voltage)을 최적화시키기 위하여 불순물 이온을 주입함으로써 액티브 영역의 반도체 기판(100) 표면에 문턱 전압 조절층이 형성된 고전압 활성 영역(103)을 형성한다. 이 후, 고전압 활성 영역(103)을 포함한 전체 구조 상에 층간 절연막(101)을 형성한다.A device isolation film FOX is formed in a predetermined region of the semiconductor substrate 100 by an element isolation process to define an active region in which a high voltage transistor is to be formed, and to improve the threshold voltage of the channel transistor. By implanting ions, a high voltage active region 103 having a threshold voltage adjusting layer formed on the surface of the semiconductor substrate 100 in the active region is formed. Thereafter, the interlayer insulating film 101 is formed over the entire structure including the high voltage active region 103.

이 후, 콘택홀을 형성하기 위한 식각 공정을 진행하여 층간 절연막을 식각하여 고전압 활성 영역(103)의 중간 부분이 노출되는 콘택홀을 형성한다. 이후, 콘택홀을 도전물질로 채워 고전압 콘택(106)을 형성한다.Subsequently, an etch process for forming contact holes is performed to etch the interlayer insulating layer to form a contact hole in which an intermediate portion of the high voltage active region 103 is exposed. Thereafter, the contact hole is filled with a conductive material to form the high voltage contact 106.

고전압 콘택(106)을 포함한 전체 구조 상에 고전압 게이트(102)를 형성한 후, 고전압 콘택(106)과 각각 연결되는 다수의 비트라인(104)을 형성한다.After forming the high voltage gate 102 on the entire structure including the high voltage contact 106, a plurality of bit lines 104 are formed which are respectively connected to the high voltage contact 106.

도 4a 내지 4c를 참조하면, 고전압 활성 영역(103)은 비트라인(104)와 연결 된 고전압 콘택(106)이 항상 고전압 활성 영역(103)의 중간 부분에 위치되도록 배치된다. 따라서 오버레이 마진이 확보되어 누설 전류의 발생을 방지한다.4A through 4C, the high voltage active region 103 is disposed such that the high voltage contact 106 connected to the bit line 104 is always positioned in the middle portion of the high voltage active region 103. Thus, an overlay margin is secured to prevent the occurrence of leakage currents.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명의 일실시 예에 따르면, 플래시 메모리 소자의 페이지 버퍼의 고전압 트랜지스터 영역의 구성에 있어 고전압 콘택의 배열 구조에 맞추어 콘택이 고전압 활성 영역의 중앙부에 위치하도록 고전압 활성 영역의 패턴을 조절하여 형성함으로써, 오버레이 마진 부족에 의한 누설 전류를 방지할 수 있다.According to an embodiment of the present invention, in the configuration of the high voltage transistor region of the page buffer of the flash memory device, the pattern of the high voltage active region is formed by adjusting the pattern of the high voltage active region so that the contact is positioned at the center of the high voltage active region. Therefore, leakage current due to lack of overlay margin can be prevented.

Claims (3)

반도체 기판상에 형성된 다수의 고전압 게이트들;A plurality of high voltage gates formed on the semiconductor substrate; 상기 고전압 게이트들 사이의 상기 반도체 기판에 형성된 다수의 고전압 활성 영역들;A plurality of high voltage active regions formed in the semiconductor substrate between the high voltage gates; 상기 고전압 활성 영역들을 포함한 상기 반도체 기판상에 형성된 층간 절연막;An interlayer insulating film formed on the semiconductor substrate including the high voltage active regions; 상기 층간 절연막 상에 형성된 다수의 비트 라인들;A plurality of bit lines formed on the interlayer insulating film; 상기 비트 라인들과 상기 고전압 활성 영역들을 각각 연결하기 위한 다수의 콘택들을 포함하며,A plurality of contacts for connecting the bit lines and the high voltage active regions, respectively, 상기 비트 라인들과 각각 연결된 상기 콘택들이 서로 다른 고전압 활성 영역들의 중앙에 연결되도록 상기 고전압 활성 영역들이 상기 고전압 게이트들의 양측으로 어긋나게 비대칭적으로 배열되는 플래시 메모리 소자의 고전압 트랜지스터.And the high voltage active regions are asymmetrically arranged asymmetrically to both sides of the high voltage gates such that the contacts respectively connected to the bit lines are connected to centers of different high voltage active regions. 제 1 항에 있어서,The method of claim 1, 상기 중앙 부분은 상기 고전압 활성 영역의 폭의 1/5 내지 4/5 위치인 플래시 메모리 소자의 고전압 트랜지스터.Wherein said central portion is one fifth to four fifths of the width of said high voltage active region. 제 1 항에 있어서,The method of claim 1, 상기 고전압 활성 영역은 플래시 메모리 소자의 페이지 버퍼의 고전압 영역인 플래시 메모리 소자의 고전압 트랜지스터.And the high voltage active region is a high voltage region of a page buffer of a flash memory device.
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