KR100224713B1 - Flash memory device - Google Patents

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Abstract

본 발명은 활성 영역과 비활성 영역으로 한정된 제1 도전형의 반도체 기판 상에 플로팅 게이트, 절연막 및 조절게이트로 이루어진 셀 트랜지스터부를 갖는 셀 스트링들과, 상기 셀 스트링들의 일측에 게이트 절연막 및 게이트 전극으로 구성된 스트링 선택트랜지스터부를 갖는 스트링 선택라인들과, 상기 스트링 선택 라인들 사이의 비트라인용 콘택홀들에 연결된 비트라인들을 구비한 플래쉬 메모리 장치를 제공한다. 특히, 본 발명은 상기 비트라인용 콘택홀이 형성된 활성영역 별로 한정된 필드 이온주입 패턴을 마스크로 채널스톱 불순물을 주입하여 상기 선택트랜지스터부에서는 상기 비활성 영역의 아래에 접하여 형성된 제1 도전형의 제1 불순물 영역과 상기 제1 불순물 영역의 중앙부에서 하향으로 돌출된 제1 도전형의 제2 불순물 영역이 형성되어 있으며, 상기 셀 트랜지스터부에서는 상기 필드 이온주입 패턴에 의해 상기 비활성영역의 아래에 접하여 형성된 상기 제1 불순물 영역과 상기 비활성 영역의 중앙부에 상향으로 돌출된 상기 제2 불순물 영역이 형성되어 있다. 이에 따라, 셀 트랜지스터부 사이, 스트링 선택트랜지스터부 및 비트라인용 콘택홀 사이의 분리특성을 향상시켜 안정된 칩동작을 얻을 수 있다.The present invention relates to a semiconductor device comprising cell strings having a cell transistor portion composed of a floating gate, an insulating film and an adjusting gate on a semiconductor substrate of a first conductivity type defined by an active region and an inactive region, A string selection line having a string selection transistor portion and bit lines connected to the bit line contact holes between the string selection lines. Particularly, the present invention is characterized in that a channel stop impurity is implanted using a field ion implantation pattern defined for each active region in which the contact hole for a bit line is formed so that the first transistor of the first conductivity type, which is formed below the inactive region, And a second impurity region of a first conductivity type protruding downward from a central portion of the first impurity region is formed in the cell transistor portion, The first impurity region and the second impurity region protruding upward in the central portion of the inactive region are formed. Thus, the isolation characteristics between the cell transistor portions, between the string selection transistor portion and the bit line contact holes are improved, and a stable chip operation can be obtained.

Description

플래쉬 메모리 장치{Flash memory device}[0001] Flash memory device [0002]

본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 셀 트랜지스터부, 스트링 선택트랜지스터부 및 비트라인용 콘택홀 사이의 분리특성을 향상시킬 수 있는 플래쉬 메모리 장치에 관한 것이다.The present invention relates to a flash memory device, and more particularly, to a flash memory device capable of improving isolation characteristics between a cell transistor portion, a string selection transistor portion, and a contact hole for a bit line.

반도체 기억장치의 종류에는 여러 가지가 있다. 그들중 RAM(random access memory)종류의 기억장치는 전원공급이 중단되면 기억된 정보가 소멸되는 특성을 갖는 반면, ROM(read only memory)종류의 기억장치는 외부로부터 전원공급이 중단되어도 기억된 정보를 그대로 유지하는 특성을 갖는다. 따라서 이러한 ROM 종류의 기억장치는 불휘발성 기억장치라 불린다. 이들 불휘발성 기억장치중 전기적으로 정보를 소멸시키거나 기입(프로그램) 할 수 있는 플래쉬 메모리장치는 컴퓨터 및 메모리 카드 등에 널리 사용된다.There are various types of semiconductor memory devices. Among them, the RAM (random access memory) type storage device has the characteristic that when the power supply is interrupted, the stored information disappears, while the ROM (read only memory) type storage device stores the stored information As it is. Therefore, this ROM type storage device is called a nonvolatile memory device. Among these nonvolatile memory devices, flash memory devices capable of electrically destroying or writing (programming) information are widely used in computers, memory cards, and the like.

상기 플래쉬 메모리 장치는 일반적으로 소오스/드레인(source/drain)과 플로팅게이트(floating gate), 제어게이트(control gate, 조절게이트)로 셀 트랜지스터를 구성한다. 상기 플로팅게이트는 데이타를 저장하는 역할을 하고 제어게이트는 플로팅게이트를 조절하는 역할을 한다. 여기서, 종래의 플래쉬 메모리 장치중에서 낸드형 플래쉬 메모리 장치를 설명한다.The flash memory device typically comprises a source / drain, a floating gate, and a control gate. The floating gate serves to store data and the control gate serves to adjust the floating gate. Here, among the conventional flash memory devices, a NAND type flash memory device will be described.

도 1은 종래의 낸드형 플래쉬 메모리 장치의 회로도이다.1 is a circuit diagram of a conventional NAND type flash memory device.

구체적으로, 종래의 낸드형 플래쉬 메모리 장치는 셀 트랜지스터부가 직렬로 연결된 셀 스트링(D)과, 상기 셀 트랜지스터부를 선택하기 위한 수단인 워드라인(W/L1 내지 W/Ln)과, 상기 셀 스트링의 일측에 연결되고 스트링 선택 트랜지스터부로 구성된 스트링 선택 라인(SSL1, SSL2)과, 상기 스트링 선택 트랜지스터부의 드레인과 비트라인 콘택홀을 통하여 연결된 비트라인(B/L1,B/L2, B/L3)과, 상기 셀 스트링의 타측에 연결되고 그라운드 선택 트랜지스터부로 구성된 그라운드 선택라인(GSL1, GSL2)이 포함되어 있다. 그리고, 상기 그라운드 선택 트랜지스터부의 소오스에는 공통 소오스 라인(CSL)이 연결되어 있다.Specifically, the conventional NAND type flash memory device includes a cell string D in which a cell transistor portion is connected in series, word lines W / L1 to W / Ln as means for selecting the cell transistor portion, A bit line (B / L1, B / L2, B / L3) connected through a bit line contact hole to a drain of the string selection transistor unit, And ground selection lines GSL1 and GSL2 connected to the other side of the cell string and composed of a ground selection transistor unit. A common source line (CSL) is connected to a source of the ground selection transistor unit.

특히, 상술한 종래의 낸드형 플래쉬 메모리 장치는 구조상 하나의 셀 트랜지스터부와 인접한 셀 스트링의 셀 트랜지스터부 사이, 및 하나의 스트링 선택 트랜지스터부와 이웃한 셀 스트링의 스트링 선택 트랜지스터부와는 필연적으로 필드 트랜지스터부가 생기게 된다. 이러한 필드 트랜지스터부는 서로 다른 셀 스트링에 각각 존재하여 같은 워드라인으로 연결되어 있는 셀 트랜지스터부과 셀 트랜지스터부, 그리고 서로 이웃한 스트링 선택 트랜지스터부 간의 분리특성을 저하시켜 셀 동작을 방해하게 된다. 이를 개선하고자 도 2의 레이아웃 방법이 제안되었다.Particularly, in the conventional NAND type flash memory device described above, a cell transistor portion of a cell string adjacent to a cell string portion, and a string selection transistor portion of a cell string adjacent to one string selection transistor portion are inevitably formed in a field A transistor portion is generated. Such field transistor portions are present in different cell strings, and deteriorate separation characteristics between a cell transistor portion connected to the same word line, a cell transistor portion, and neighboring string selection transistor portions, thereby hindering cell operation. To improve this, the layout method of FIG. 2 has been proposed.

도 2는 종래의 낸드형 플래쉬 메모리 장치의 레이아웃도이고, 도 3 및 도 4는 상기 도 2의 aa1및 bb1에 따른 단면도이다.2 is a layout view of a conventional NAND type flash memory device, and FIGS. 3 and 4 are cross-sectional views along aa 1 and bb 1 in FIG. 2, respectively.

구체적으로, 종래의 낸드형 플래쉬 메모리 장치는 제1 도전형의 반도체 기판 상에 Y-방향으로 평행하게 배치된 복수의 활성영역(11)과, 상기 활성영역(11)의 소정부분을 노출시키기 위하여 상기 활성영역(11) 내에 위치한 비트라인용 콘택홀(13)과, 평행하게 배치된 각각의 활성영역(11) 사이의 비활성영역(15)이 형성된다.More specifically, the conventional NAND type flash memory device includes a plurality of active regions 11 arranged in parallel in the Y-direction on a semiconductor substrate of a first conductivity type, A contact hole 13 for a bit line located in the active region 11 and an inactive region 15 between each active region 11 arranged in parallel are formed.

그리고, 종래의 플래쉬 메모리 장치는 상기 활성영역(11)을 가로지르는 X-방향으로 배치되어 스트링 선택 트랜지스터부의 게이트 전극 역할을 하는 스트링 선택라인(SSL1, SSL2)과, 셀 트랜지스터부의 제어 게이트 전극 역할을 하는 워드라인(17)과, 상기 셀 트랜지스터부의 제어게이트 전극(17) 아래에 위치하여 X-방향으로 인접한 셀 트랜지스터부를 서로 격리시키면서 정보의 유형을 결정하는 핫 캐리어가 주입되는 플로팅 게이트(19)가 형성된다. 도 2에서, 참조부호 GSL1 및 GSL2는 그라운드 선택라인을 나타내며, 도 3 및 도 4에서 참조번호 18은 절연막을 나타낸다.The conventional flash memory device is provided with string selection lines SSL1 and SSL2 which are arranged in the X-direction transverse to the active region 11 and serve as gate electrodes of the string selection transistor portion and serve as control gate electrodes of the cell transistor portion A floating gate 19 into which a hot carrier for determining the type of information is inserted while isolating the cell transistor portion located under the control gate electrode 17 of the cell transistor portion and adjacent in the X direction . In Fig. 2, reference symbols GSL1 and GSL2 denote ground selection lines, and reference numerals 18 and 18 in Figs. 3 and 4 denote insulating films.

여기서, 참조번호 21은 플래쉬 메모리 장치의 활성영역을 형성한 후 마련되는 필드 이온주입 패턴으로 셀 트랜지스터가 형성되는 영역을 노출시키어 노출된 영역에만 채널스톱이온을 주입 시키기 위하여 형성한다. 따라서, 도 2에 도시한 종래의 플래쉬 메모리장치는 비트라인 콘택 사이 및 스트링 선택트랜지스터부 사이의 비활성영역에는 상기 필드 이온주입 패턴(21)에 의해 채널스톱이온이 주입되지 않는다.Here, reference numeral 21 denotes a field ion implantation pattern formed after the active region of the flash memory device is formed to expose a region where the cell transistor is formed, and to implant channel stop ions only in the exposed region. Therefore, in the conventional flash memory device shown in FIG. 2, channel stop ions are not injected into the inactive region between the bit line contacts and the string selection transistor portion by the field ion implantation pattern 21. [

결과적으로, 종래의 플래쉬 메모리 장치는 도 3 및 도 4에 도시한 바와 같이, 서로 인접한 스트링 선택 트랜지스터부 사이 및 비트라인 콘택홀 사이의 비활성영역에는 하나의 불순물 영역(23)만이 형성되어 있어 분리특성이 약하기 때문에 안정된 칩동작을 얻는 데 문제가 있다.As a result, in the conventional flash memory device, only one impurity region 23 is formed in the inactive region between the string selection transistor portions adjacent to each other and between the bit line contact holes, as shown in Figs. 3 and 4, Is weak, so there is a problem in obtaining stable chip operation.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 셀 트랜지스터부, 스트링 선택트랜지스터부 및 비트라인 콘택홀 사이의 분리특성을 향상시킬 수 있는 플래쉬 메모리 장치를 제공하는 데 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a flash memory device capable of improving isolation characteristics between the cell transistor portion, the string selection transistor portion, and the bit line contact hole.

도 1은 종래의 낸드형 플래쉬 메모리 장치의 회로도이다.1 is a circuit diagram of a conventional NAND type flash memory device.

도 2는 종래의 낸드형 플래쉬 메모리 장치의 레이아웃도이다.2 is a layout diagram of a conventional NAND type flash memory device.

도 3 및 도 4는 상기 도 2의 aa1및 bb1에 따른 단면도이다.3 and 4 show the Figure a cross-sectional view along the aa and bb 1 1 2.

도 5는 본 발명의 플래쉬 메모리 장치의 레이이웃도이다.5 is a layout view of the flash memory device of the present invention.

도 6 및 도 7은 각각 도 5의 aa1및 bb1에 따른 단면도이다.6 and 7 are sectional views along aa 1 and bb 1 in Fig. 5, respectively.

상기 기술적 과제를 달성하기 위하여, 본 발명은 활성 영역과 비활성 영역으로 한정된 제1 도전형의 반도체 기판 상에 플로팅 게이트, 절연막 및 조절게이트로 이루어진 셀 트랜지스터부를 갖는 셀 스트링들과, 상기 셀 스트링들의 일측에 게이트 절연막 및 게이트 전극으로 구성된 스트링 선택트랜지스터부를 갖는 스트링 선택라인들과, 상기 스트링 선택 라인들 사이의 비트라인용 콘택홀들에 연결된 비트라인들을 구비한 플래쉬 메모리 장치를 제공한다. 특히, 본 발명은 상기 비트라인용 콘택홀이 형성된 활성영역 별로 한정된 필드 이온주입 패턴을 마스크로 채널스톱 불순물을 주입하여 상기 선택트랜지스터부에서는 상기 비활성 영역의 아래에 접하여 형성된 제1 도전형의 제1 불순물 영역과 상기 제1 불순물 영역의 중앙부에서 하향으로 돌출된 제1 도전형의 제2 불순물 영역이 형성되어 있으며, 상기 셀 트랜지스터부에서는 상기 비활성영역의 아래에 접하여 형성된 상기 제1 불순물 영역과 상기 비활성 영역의 중앙부에 상향으로 돌출된 상기 제2 불순물 영역이 형성되어 있다. 상기 제2 불순물 영역은 상기 제1 불순물 영역보다 높은 불순물 농도를 갖는다.According to an aspect of the present invention, there is provided a semiconductor device comprising: cell strings having a cell transistor portion including a floating gate, an insulating film, and a control gate on a first conductive semiconductor substrate defined by an active region and an inactive region; And a bit line connected to a contact hole for a bit line between the string selection lines. The bit line is connected to the bit line through the string selection line. Particularly, the present invention is characterized in that a channel stop impurity is injected as a mask of a field ion implantation pattern defined for each active region in which the contact hole for a bit line is formed, so that in the selection transistor portion, A first impurity region of a first conductivity type protruding downward from a central portion of the first impurity region is formed in the cell transistor portion and the first impurity region formed in contact with the inactive region below the first impurity region, And the second impurity region protruding upward in the central portion of the region is formed. And the second impurity region has an impurity concentration higher than that of the first impurity region.

이상의 본 발명의 플래쉬 메모리 장치는 셀 트랜지스터부 사이, 스트링 선택트랜지스터부 및 비트라인용 콘택홀 사이의 분리특성을 향상시켜 안정된 칩동작을 얻을 수 있다.The above-described flash memory device of the present invention improves the separation characteristics between the cell transistor portions, the string selection transistor portion, and the bit line contact holes, thereby achieving stable chip operation.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명의 플래쉬 메모리 장치의 레이아웃도이고, 도 6 및 도 7은 각각 도 2의 aa1및 bb1에 따른 단면도이다.5 is a cross-sectional view according to the layout diagram, and FIG. 6, and aa and bb 1 1 2 of Figure 7 is, each of the flash memory device of the present invention.

구체적으로, 본 발명의 낸드형 플래쉬 메모리 장치는 제1 도전형, 예컨대 p형의 반도체 기판 상에 Y-방향으로 평행하게 배치된 복수의 활성영역(31)과, 상기 활성영역(31)의 소정부분을 노출시키기 위하여 상기 활성영역(31) 내에 위치한 비트라인용 콘택홀(33)과, 평행하게 배치된 각각의 활성영역(31) 사이의 비활성영역(필드영역:35)이 형성된다.Specifically, the NAND type flash memory device of the present invention includes a plurality of active regions 31 arranged in parallel in the Y-direction on a first conductive type, for example, a p-type semiconductor substrate, An active region (field region) 35 is formed between the contact hole 33 for the bit line located in the active region 31 and each active region 31 arranged in parallel to expose the bit line.

그리고, 본 발명의 플래쉬 메모리 장치는 상기 활성영역(31)을 가로지르는 X-방향으로 배치되어 게이트 절연막과 게이트 전극으로 구성된 선택 트랜지스터부를 갖는 스트링 선택라인(SSL1, SSL2)과, 셀 트랜지스터부의 제어게이트 전극 역할을 하는 워드라인(37)과, 상기 셀 트랜지스터부의 제어게이트 전극(37) 아래에 위치하여 X-방향으로 인접한 셀 트랜지스터부를 서로 격리시키면서 정보의 유형을 결정하는 핫 캐리어가 주입되는 플로팅 게이트(39)가 형성된다. 도 2에서, 참조부호 GSL1 및 GSL2는 그라운드 선택라인을 나타내며, 도 6 및 7에서 참조번호 38은 절연막을 나타낸다.The flash memory device of the present invention includes string selection lines SSL1 and SSL2 having select transistor portions arranged in the X direction across the active region 31 and composed of a gate insulating film and a gate electrode, A word line 37 serving as an electrode and a floating gate into which a hot carrier for determining the type of information is inserted while isolating the cell transistor portion located under the control gate electrode 37 of the cell transistor portion and adjacent in the X- 39 are formed. 2, reference numerals GSL1 and GSL2 denote ground selection lines, and in Figs. 6 and 7, reference numeral 38 denotes an insulating film.

여기서, 참조번호 41은 플래쉬 메모리 장치의 활성영역을 형성한 후 터널산화막 형성전에 마련되는 필드 이온주입 패턴으로, 상기 비트라인용 콘택홀이 형성된 활성영역 별로 한정되게 형성되어 있다. 상기 필드 이온주입 패턴(41)은 도 2의 종래와 다르게 비트라인용 콘택홀 사이 및 스트링 선택트랜지스터부 사이도 노출되어 노출된 영역에 채널스톱이온을 주입할 수 있다. 따라서, 도 5에 도시한 본 발명의 플래쉬 메모리장치는 비트라인용 콘택홀 사이 및 스트링 선택 트랜지스터부 사이의 비활성영역에도 상기 필드 이온주입 패턴(21)을 이용하여 채널스톱이온이 주입된다.Here, reference numeral 41 is a field ion implantation pattern formed before forming the tunnel oxide film after forming the active region of the flash memory device, and is formed to be limited for each active region in which the contact hole for the bit line is formed. 2, the field ion implantation pattern 41 is also exposed between the contact holes for the bit lines and the string selection transistors, so that the channel stop ions can be implanted into the exposed regions. Therefore, in the flash memory device of the present invention shown in FIG. 5, channel stop ions are implanted into the inactive regions between the contact holes for the bit lines and the string selection transistor portions using the field ion implantation pattern 21.

결과적으로, 본 발명의 플래쉬 메모리 장치는 도 6에 도시한 바와 같이 스트링 선택 트랜지스터부의 비활성영역의 하부에 접하여 제1 도전형의 제1 불순물 영역(43)이 형성되고, 그 하부 중앙부에 제1 도전형의 제2 불순물 영역(45)이 형성된다. 그리고, 도 7에 도시한 바와 같이 셀 트랜지스터부의 비활성영역의 아래에 접하여 상기 제1 불순물 영역이 형성되고, 상기 비활성 영역의 중앙부에 상향으로 돌출된 상기 제2 불순물 영역이 형성된다. 상기 제2 불순물 영역(45)은 상기 제1 불순물 영역(43)보다 높은 농도로 불순물을 주입된다. 따라서, 본 발명의 플래쉬 메모리 장치는 비활성영역의 하부에 2중의 불순물 영역(43, 45)이 형성되어 있어 분리특성을 향상시킬 수 있다.6, a first impurity region 43 of the first conductivity type is formed in contact with a lower portion of the inactive region of the string selection transistor portion, and a first impurity region 43 is formed in a lower central portion thereof, The second impurity region 45 is formed. As shown in FIG. 7, the first impurity region is formed to be in contact with the under region of the inactive region of the cell transistor, and the second impurity region that protrudes upward in the central portion of the inactive region is formed. The impurity is implanted into the second impurity region (45) at a concentration higher than that of the first impurity region (43). Therefore, in the flash memory device of the present invention, the double impurity regions 43 and 45 are formed in the lower portion of the inactive region, so that the isolation characteristic can be improved.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.It is apparent that the present invention is not limited to the above embodiments, and many modifications are possible within the technical scope of the present invention by those skilled in the art.

상술한 바와 같이 본 발명의 플래쉬 메모리 장치는 셀 트랜지스터부 사이, 스트링 선택트랜지스터부 및 비트라인용 콘택홀 사이의 분리특성을 향상시켜 안정된 칩동작을 얻을 수 있다.As described above, the flash memory device of the present invention improves the separation characteristics between the cell transistor portions, the string selection transistor portion, and the bit line contact holes, thereby achieving stable chip operation.

Claims (2)

활성 영역과 비활성 영역으로 한정된 제1 도전형의 반도체 기판 상에 플로팅 게이트, 절연막 및 조절게이트로 이루어진 셀 트랜지스터부를 갖는 셀 스트링들과, 상기 셀 스트링들의 일측에 게이트 절연막 및 게이트 전극으로 구성된 스트링 선택트랜지스터부를 갖는 스트링 선택라인들과, 상기 스트링 선택 라인들 사이의 비트라인용 콘택홀들에 연결된 비트라인들을 구비한 플래쉬 메모리 장치에 있어서,A cell string portion having a cell transistor portion composed of a floating gate, an insulating film, and a control gate on a first conductive semiconductor substrate defined by an active region and an inactive region; and a string selection transistor composed of a gate insulating film and a gate electrode on one side of the cell strings And a bit line connected to the bit line contact holes between the string select lines, the flash memory device comprising: 상기 비트라인용 콘택홀이 형성된 활성영역 별로 한정된 필드 이온주입 패턴을 마스크로 채널스톱 불순물을 주입하여 상기 선택트랜지스터부에서는 상기 비활성 영역의 아래에 접하여 형성된 제1 도전형의 제1 불순물 영역과 상기 제1 불순물 영역의 중앙부에서 하향으로 돌출된 제1 도전형의 제2 불순물 영역이 형성되어 있으며, 상기 셀 트랜지스터부에서는 상기 비활성영역의 아래에 접하여 형성된 상기 제1 불순물 영역과 상기 비활성 영역의 중앙부에 상향으로 돌출된 상기 제2 불순물 영역이 형성되어 있는 것을 특징으로 하는 플래쉬 메모리 장치.A channel impurity is implanted into the select transistor unit using a field ion implantation pattern defined for each active region in which the bit line contact hole is formed so that the select transistor unit includes a first impurity region of the first conductivity type formed in contact with the inactive region, A second impurity region of the first conductivity type protruding downward from a central portion of the first impurity region is formed in the cell transistor portion and the first impurity region formed in contact with the inactive region below the first impurity region, And the second impurity region protruding from the second impurity region is formed. 제1항에 있어서, 상기 제2 불순물 영역은 상기 제1 불순물 영역보다 높은 불순물 농도를 갖는 것을 특징으로 하는 플래쉬 메모리 장치.The flash memory device according to claim 1, wherein the second impurity region has an impurity concentration higher than that of the first impurity region.
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