KR100799055B1 - A floating gate in flash memory device and forming method thereof - Google Patents

A floating gate in flash memory device and forming method thereof Download PDF

Info

Publication number
KR100799055B1
KR100799055B1 KR1020050102948A KR20050102948A KR100799055B1 KR 100799055 B1 KR100799055 B1 KR 100799055B1 KR 1020050102948 A KR1020050102948 A KR 1020050102948A KR 20050102948 A KR20050102948 A KR 20050102948A KR 100799055 B1 KR100799055 B1 KR 100799055B1
Authority
KR
South Korea
Prior art keywords
floating gate
film
flash memory
conductive film
memory device
Prior art date
Application number
KR1020050102948A
Other languages
Korean (ko)
Other versions
KR20070046348A (en
Inventor
김병국
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050102948A priority Critical patent/KR100799055B1/en
Publication of KR20070046348A publication Critical patent/KR20070046348A/en
Application granted granted Critical
Publication of KR100799055B1 publication Critical patent/KR100799055B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67075—Apparatus for fluid treatment for etching for wet etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 플래시 메모리 소자의 플로팅 게이트 및 그것의 형성 방법에 관한 것으로, 플래시 메모리 소자의 플로팅 게이트를 제 1 플로팅 게이트와 제 2 플로팅 게이트를 순차적으로 적층하여 형성하며, 이때 제 2 플로팅 게이트를 T자 모양으로 형성함으로써, 콘트롤 게이트와의 접합면적을 늘려 소자의 커플링 비를 증가시키고, 인접한 플로팅 게이트 간의 캐패시턴스에 영향을 주는 측면 면적을 줄일 수 있어, 기생 캐패시턴스의 영향을 억제하여 소자의 문턱 전압 간섭 효과를 억제하는 플래시 메모리 소자의 플로팅 게이트 및 그것의 형성 방법을 개시한다.The present invention relates to a floating gate of a flash memory device and a method of forming the same, wherein the floating gate of the flash memory device is formed by sequentially stacking a first floating gate and a second floating gate, wherein the second floating gate is formed by a T-shape. By forming the shape, the coupling area of the control gate can be increased to increase the coupling ratio of the device, and the side area affecting the capacitance between adjacent floating gates can be reduced, thereby suppressing the influence of parasitic capacitance to interfere with the threshold voltage of the device. A floating gate of a flash memory device and a method of forming the same are disclosed.

플래시 메모리, 플로팅 게이트, 캐패시턴스 Flash Memory, Floating Gate, Capacitance

Description

플래시 메모리 소자의 플로팅 게이트 및 그 형성 방법{A floating gate in flash memory device and forming method thereof} A floating gate in flash memory device and forming method

도 1 내지 도 8은 본 발명에 따른 플래시 메모리 소자의 플로팅 게이트 및 그것의 형성 방법을 설명하기 위한 소자의 단면도 및 입체도이다.1 to 8 are cross-sectional views and three-dimensional views of a device for explaining a floating gate and a method of forming the flash memory device according to the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

100 : 반도체 기판 101 : 터널 산화막100 semiconductor substrate 101 tunnel oxide film

102 : 제 1 플로팅 게이트 103 : 버퍼막102: first floating gate 103: buffer film

105 : 제 2 플로팅 게이트 106 : 소자 분리막105: second floating gate 106: device isolation film

107 : 유전체막 108 : 콘트롤 게이트107 dielectric film 108 control gate

본 발명은 플래시 메모리 소자의 플로팅 게이트 및 그것의 형성 방법에 관한 것으로, 특히 플래시 메모리 소자의 커플링비를 증가시키고, 플로팅 게이트간의 캐패시턴스를 감소시켜 문턱 전압 간섭 효과를 억제하는 플래시 메모리 소자의 플로 팅 게이트 및 그것의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a floating gate of a flash memory device and a method of forming the flash memory device, and more particularly, to a floating gate of a flash memory device that suppresses a threshold voltage interference effect by increasing a coupling ratio of a flash memory device and reducing capacitance between floating gates. And a method for forming the same.

비휘발성 메모리 소자(Non-volatile memory device)는 전원의 공급을 중단하여도 기록 상태를 유지할 수 있는 메모리 소자이다. 이러한 플래시 메모리 소자에는 전기적으로 기입(program)할 수 있고, 자외선을 쬐어 소거(erase)할 수 있는 이피롬(EPROM), 전기적으로 기입 및 소거를 할 수 있는 이이피롬(EEPROM)이 있고, 이이피롬 중에서 칩크기가 작고, 기입 및 소거 득성이 우수한 플래시 메모리 소자 등이 있다.Non-volatile memory devices are memory devices capable of maintaining a write state even when power supply is interrupted. Such flash memory devices include an EPROM that can be electrically programmed, erased by ultraviolet light, and an EPROM that can be electrically written and erased. Among them, there are a flash memory device having a small chip size and excellent write and erase performance.

플래시 메모리 소자의 구조는 일반적으로 모스(MOS) 트랜지스터 구조에 전하를 축적할 수 있는 플로팅 게이트를 포함하고 있다. 즉, 플래시 메모리 소자에 있어서는 반도체 기판 상에 터널 산화막이라 불리는 얇은 게이트 산화막을 개재하여 플로팅 게이트가 형성되어 있고, 플로팅 게이트 상부에 게이트 층간 유전막을 개재하여 콘트롤 게이트 전극이 형성되어 있다. 따라서, 플로팅 게이트는 터널 산화막 및 상기 게이트 층간 유전막에 의해 반도체 기판 및 콘트롤 게이트 전극과 전기적으로 절연되어 있다.The structure of a flash memory device generally includes a floating gate capable of accumulating charge in a MOS transistor structure. That is, in a flash memory device, a floating gate is formed on a semiconductor substrate through a thin gate oxide film called a tunnel oxide film, and a control gate electrode is formed on the floating gate via a gate interlayer dielectric film. Therefore, the floating gate is electrically insulated from the semiconductor substrate and the control gate electrode by the tunnel oxide film and the gate interlayer dielectric film.

상술한 플래시 메모리 소자의 데이터 기입(program) 방법은 FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법과 열전자 주입 방법(Hot Electron Injection)을 이용하는 방법이 있다. 이중, FN 터널링을 이용하는 방법은 플래시 메모리의 콘트롤 게이트 전극에 고전압을 인가함으로써 터널 산화막에 고전계가 인가되고, 이로 인하여 반도체 기판의 전자가 터널 산화막을 통과하여 플로팅 게이트에 주입됨으로써, 데이터가 기입되는 방식이다. 또한, 열전자 주입을 이용하는 방 법은 플래시 메모리의 콘트롤 게이트 전극과 드레인 영역에 고전압을 인가하여 드레인 영역 부근에서 발생한 열전자를 터널 산화막을 통하여 플로팅 게이트로 주입함으로써, 데이터를 기입하는 방식이다.The above-described data programming method of a flash memory device includes a method using FN tunneling and hot electron injection. Among the methods using FN tunneling, a high electric field is applied to the tunnel oxide film by applying a high voltage to the control gate electrode of the flash memory, whereby electrons of the semiconductor substrate are injected into the floating gate through the tunnel oxide film, thereby writing data. to be. In addition, a method of using hot electron injection is a method of writing data by applying a high voltage to the control gate electrode and the drain region of the flash memory and injecting hot electrons generated in the vicinity of the drain region to the floating gate through the tunnel oxide film.

따라서, FN 터널링 및 열전자 주입방법은 모두 터널 산화막에 고전계가 인가되어야 한다. 이때, 터널 산화막에 고전계를 인가하기 위해서는 높은 커플링 비율(Coupling Ratio)이 필요하게 된다. 여기서 커플링비는 콘트롤 게이트와 플로팅 게이트간에 작용하는 캐패시턴스와 플로팅 게이트와 반도체 기판 간에 작용하는 캐패시턴스의 비를 의미한다. 커플링 비를 증가시키기 위해선 콘트롤 게이트와 플로팅 게이트간의 접촉 면적을 증가시켜야 하는데 플로팅 게이트의 표면이 평탄하기 때문에 커플링 비를 증가시키는데 한계가 있으며, 이에 따라 메모리 셀의 크기 축소에도 한계가 있다.Therefore, in both FN tunneling and hot electron injection methods, a high electric field must be applied to the tunnel oxide film. At this time, in order to apply a high electric field to the tunnel oxide film, a high coupling ratio is required. Here, the coupling ratio refers to the ratio of the capacitance between the control gate and the floating gate and the capacitance between the floating gate and the semiconductor substrate. In order to increase the coupling ratio, it is necessary to increase the contact area between the control gate and the floating gate. However, since the surface of the floating gate is flat, there is a limit to increasing the coupling ratio, thereby limiting the size reduction of the memory cell.

또한, 플래시 메모리 소자의 고 집적화가 진행됨에 따라 플래시 메모리 소자의 셀들 간의 거리가 점점 좁아지고 있다. 이때 플로팅 게이트간에는 기생 캐패시턴스(capacitance)가 발생하게 되고, 이로 인하여 플로팅 게이트 간의 간섭효과(interference)로 인하여 프로그램 문턱 전압(Vt) 분포가 불안정한 문제점이 발생한다.In addition, as the integration of flash memory devices increases, the distance between cells of the flash memory devices becomes narrower. At this time, parasitic capacitance is generated between the floating gates, which causes a problem that the distribution of the program threshold voltage Vt is unstable due to interference between the floating gates.

따라서, 본 발명은 플래시 메모리 소자의 플로팅 게이트를 제 1 플로팅 게이트와 제 2 플로팅 게이트로 나누어 형성하며 제 2 플로팅 게이트를 T자 모양으로 형성함으로써, 콘트롤 게이트와의 접합면적을 늘려 소자의 커플링 비를 증가시키고, 인접한 플로팅 게이트 간의 캐패시턴스에 영향을 주는 측면 면적을 줄여, 기생 캐패시턴스의 영향을 억제함으로써, 소자의 문턱 전압 간섭 효과를 억제하는 플래시 메모리 소자의 플로팅 게이트 및 그것의 형성 방법을 개시하는 데 있다.Accordingly, the present invention divides the floating gate of the flash memory device into a first floating gate and a second floating gate, and forms the second floating gate in a T-shape, thereby increasing the junction area with the control gate to increase the coupling ratio of the device. To reduce the side area affecting the capacitance between adjacent floating gates, suppress the influence of parasitic capacitance, thereby suppressing the effect of threshold voltage interference of the device, and to disclose a method of forming a floating gate of a flash memory device. have.

본 발명에 따른 플래시 메모리 소자의 게이트는 반도체 기판 상에 I자 패턴으로 형성된 플로팅 게이트 및 상기 플로팅 게이트의 상부에 순차적으로 형성되고, 상기 플로팅 게이트의 양 측면부의 오목한 부분에 순차적으로 채워져 형성된 유전체막 및 콘트롤 게이트를 포함한다.The gate of the flash memory device according to the present invention may include a floating gate formed in an I-shaped pattern on a semiconductor substrate, a dielectric film formed sequentially on top of the floating gate, and sequentially filled in concave portions of both side surfaces of the floating gate; It includes a control gate.

본 발명에 따른 플래시 메모리 소자의 게이트 형성 방법은 반도체 기판 상에 터널 산화막과 플로팅 게이트용 제 1 도전막 및 버퍼막을 순차적으로 형성하는 단계, 상기 버퍼막을 패터닝하고, 상기 패터닝된 버퍼막을 포함하는 상기 반도체 기판 상에 플로팅 게이트용 제 2 도전막을 형성하는 단계, 상기 반도체 기판 상의 소자 분리 영역에 형성된 상기 플로팅 게이트용 제 2 도전막과 상기 버퍼막 및 상기 플로팅 게이트용 제 1 도전막을 순차적으로 식각하는 단계, 상기 버퍼막을 제거하고, 노출된 상기 플로팅 게이트용 제 1 도전막과 노출된 상기 플로팅 게이트용 제 2 도전막의 표면에 유전체막과 콘트롤 게이트용 도전막을 순차적으로 형성하는 단계, 및 상기 콘트롤 게이트용 도전막과 상기 유전체막과 상기 플로팅 게이트용 제 1, 제 2 도전막을 식각하여 상기 제 2 플로팅 게이트용 도전막이 T자 형을 갖는 게 이트 패턴을 형성하는 단계를 포함한다.In a method of forming a gate of a flash memory device according to the present invention, the method includes sequentially forming a tunnel oxide layer, a first conductive layer for a floating gate, and a buffer layer on a semiconductor substrate, patterning the buffer layer, and including the patterned buffer layer. Forming a second conductive film for a floating gate on a substrate, sequentially etching the second conductive film for the floating gate, the buffer film, and the first conductive film for the floating gate formed in an isolation region on the semiconductor substrate; Removing the buffer layer, and sequentially forming a dielectric film and a control gate conductive film on surfaces of the exposed first conductive film for floating gate and the exposed second conductive film for floating gate; and the conductive film for control gate. And etching the dielectric film and the first and second conductive films for the floating gate. Wherein the conductive film for the second floating gate includes forming a gate pattern having a T-shape.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

한편, 어떤 말이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a word is described as "on" another film or semiconductor substrate, the film may be present in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.

도 1 내지 도 8은 본 발명에 따른 플래시 메모리 소자의 플로팅 게이트 및 그것의 형성 방법을 설명하기 위한 소자의 단면도 및 입체도이다. 도 1 내지 도 8을 참조하여 본 발명에 따른 플래시 메모리 소자의 플로팅 게이트 및 그것의 형성 방법을 설명하면 다음과 같다.1 to 8 are cross-sectional views and three-dimensional views of a device for explaining a floating gate and a method of forming the flash memory device according to the present invention. Referring to FIGS. 1 to 8, a floating gate of a flash memory device and a method of forming the same will be described below.

도 1을 참조하면 반도체 기판(100) 상에 터널 산화막(101), 플로팅 게이트용 도전막(102), 버퍼막(103)을 순차적으로 형성한다. 이 때, 플로팅 게이트용 도전막(102)은 폴리 실리콘막으로 형성하는 것이 바람직하다.Referring to FIG. 1, a tunnel oxide film 101, a floating gate conductive film 102, and a buffer film 103 are sequentially formed on a semiconductor substrate 100. At this time, the floating gate conductive film 102 is preferably formed of a polysilicon film.

도 2를 참조하면, 식각 공정을 실시하여 버퍼막(103)을 패터닝한다. 식각 공정은 워드 라인 방향으로 진행하며, 최종적으로 형성되는 플로팅 게이트와 플로팅 게이트 사이의 영역을 포함한 영역에 버퍼막(103)이 잔류하도록 패터닝하는 것이 바람직하다. Referring to FIG. 2, the buffer layer 103 is patterned by performing an etching process. The etching process is performed in the word line direction, and patterning is performed so that the buffer film 103 remains in a region including a region between the floating gate and the floating gate to be finally formed.

도 3을 참조하면, 패터닝된 버퍼막(103)을 포함한 반도체 기판(100) 전체 구조 상에 제2 플로팅 게이트용 도전막(105)을 형성한다. 제2 플로팅 게이트용 도전막(105)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 제 2 플로팅 게이트용 도전막(105)은 제 1 플로팅 게이트용 도전막(102)과 불순물 농도를 같게 형성하거나, 전기적 특성을 고려하여 불순물 농도를 다르게 하여 형성할 수도 있다.Referring to FIG. 3, the second floating gate conductive layer 105 is formed on the entire structure of the semiconductor substrate 100 including the patterned buffer layer 103. The second floating gate conductive film 105 is preferably formed of a polysilicon film. The second floating gate conductive film 105 may be formed to have the same impurity concentration as the first floating gate conductive film 102 or may have a different impurity concentration in consideration of electrical characteristics.

도 4를 참조하면, 반도체 기판의 소자 분리 영역에 형성된 제 2 플로팅 게이트용 도전막(105)과 버퍼막(103) 및 제 1 플로팅 게이트용 도전막(102)을 순차적으로 식각하여 제거한다. 식각 공정은 비트라인 방향으로 진행하는 것이 바람직하다. 식각 공정으로 인하여 버퍼막(103)의 측면부가 노출된다. 제 1 플로팅 게이트용 도전막(102) 및 제 2 플로팅 게이트용 도전막(105)은 플로팅 게이트용 도전막으로 사용된다. 여기서는 설명하지 않았지만 소자 분리막(106)은 통상의 공정을 진행하여 형성한다.Referring to FIG. 4, the second floating gate conductive film 105, the buffer film 103, and the first floating gate conductive film 102 formed in the device isolation region of the semiconductor substrate are sequentially removed by etching. The etching process preferably proceeds in the bit line direction. Side surfaces of the buffer layer 103 are exposed due to the etching process. The first floating gate conductive film 102 and the second floating gate conductive film 105 are used as the floating gate conductive film. Although not described here, the device isolation film 106 is formed by performing a normal process.

도 5를 참조하면, 식각 공정을 진행하여 버퍼막(103)을 제거한다. 버퍼막(103)을 질화막으로 사용하였을 경우, 식각 공정은 습식 식각 공정으로 진행하는 것이 바람직하다.Referring to FIG. 5, an etching process is performed to remove the buffer layer 103. When the buffer film 103 is used as the nitride film, the etching process is preferably a wet etching process.

도 6을 참조하면, 노출된 플로팅 게이트용 도전막(102, 105)의 표면 상에 유전체막(107)을 형성한다. 유전체막(107)은 제 1 산화막과 질화막 및 제 2 산화막이 순차적으로 적층된 ONO 구조로 형성하는 것이 바람직하나 산화막만을 이용하거나 높은 유전율을 갖는 물질을 이용하여 형성할 수 있다. 또한 유전체막(107)의 두께는 플로팅 게이트용 도전막(102, 105)의 내부 빈 공간의 임계치수의 1/2보다 작게 형성하는 것이 바람직하다. 즉, 플로팅 게이트용 도전막(102, 105)의 내부 빈 공간이 유전체막(107)으로 완전히 매립되지 않도록 형성하는 것이 바람직하다.Referring to FIG. 6, a dielectric film 107 is formed on the exposed surfaces of the floating gate conductive films 102 and 105. The dielectric film 107 is preferably formed in an ONO structure in which the first oxide film, the nitride film, and the second oxide film are sequentially stacked. However, the dielectric film 107 may be formed using only an oxide film or a material having a high dielectric constant. In addition, the thickness of the dielectric film 107 is preferably smaller than 1/2 of the critical dimension of the internal empty space of the floating gate conductive films 102 and 105. That is, it is preferable to form so that the internal empty space of the floating gate conductive films 102 and 105 is not completely filled with the dielectric film 107.

도 7을 참조하면, 유전체막(107)의 표면 상에 콘트롤 게이트용 도전막(108)을 형성한다. 콘트롤 게이트용 도전막(108)은 플로팅 게이트용 도전막(102, 105) 및 유전막(107)의 내부 빈 공간 영역이 모두 매립되고, 플로팅 게이트용 도전막(102, 105)의 상부에 일정 두께를 갖도록 형성하는 것이 바람직하다. 콘트롤 게이트용 도전막(108)은 폴리 실리콘막으로 형성하는 것이 바람직하다.Referring to FIG. 7, the control film conductive film 108 is formed on the surface of the dielectric film 107. In the control gate conductive film 108, all of the internal empty space regions of the floating gate conductive films 102 and 105 and the dielectric film 107 are buried, and a predetermined thickness is formed on the floating gate conductive films 102 and 105. It is preferable to form so that it may have. The control film conductive film 108 is preferably formed of a polysilicon film.

도 8을 참조하면, 식각 공정을 진행하여 콘트롤 게이트용 도전막(108), 유전체막(107), 플로팅 게이트용 도전막(102, 105)을 식각하여 플래시 메모리 소자의 플로팅 게이트 패턴을 형성한다. 평탄한 제 1 플로팅 게이트용 도전막 상에 T자형 제 2 플로팅 게이트용 도전막을 형성함으로써, 결과적으로 플로팅 게이트(105)가 I자 모양의 패턴으로 형성한다.Referring to FIG. 8, an etching process is performed to etch the control gate conductive layer 108, the dielectric layer 107, and the floating gate conductive layers 102 and 105 to form a floating gate pattern of the flash memory device. By forming the T-shaped second floating gate conductive film on the flat first floating gate conductive film, the floating gate 105 is formed in an I-shaped pattern as a result.

상술한 바와 같이 형성된 플래시 메모리 소자의 플로팅 게이트는 제 1 플로팅 게이트의 두께에 준하는 면적과 제 2 플로팅 게이트의 상부면 두께에 준하는 면적만이 인접한 플로팅 게이트와 간섭 효과를 일으키게 되므로, 플로팅 게이트간의 간섭 효과에 의한 문턱 전압 장애가 억제된다. 또한, 제 2 플로팅 게이트 상부 외에도 제 1 플로팅 게이트와 제 2 플로팅 게이트 간의 내부 공간에 유전체막과 콘트롤 게이트가 형성되어있어 플로팅 게이트와 콘트롤 게이트간의 접합 면적이 늘어나 게 된다. 이로 인하여 소자의 커플링 비가 증가되어 소자의 전기적 특성이 향상된다. Since the floating gate of the flash memory device formed as described above has only the area corresponding to the thickness of the first floating gate and the area corresponding to the thickness of the upper surface of the second floating gate, the interference effect occurs between the floating gates adjacent to each other. Threshold voltage disturbance by is suppressed. In addition, since the dielectric film and the control gate are formed in the inner space between the first floating gate and the second floating gate in addition to the second floating gate, the junction area between the floating gate and the control gate is increased. This increases the coupling ratio of the device to improve the electrical characteristics of the device.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 따르면, 플로팅 게이트를 제 1 플로팅 게이트와 제 2 플로팅 게이트로 나누어 형성하며 제 2 플로팅 게이트를 T자 모양으로 형성함으로써, 콘트롤 게이트와의 접합면적을 늘려 소자의 커플링 비를 증가시키고, 인접한 플로팅 게이트 간의 캐패시턴스에 영향을 주는 측면 면적을 줄일 수 있어, 기생 캐패시턴스의 영향을 억제하여 소자의 문턱 전압 간섭 효과를 억제한다. According to the present invention, the floating gate is divided into a first floating gate and a second floating gate, and the second floating gate is formed in a T-shape, thereby increasing the coupling area of the device by increasing the bonding area with the control gate, The side area affecting the capacitance between adjacent floating gates can be reduced, thereby suppressing the effect of parasitic capacitance to suppress the threshold voltage interference effect of the device.

Claims (9)

반도체 기판상에 평탄하게 형성된 제1 도전막과 상기 제1 도전막 상에 형성된 T자형 제2 도전막으로 구성되는 플로팅 게이트;A floating gate including a first conductive film formed flat on the semiconductor substrate and a T-shaped second conductive film formed on the first conductive film; 상기 플로팅 게이트의 상부 및 양 측면부의 오목한 부분에 순차적으로 채워져 형성된 유전체막 및 콘트롤 게이트를 포함하는 플래시 메모리 소자의 플로팅 게이트.A floating gate of a flash memory device comprising a dielectric film and a control gate sequentially filled in the concave portions of the upper and both side portions of the floating gate. 제 1 항에 있어서,The method of claim 1, 상기 제2 도전막 상부의 폭이 상기 제1 도전막의 폭과 동일한 플래시 메모리 소자의 플로팅 게이트. The floating gate of the flash memory device, the width of the upper portion of the second conductive film is the same as the width of the first conductive film. 제 1 항에 있어서,The method of claim 1, 상기 유전체막은 상기 플로팅 게이트 양측면부의 오목한 부분의 형상을 유지할 수 있는 두께로 형성됨을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트.And the dielectric layer is formed to have a thickness capable of maintaining the shape of the concave portions of both sides of the floating gate. 반도체 기판 상에 터널 산화막과 플로팅 게이트용 제 1 도전막 및 버퍼막을 순차적으로 형성하는 단계;Sequentially forming a tunnel oxide film, a first conductive film for a floating gate, and a buffer film on a semiconductor substrate; 상기 버퍼막을 패터닝하고, 상기 패터닝된 버퍼막을 포함하는 상기 반도체 기판 상에 플로팅 게이트용 제 2 도전막을 형성하는 단계;Patterning the buffer layer and forming a second conductive layer for the floating gate on the semiconductor substrate including the patterned buffer layer; 상기 반도체 기판 상의 소자 분리 영역에 형성된 상기 플로팅 게이트용 제 2 도전막과 상기 버퍼막 및 상기 플로팅 게이트용 제 1 도전막을 순차적으로 식각하는 단계;Sequentially etching the floating gate second conductive layer, the buffer layer, and the floating gate first conductive layer formed in the device isolation region on the semiconductor substrate; 상기 버퍼막을 제거하여 I형을 갖는 플로팅 게이트 전극을 형성하는 단계;Removing the buffer layer to form a floating gate electrode having an I-type; 상기 I형을 갖는 플로팅 게이트 상부에 유전체막과 콘트롤 게이트용 도전막을 순차적으로 형성하는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.And sequentially forming a dielectric film and a control gate conductive film on the floating gate having the I-type. 제 4 항에 있어서,The method of claim 4, wherein 상기 플로팅 게이트용 제 2 도전막은 T자형으로 형성됨을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.And the second conductive film for the floating gate is formed in a T-shape. 제 4 항에 있어서,The method of claim 4, wherein 상기 플로팅 게이트용 제 1 , 제 2 도전막 및 상기 콘트롤 게이트용 도전막 은 폴리 실리콘막으로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.And the first and second conductive films for the floating gate and the conductive film for the control gate are formed of a polysilicon film. 제 4 항에 있어서,The method of claim 4, wherein 상기 버퍼막은 질화막을 이용하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.And the buffer layer is formed of a nitride layer. 제 7 항에 있어서,The method of claim 7, wherein 상기 버퍼막을 제거하는 공정은 습식 식각 공정을 이용하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.And removing the buffer layer using a wet etching process. 제 4 항에 있어서,The method of claim 4, wherein 상기 유전체막은 상기 플로팅 게이트 양측면부의 오목한 부분의 형상이 유지될 수 있는 두께로 형성됨을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성 방법. And the dielectric layer is formed to a thickness such that the shape of the concave portions of both sides of the floating gate can be maintained.
KR1020050102948A 2005-10-31 2005-10-31 A floating gate in flash memory device and forming method thereof KR100799055B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050102948A KR100799055B1 (en) 2005-10-31 2005-10-31 A floating gate in flash memory device and forming method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050102948A KR100799055B1 (en) 2005-10-31 2005-10-31 A floating gate in flash memory device and forming method thereof

Publications (2)

Publication Number Publication Date
KR20070046348A KR20070046348A (en) 2007-05-03
KR100799055B1 true KR100799055B1 (en) 2008-01-29

Family

ID=38271707

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050102948A KR100799055B1 (en) 2005-10-31 2005-10-31 A floating gate in flash memory device and forming method thereof

Country Status (1)

Country Link
KR (1) KR100799055B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8338244B2 (en) 2009-03-19 2012-12-25 Samsung Electronics Co., Ltd. Methods of fabricating three-dimensional nonvolatile memory devices using expansions

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101411499B1 (en) 2008-05-19 2014-07-01 삼성전자주식회사 Variable resistance memory device and management method thereof
US8164134B2 (en) 2009-06-09 2012-04-24 Samsung Electronics Co., Ltd. Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100192551B1 (en) 1996-05-16 1999-06-15 구본준 Semiconductor memory device and fabrication method of the same
KR100209724B1 (en) 1996-08-21 1999-07-15 구본준 Flash memory and method of manufacturing the same
JP2000150833A (en) 1998-11-11 2000-05-30 Hitachi Ltd Semiconductor integrated circuit device and manufacture of it
KR20010025029A (en) * 1999-03-17 2001-03-26 롤페스 요하네스 게라투스 알베르투스 Method of manufacturing a floating gate field-effect transistor
JP2002026151A (en) 2000-07-05 2002-01-25 Mitsubishi Electric Corp Semiconductor memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100192551B1 (en) 1996-05-16 1999-06-15 구본준 Semiconductor memory device and fabrication method of the same
KR100209724B1 (en) 1996-08-21 1999-07-15 구본준 Flash memory and method of manufacturing the same
JP2000150833A (en) 1998-11-11 2000-05-30 Hitachi Ltd Semiconductor integrated circuit device and manufacture of it
KR20010025029A (en) * 1999-03-17 2001-03-26 롤페스 요하네스 게라투스 알베르투스 Method of manufacturing a floating gate field-effect transistor
JP2002026151A (en) 2000-07-05 2002-01-25 Mitsubishi Electric Corp Semiconductor memory device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8338244B2 (en) 2009-03-19 2012-12-25 Samsung Electronics Co., Ltd. Methods of fabricating three-dimensional nonvolatile memory devices using expansions
US8674414B2 (en) 2009-03-19 2014-03-18 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices including interposed floating gates
US9105736B2 (en) 2009-03-19 2015-08-11 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices including interposed floating gates
US9190533B2 (en) 2009-03-19 2015-11-17 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices including interposed floating gates
US9337351B2 (en) 2009-03-19 2016-05-10 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices including interposed floating gates
US10037888B2 (en) 2009-03-19 2018-07-31 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices including interposed floating gates

Also Published As

Publication number Publication date
KR20070046348A (en) 2007-05-03

Similar Documents

Publication Publication Date Title
US10043814B2 (en) Semiconductor substrate with a single protruding portion with multiple different widths and insulation thickness
US10062706B2 (en) Semiconductor device
KR100881185B1 (en) Non-volatile memory device and method of operating the same
KR20180035656A (en) Semiconductor device and method of manufacturing the semiconductor device
US20090231921A1 (en) Manufacturing method of nonvolatile semiconductor storage device and nonvolatile semiconductor storage device
US7692233B2 (en) Semiconductor device and manufacturing method thereof
US20140015033A1 (en) Nonvolatile semiconductor storage device and method of manufacture thereof
KR100953050B1 (en) Nonvolatile memory device and method of manufacturing the same
US9252150B1 (en) High endurance non-volatile memory cell
KR100799055B1 (en) A floating gate in flash memory device and forming method thereof
KR20070049731A (en) Flash memory and manufacturing method thereof
KR100885777B1 (en) Method of fabricating non-volatile memory device
KR20090082627A (en) Method of fabricating non-volatile memory device
KR20140099728A (en) Nonvolatile memory device and method for fabricating the same
KR20110068769A (en) Flash memory device and method for manufacturing flash memory device
KR100615581B1 (en) flash memory device having FinFET structure and fabrication method thereof
US20080099824A1 (en) Flash memory device and method of fabricating the same
KR100771418B1 (en) Self Align type Flash Memory Device and Method of Forming the same
KR20060089530A (en) Flash memory cell having a half recessed floating-gate and method of fabricating the same
RU2807966C1 (en) Non-volatile memory device
CN109712982B (en) Flash memory and forming method thereof
KR100866261B1 (en) Flash memory device with split gate over recessed channel, flash memory array using the same device and fabricating method of the same
KR101033402B1 (en) Flash memory device and manufacturing method the same
JP2022082914A (en) Semiconductor device and method for manufacturing the same
KR100798767B1 (en) Method for manufacturing flash memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee