KR100885484B1 - 리페어 어드레스 모니터링이 개선된 반도체 메모리장치 - Google Patents

리페어 어드레스 모니터링이 개선된 반도체 메모리장치 Download PDF

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Abstract

본 발명은 반도체 메모리장치의 리페어 어드레스 모니터링 동작의 신뢰성을 확보하기 위한 것으로, 본 발명에 따른 반도체 메모리장치는, 리페어된 X 어드레스와 동일한 어드레스가 입력되면 X 리페어 신호를 인에이블해 출력하는 X 리페어 퓨즈부; 리페어된 Y 어드레스와 동일한 어드레스가 입력되면 Y 리페어 신호를 인에이블해 출력하는 Y 리페어 퓨즈부; 및 제1테스트모드시 상기 X 리페어 신호에 응답하고, 제2테스트모드시 상기 Y리페어 신호에 응답하여 해당 어드레스가 리페어 되었음을 알리는 리페어 알림 신호를 출력하는 리페어 어드레스 모니터부를 포함한다.
반도체 메모리장치, 리페어, 어드레스

Description

리페어 어드레스 모니터링이 개선된 반도체 메모리장치{Semoconductor Memory Device with improved repair monitoring}
도 1은 종래의 반도체 메모리장치에서 리페어 어드레스를 모니터링하기 위한 부분의 구성도.
도 2는 도 1의 리페어 어드레스 모니터부(130)의 상세 회로도.
도 3은 도 2의 동작 타이밍도.
도 4는 본 발명에 따른 반도체 메모리장치의 일실시예 구성도.
도 5는 도 4의 리페어 어드레스 모니터부(430)의 일실시예 구성도.
도 6은 도 5의 동작을 도시한 타이밍도.
*도면의 주요 부분에 대한 부호의 설명
410: X 리페어 퓨즈부 420: Y 리페어 퓨즈부
430: 리페어 어드레스 모니터부 440: IO 컨트롤부
450: 출력 드라이버
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 자세하게는 반도체 메모리장치에서 리페어 된 메모리 셀(cell)의 어드레스를 알아내는 리페어 어드레스 모니터링(repair address monitoring) 동작을 개선하기 위한 것이다.
도 1은 종래의 반도체 메모리장치에서 리페어 어드레스를 모니터링하기 위한 부분의 구성도이다.
종래의 반도체 메모리장치는 리페어 어드레스를 모니터링 하기 위해 X 리페어 퓨즈부(110), Y 리페어 퓨즈부(120), 리페어 어드레스 모니터부(130)를 구비하며, 추가로 리페어 알림 신호(ram_do)가 출력되는 타이밍을 맞추기 위한 IO컨트롤부(140)와 리페어 알림 신호(ram_do)를 외부로 출력하기 위한 출력 드라이버(150)를 포함한다.
X 리페어 퓨즈부(110)는 리페어된 메모리셀의 X 어드레스가 저장된 퓨즈셋(fuse set)으로, 입력되는 X 어드레스(lax<0:11>)가 리페어된 메모리셀의 X 어드레스와 일치하는 경우 X 리페어 신호(xra)를 인에이블해 출력한다.
Y 리페어 퓨즈부(120)는 리페어된 메모리셀의 Y 어드레스가 저장된 퓨즈셋으로, 입력되는 Y 어드레스(byac<0:6>)가 리페어된 메모리셀의 Y 어드레스와 일치하는 경우 Y 리페어 신호(yra)를 인에이블해 출력한다.
리페어 어드레스 모니터부(Repair Address Monotor)(130)는 테스트모드 신호인 tm_ram이 인에이블 된 상태에서, X 리페어 신호 또는 Y 리페어 신호가 인에이블 되면 리페어 알림 신호(ram_do)를 인에이블 해 출력한다.
IO컨트롤부(140)는 리드 커맨드(READ command) 입력시 인에이블 되는 펄스 신호인 rdstp를 일정시간 지연시켜 입출력 센스앰프(IOSA)를 스트로빙(strobing)하기 위한 펄스 신호인 iosastp를 출력하며, iosastp는 리페어 어드레스 모니터부(130)가 리페어 알림 신호(ram_do)를 출력하는 타이밍을 조절한다.
출력 드라이버(Output Driver)(150)는 리페어 어드레스 모니터부(130)에서 출력되는 리페어 알림 신호(ram_do)를 데이터 핀(DQ pin)을 통해 칩 외부로 출력한다.
도 2는 도 1의 리페어 어드레스 모니터부(130)의 상세 회로도이다.
테스트모드가 아닌 경우, 즉 테스트모드 신호인 tm_ram 신호가 디스에이블 된 경우에는 트랜지스터 P21이 턴온된다. 따라서 A노드는 '하이'가 된다. 이 경우 iosastp 신호를 지연시켜 생성되는 스트로빙(strobing) 신호인 iosat가 인에이블 되면 트랜지스터 P22는 오프되고 트랜지스터 N21은 온 된다. 따라서 리페어 알림 신호(ram_do)는 디스에이블 되어 출력된다.
테스트모드인 경우, 즉 테스트모드 신호인 tm_ram 신호가 '하이'로 인에이블 된 경우에는 트랜지스터 P21이 오프된다. 따라서 A노드는 패스게이트(PG21)를 통해 신호를 입력받을 준비가 된다. X 리페어 신호(xra)와 Y 리페어 신호(yra) 둘 중 하나라도 인에이블 되면, 인버터 I23의 출력은 '하이'가 된다. 또한, 테스트모드시에는 tm_ram 신호가 '하이'로 인에이블 되므로 낸드게이트 NA21의 출력은 '로우'가 되며, 이는 턴온된 패스게이트 P21을 통해 A노드로 전달되어 A노드의 논리 레벨은 '로우'가 된다.
A노드의 논리 레벨이 '로우'가 된 상태에서 스트로빙 신호인 iosat 신호가 '하이'로 인에이블 되면 낸드게이트 NA22의 출력은 '로우'가 되어 트랜지스터 P22가 턴온된다. 따라서 리페어 알림 신호(ram_do)는 인에이블 되어 출력된다. 리페어 알림 신호(ram_do)가 출력되는 출력단에는 래치(I29, I30)가 포함되어 있기 때문에 리페어 알림 신호(ram_do)는 다음의 스트로빙 신호(iosat)가 인에이블 되어 입력될 때까지 동일한 레벨을 유지하게 된다.
참고로 스트로빙 신호인 iosat 신호는 iosatp 신호를 지연(I32~35)시켜 생성하는데, 그 전단의 낸드게이트 NA23에 입력되는 테스트모드 신호인 tm_en 신호로는 tm_ram 신호가 사용될 수도 있고, 따로 테스트모드 신호를 배정하여 사용할 수도 있다.
도 3은 도 2의 동작 타이밍도이다.
도면에 도시된 바와 같이, 종래에는 테스트모드 신호인 tm_ram이 인에이블 된 상태에서 X 리페어 신호 또는 Y 리페어 신호 중 어느 하나라도 인에이블 되면 리페어 알림 신호(ram_do)가 인에이블 되어 출력된다.
리페어 어드레스를 모니터링 하는 경우 X 어드레스 및 Y어드레스를 순차적으로 증가시키면서 하게되는데, 리페어된 워드라인(Word Line)을 인에이블 시켜 놓은 상태에서 Y어드레스를 순차적으로 증가시키는 경우에는, 도 3과 같이 Y어드레스와 상관없이 리페어 알림 신호(ram_do)는 계속 인에이블 되게 된다는 문제점이 있다. 즉, 종래의 반도체 메모리장치는 리페어 알림 신호(ram_do)가 인에이블 되어 출력 되더라도, 이것이 X 어드레스에 의한 것인지 아니면 Y 어드레스에 의한 것인지를 구분할 수가 없으며, 이는 리페어 어드레스 모니터링의 신뢰도를 떨어뜨리게 된다.
종래의 리페어 어드레스 모니터링 방식이 신뢰성을 가지려면, 반드시 X 어드레스나 Y 어드레스 중 하나의 어드레스는 리페어된 어드레스가 아니어야 한다는 전제조건이 필요하다. 페일 비트가 적은 경우에는 전제조건을 만족시키지 않아도 신뢰할만한 테스트 결과를 얻을 수는 있지만, 페일 비트가 다량 존재하는 경우에는 뱅크별로 테스트할 때마다 X나 Y중 리페어하지 아니한 노멀 어드레스를 찾아낸 후 테스트를 시작해야 한다. 이는 테스트시간을 쓸데없이 증가시키며, 테스트비용을 증가시킨다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 메모리장치의 리페어 어드레스 모니터링 동작의 신뢰성을 확보하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 리페어된 X 어드레스와 동일한 어드레스가 입력되면 X 리페어 신호를 인에이블해 출력하는 X 리페어 퓨즈부; 리페어된 Y 어드레스와 동일한 어드레스가 입력되면 Y 리페어 신호를 인에이블해 출력하는 Y 리페어 퓨즈부; 및 제1테스트모드시 상기 X 리페어 신호에 응답하고, 제2테스트모드시 상기 Y리페어 신호에 응답하여 해당 어드레스가 리페어 되었음을 알리는 리페어 알림 신호를 출력하는 리페어 어드레스 모니터부를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 반도체 메모리장치의 일실시예 구성도이다.
도면에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는 X 리페어 퓨즈부(410), Y 리페어 퓨즈부(420), 리페어 어드레스 모니터부(430)를 포함하며, 리페어 알림 신호(ram_do)를 칩 외부로 출력하기 위한 출력 드라이버(450)를 더 포함할 수 있다.
X 리페어 퓨즈부(410)는 리페어된 메모리셀의 X 어드레스가 저장된 퓨즈셋(fuse set)으로, 입력되는 X 어드레스(lax<0:11>)가 리페어된 메모리셀의 X 어드레스와 일치하는 경우 X 리페어 신호(xra)를 인에이블해 출력한다. 종래의 X 리페어 퓨즈부와 동일한 회로가 사용될 수 있다.
Y 리페어 퓨즈부(420)는 리페어된 메모리셀의 Y 어드레스가 저장된 퓨즈셋으로, 입력되는 Y 어드레스(byac<0:6>)가 리페어된 메모리셀의 Y 어드레스와 일치하는 경우 Y 리페어 신호(yra)를 인에이블해 출력한다. 종래의 Y 리페어 퓨즈부와 동일한 회로가 사용될 수 있다.
리페어 어드레스 모니터부(430)는 제1테스트모드 신호(tm_xram)가 인에이블 되는 제1테스트모드시 X 리페어 신호(xra)에 응답하여 해당 어드레스가 리페어 되었음을 알리는 리페어 알림신호(ram_do)를 출력하고, 제2테스트모드 신호(tm_yram)가 인에이블 되는 제2테스트모드시 Y 리페어 신호(yra)에 응답하여 해당 어드레스가 리페어 되었음을 알리는 리페어 알림신호(ram_do)를 출력한다. 본 발명의 리페어 어드레스 모니터부는 종래와는 다르게 제1 및 제2테스트모드를 구비하며, 제1테스트모드시에는 X 리페어 신호(xra)에만 응답하여 리페어 알림신호(ram_do)를 출력하고, 제2테스트모드시에는 Y 리페어 신호(yra)에만 응답하여 리페어 알림신호(ram_do)를 출력한다. 따라서 리페어된 어드레스를 모니터링하는데 있어서 X 어드레스와 Y 어드레스를 독립적으로 모니터링 하는 것이 가능하다.
출력 드라이버(450)는 리페어 어드레스 모니터부(430)로부터 리페어 알림 신호(ram_do)를 입력받아 데이터 핀(DQ pin))으로 전달하며, 데이터 핀(DQ pin)은 리페어 알림 신호(ram_do)를 칩(chip) 외부로 출력한다.
IO컨트롤부(440)는 리드 커맨드(READ command) 입력시 인에이블 되는 펄스 신호인 rdstp를 일정시간 지연시켜 입출력 센스앰프(IOSA)를 스트로빙(strobing)하기 위한 펄스 신호인 iosastp를 출력하며, iosastp는 리페어 어드레스 모니터부(430)가 리페어 알림 신호(ram_do)를 출력하는 타이밍을 조절한다.
도 5는 도 4의 리페어 어드레스 모니터부(430)의 일실시예 구성도이다.
도면에 도시된 바와 같이, 리페어 어드레스 모니터부는 그 중요부로 제1테스트모드시 X 리페어 신호(xra)를 입력받는 제1입력부(510)와, 제2테스트모드시 Y 리 페어 신호(yra)를 입력받는 제2입력부(520)를 포함한다. 또한, 제1 및 제2테스트모드 중 어느 테스트모드도 아닐 경우 리페어 어드레스 모니터부를 리셋시키기 위한 리셋부(530)와, 제1입력부(510) 또는 제2입력부(520)를 통해 입력된 신호(즉, A노드)의 논리레벨에 따라 인에이블 되어 출력되는 리페어 알림 신호(ram_do)의 출력 타이밍을 조절하기 위한 스트로빙부(540)를 더 포함한다.
제1입력부(510)는 제1테스트모드 신호(tm_xram)가 인에이블 된 상태에서만 X 리페어 신호(xra)를 입력받아 A노드의 논리레벨을 변화시킨다. 그 동작을 설명하면 제1테스트모드 신호(tm_xram)가 디스에이블 되면 패스게이트 PG51이 오프 되기 때문에 제1입력부(510)는 A노드에 아무런 영향을 주지 못하지만, 제1테스트모드 신호(tm_xram)가 인에이블 되면 패스게이트 PG51은 온 된다. 제1테스트모드 신호(tm_xram)가 인에이블 된 상태에서 X 리페어 신호(xra)가 인에이블 되어 낸드게이트 NA51에 입력되면, A노드의 논리레벨은 '로우'가 되고, 이는 스트로빙부(540)로 전달되어 적절한 타이밍에 리페어 알림 신호(ram_do)를 인에이블 시켜 출력하게 된다.
제2입력부(520)는 제2테스트모드 신호(tm_yram)가 인에이블 된 상태에서만 Y 리페어 신호(yra)를 입력받아 A노드의 논리레벨을 변화시킨다. 그 동작을 설명하면 제2테스트모드 신호(tm_yram)가 디스에이블 되면 패스게이트 PG52가 오프되기 때문에 제2입력부(520)는 A노드에 아무런 영향을 주지 못하지만, 제2테스트모드 신호(tm_yram)가 인에이블 되면 패스게이트 PG52는 온 된다. 제2테스트모드 신호(tm_yram)가 인에이블 된 상태에서 Y 리페어 신호(yra)가 인에이블 되어 낸드게 이트 NA52에 입력되면, A노드의 논리레벨은 '로우'가 되고, 이는 스트로빙부(540)로 전달되어 적절한 타이밍에 리페어 알림 신호(ram_do)를 인에이블 시켜 출력하게 된다.
리셋부(530)는 어느 테스트모드도 아닐 시에 A노드의 논리레벨을 초기화 시키기 위한 부분이다. 그 동작을 보면, 제1테스트모드 신호(tm_xram) 또는 제2테스트모드 신호(tm_yram) 중 어느 하나라도 인에이블 되어 노아게이트 NO51에 입력되면 인버터 I53의 출력은 '하이'가 되어 트랜지스터 P51을 오프시키지만, 제1테스트모드 신호(tm_xram)와 제2테스트모드 신호(tm_yram) 모두가 디스에이블 된 경우에는 인버터 I53의 출력이 '로우'가 되어 트랜지스터 P51이 턴온되고 결국 A노드의 논리레벨을 '하이'로 초기화시킨다.
스트로빙부(540)는 A노드의 논리레벨이 '로우'인 경우 리페어 알림 신호(ram_do)를 인에이블 시켜 출력하는데, 리드 커맨드(READ command) 후 일정시간이 지나 인에이블 되는 펄스신호인 iosat 신호에 응답하여 리페어 알림 신호(ram_do)가 출력되는 타이밍을 조절한다. iosat 신호는 입출력 센스앰프(IOSA)를 스트로빙하기 위한 펄스신호인 iosastp신호를 지연(I61~64)시켜 생성한다. 그 전단의 낸드게이트 N54에 입력되는 테스트모드 신호인 tm_en 신호는 따로 테스트모드 신호를 배정하는 것도 가능하지만, 제1테스트모드 신호(tm_xram)와 제2테스트모드 신호(tm_yram)를 논리합(OR연산)하여 생성할 수 있다.
스트로빙부(540)는 도면에 도시된 바와 같이, 리페어 알림 신호(ram_do)를 출력하기 위한 푸쉬-풀(push-pull) 증폭기(P52, N51)와 A노드의 논리레벨과 리드 커맨드 후 일정시간이 지나 인에이블 되는 펄스신호(iosat, iosatb)에 응답하여 푸쉬풀 증폭기(P52, N51)를 구동하는 프리드라이버(I56, NA53, I57, NO52)를 포함하여 구성될 수 있다.
도 5의 전체적인 동작을 정리하면, 제1테스트모드와 제2테스트모드가 분리되어 제1테스트모드시에는 X 리페어 신호(xra)에 응답하여 리페어 알림 신호(ram_do)를 인에이블해 출력하고, 제2테스트모드시에는 Y 리페어 신호(yra)에 응답하여 리페어 알림 신호(ram_do)를 인에이블해 출력하기 때문에 리페어 어드레스를 모니터링할 때에 리페어된 X 어드레스 및 Y 어드레스를 따로 모니터링 할 수 있다.
도 6은 도 5의 동작을 도시한 타이밍도이다.
도면을 참조하면, 제2테스트모드 신호(tm_yram)가 인에이블 된 제2테스트모드에서는 X 리페어 신호(xra)의 논리레벨과는 상관없이 Y 리페어 신호(yra)의 논리레벨에 따라 리페어 알림 신호(ram_do)가 출력되는 것을 확인할 수 있다. 또한 리페어 알림 신호(ram_do)는 iosastp 신호보다 조금 늦게 즉, 스트로빙 신호인 iosat의 타이밍에 맞추어 출력됨을 확인할 수 있다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
상술한 본 발명은, 리페어된 X 어드레스를 모니터링하기 위한 제1테스트모드와 리페어된 Y 어드레스를 모니터링하기 위한 제2테스트모드를 따로 구비하며, 리페어 알림 신호가 인에이블 되어 출력되었을 경우 테스트모드에 따라 X 어드레스가 리페어 되었다는 것인지, Y 어드레스가 리페어 되었다는 것인지를 바로 알 수 있다.
따라서 종래와 같이 X 어드레스와 Y 어드레스 중 하나는 리페어된 어드레스가 아니어야 한다는 조건을 만족시킬 필요가 없으며, 페일비트가 다수 존재해도 리페어된 X 어드레스 및 Y 어드레스를 모니터링 할 수 있다. 이는 테스트타임이 감소한다는 것을 의미하며, 이에 따라 반도체 메모리장치의 테스트비용 또한 줄일 수 있다는 장점이 있다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 리페어된 X 어드레스와 동일한 어드레스가 입력되면 X 리페어 신호를 인에이블해 출력하는 X 리페어 퓨즈부;
    리페어된 Y 어드레스와 동일한 어드레스가 입력되면 Y 리페어 신호를 인에이블해 출력하는 Y 리페어 퓨즈부; 및
    제1테스트모드시 상기 X 리페어 신호에 응답하고, 제2테스트모드시 상기 Y리페어 신호에 응답하여 해당 어드레스가 리페어 되었음을 알리는 리페어 알림 신호를 출력하는 리페어 어드레스 모니터부를 포함하고,
    상기 리페어 어드레스 모니터부는,
    상기 제1테스트모드시 상기 X 리페어 신호를 입력받는 제1입력부;
    상기 제2테스트모드시 상기 Y 리페어 신호를 입력받는 제2입력부;
    상기 제1 및 제2테스트모드 중 어느 모드도 아닐 경우 상기 리페어 어드레스 모니터부를 리셋시키기 위한 리셋부; 및
    상기 제1입력부 또는 상기 제2입력부를 통해 입력된 신호의 논리레벨에 따라 인에이블 되어 출력되는 상기 리페어 알림신호의 출력 타이밍을 조절하기 위한 스트로빙부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 스트로빙부는,
    리드 커맨드 후 일정시간이 지나 인에이블 되는 펄스신호에 응답하여 상기 리페어 알림신호의 출력 타이밍을 조절하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 3항에 있어서,
    상기 제1입력부는,
    상기 제1테스트모드시 인에이블 되는 제1테스트모드 신호가 인에이블 된 상태에서만 상기 X 리페어 신호를 입력받아 A노드의 출력레벨을 변화시키는 것을 특 징으로 하는 반도체 메모리장치.
  6. 제 5항에 있어서,
    상기 제2입력부는,
    상기 제2테스트모드시 인에이블 되는 제2테스트모드 신호가 인에이블 된 상태에서만 상기 Y 리페어 신호를 입력받아 상기 A노드의 출력레벨을 변화시키는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 6항에 있어서,
    상기 리셋부는,
    상기 제1테스트모드 신호와 상기 제2테스트모드 신호 중 어느것도 인에이블 되지 않은 경우 상기 A노드의 논리레벨을 리셋시키는 것을 특징으로 하는 반도체 메모리장치.
  8. 제 7항에 있어서,
    상기 스트로빙부는,
    상기 리페어 알림신호를 출력하기 위한 푸쉬-풀 증폭기; 및
    상기 A노드의 논리레벨과 리드 커맨드 후 일정시간이 지나 인에이블 되는 펄스신호에 응답하여 상기 푸쉬-풀 증폭기를 구동하는 프리드라이버
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 3항에 있어서,
    상기 반도체 메모리장치는,
    상기 리페어 알림 신호를 입력받아 데이터 핀으로 전달하는 출력드라이버; 및
    상기 리페어 알림 신호를 칩 외부로 출력하는 데이터 핀
    을 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
KR1020070048386A 2007-05-18 2007-05-18 리페어 어드레스 모니터링이 개선된 반도체 메모리장치 KR100885484B1 (ko)

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* Cited by examiner, † Cited by third party
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KR19990051377A (ko) * 1997-12-19 1999-07-05 윤종용 결함 구제 셀 확인 회로를 갖는 반도체 메모리장치
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KR100383259B1 (ko) * 2000-11-23 2003-05-09 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 프로그램된 불량어드레스 확인 방법

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