KR100881410B1 - Method for fabricating semiconductor device - Google Patents

Method for fabricating semiconductor device Download PDF

Info

Publication number
KR100881410B1
KR100881410B1 KR1020020031140A KR20020031140A KR100881410B1 KR 100881410 B1 KR100881410 B1 KR 100881410B1 KR 1020020031140 A KR1020020031140 A KR 1020020031140A KR 20020031140 A KR20020031140 A KR 20020031140A KR 100881410 B1 KR100881410 B1 KR 100881410B1
Authority
KR
South Korea
Prior art keywords
ion implantation
gate electrode
semiconductor device
manufacturing
semiconductor substrate
Prior art date
Application number
KR1020020031140A
Other languages
Korean (ko)
Other versions
KR20030093555A (en
Inventor
사승훈
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020020031140A priority Critical patent/KR100881410B1/en
Publication of KR20030093555A publication Critical patent/KR20030093555A/en
Application granted granted Critical
Publication of KR100881410B1 publication Critical patent/KR100881410B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 게이트 전극 형성 공정과 소오스/드레인 형성 공정 사이에 국부적으로 웰농도를 높여주어 소자 구동 시 소오스와 드레인 사이에 원치 않는 채널이 형성되지 않도록 할 수 있는 반도체소자의 제조 방법을 개시한다. 개시된 본 발명에 따른 반도체소자의 제조 방법은, 웰을 구비한 반도체기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크로 하여 상기 기판에 엘디디용 이온주입을 실시하는 단계와, 상기 엘디디용 이온주입을 실시한 반도체기판에 상기 웰의 농도가 국부적으로 증가되도록 상기 게이트 전극을 마스크로 하고 경사를 주어 이온주입을 실시하는 단계와, 상기 웰 농도가 증가된 반도체기판에 질소를 포함한 고온 산화 공정을 진행하여 상기 게이트 전극를 덮는 버퍼 산화막을 형성하는 단계와, 상기 버퍼 산화막 상에 실리콘 질화막을 형성하는 단계와, 상기 실리콘 질화막 및 버퍼 산화막을 에치백하여 상기 게이트 전극의 측면에 각각의 제1 및 제2 절연 측벽을 형성하는 단계와, 상기 제1 및 제2 절연 측벽을 포함한 게이트 전극을 마스크로 하여 상기 반도체기판에 소오스/드레인용 이온주입을 실시하는 단계를 포함한다. The present invention discloses a method of manufacturing a semiconductor device capable of locally increasing well concentration between a gate electrode forming process and a source / drain forming process so that unwanted channels are not formed between the source and the drain when the device is driven. According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method comprising: forming a gate electrode on a semiconductor substrate having a well, and performing ion implantation for an LED on the substrate using the gate electrode as a mask; Performing ion implantation using the gate electrode as a mask and tilting the semiconductor substrate to which the concentration of the well is increased to the semiconductor substrate to which the ion implantation is performed, and a high temperature including nitrogen in the semiconductor substrate having the well concentration increased. Performing an oxidation process to form a buffer oxide film covering the gate electrode, forming a silicon nitride film on the buffer oxide film, and etching back the silicon nitride film and the buffer oxide film to each side of the gate electrode. And forming a second insulating sidewall, and masking a gate electrode including the first and second insulating sidewalls. And performing source / drain ion implantation into the semiconductor substrate.

Description

반도체소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing Method of Semiconductor Device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 반도체소자의 제조 방법을 설명하기 위한 공정단면도.1 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2g는 본 발명에 따른 반도체소자의 제조 방법을 설명하기 위한 공정단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

100. 반도체기판 102. 트렌치100. Semiconductor substrate 102. Trench

104. 소자격리막 106. 웰104. Device isolator 106. Well

107. 게이트 절연막 108. 게이트 전극107. Gate insulating film 108. Gate electrode

120. 엘디디영역 122. 경사 이온주입 영역120. LED area 122. Inclined ion implantation area

124. 소오스/드레인영역 130.버퍼 산화막124. Source / drain region 130. Buffer oxide

131. 제 1절연 측벽 132. 실리콘 질화막 131. First insulating sidewall 132. Silicon nitride film

133. 제 2절연 측벽 140. 실리사이드막133. Second insulating sidewall 140. Silicide film

150, 152, 154, 156. 이온주입 공정150, 152, 154, 156. Ion implantation process

본 발명은 반도체소자의 제조 방법에 관한 것으로, 보다 상세하게는 게이트 전극 형성 공정과 소오스/드레인 형성 공정 사이에 국부적으로 웰농도를 높여주어 소자 구동 시 소오스와 드레인 사이에 원치 않는 채널이 형성되지 않도록 할 수 있는 반도체소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to locally increase the well concentration between a gate electrode forming process and a source / drain forming process so that unwanted channels are not formed between the source and the drain when the device is driven. The manufacturing method of the semiconductor element which can be performed.

소자의 크기가 감소함에 따라 파생적으로 발생되는 핫캐리어 현상을 해결하기 위해 소오스/드레인영역 중 좀더 낮은 농도의 영역(LDD:Lightly Doped Drain, 이하 엘디디영역이라 칭함)을 만들어 줌으로써 소오스/드레인영역 간에 흐르는 캐리어들의 전기장이 국부적으로 집중되는 현상을 감소시킨다. 그러나, 이러한 엘디디 기술을 적용할 경우, 동작전압이 클 경우에는 개선에 한계를 갖게 되며 낮은 농도영역으로 인하여 채널 길이가 작아지고 소오스/드레인 간의 크기가 작아지게 되고, 그에 따라 게이트 전극 길이 감소에 따라 문턱전압이 낮아지는 쇼트 채널 현상이 발생되어 결과적으로는 소자 작동이 어려워지게 된다.As the size of the device decreases, the source / drain region is formed to make a lower concentration (LDD: Lightly Doped Drain) region of the source / drain region to solve the hot carrier phenomenon. Reduces the local concentration of electric fields in flowing carriers. However, when applying the LED technology, there is a limit to the improvement when the operating voltage is large and the channel length becomes smaller and the source / drain size becomes smaller due to the low concentration region, thereby reducing the gate electrode length. As a result, a short channel phenomenon occurs in which the threshold voltage is lowered, which makes the device difficult to operate.

종래 기술에 따른 반도체소자의 제조 방법은, 도 1에 도시된 바와 같이, 반도체기판(10)에 공지의 STI(Shallow Trench Isolation) 공정을 적용하여 트렌치(12)를 형성하고, 상기 트렌치(12)를 매립시키는 소자격리막(14)을 형성한다. 이어, 상기 소자격리막(14)을 포함한 기판에 제 1도전형 이온 주입을 실시하여 제 1도전형 웰(16)을 형성한다.In the method of manufacturing a semiconductor device according to the related art, as shown in FIG. 1, a trench 12 is formed by applying a well-known shallow trench isolation (STI) process to a semiconductor substrate 10, and the trench 12 is formed. A device isolation film 14 for filling the gap is formed. Subsequently, a first conductive type ion implantation is performed on the substrate including the device isolation layer 14 to form a first conductive type well 16.

그런 다음, 웰(16)을 포함한 기판에 게이트 절연막(17) 및 게이트 전극(18)을 각각 형성한 후, 상기 게이트 전극(18)을 마스크로 하고 기판에 엘디디용 저농도 이온주입 공정을 실시하여 상기 게이트 전극(18) 양측 하부의 기판에 엘디디영 역(20)을 형성한다. Then, after the gate insulating film 17 and the gate electrode 18 are formed on the substrate including the well 16, the gate electrode 18 is used as a mask, and the substrate is subjected to a low concentration ion implantation process. The LED area 20 is formed on the substrate under both sides of the gate electrode 18.

이어, 상기 결과의 기판에 게이트 전극(18)을 덮도록 완충 산화막(미도시) 및 실리콘 질화막(미도시)을 차례로 형성한 후, 이들 막을 에치백하여 게이트 전극(18) 측면에 제 1절연 측벽(30) 및 제 2절연 측벽(32)을 각각 형성한다. 이때, 상기 완충 산화막은 상기 엘디디영역(20)이 형성된 기판을 퍼니스 내로 인입시킨 후, 상기 기판에 700℃ 온도에서 열처리를 진행하여 형성한다.Subsequently, buffer oxide films (not shown) and silicon nitride films (not shown) are sequentially formed to cover the gate electrodes 18 on the resultant substrate, and the films are etched back to form a first insulating sidewall on the side of the gate electrode 18. 30 and a second insulating side wall 32 are formed, respectively. In this case, the buffer oxide film is formed by introducing a substrate on which the LED region 20 is formed into a furnace and then performing heat treatment on the substrate at a temperature of 700 ° C.

그런 다음, 상기 제 1및 제 2절연 측벽(30)(32)를 포함한 게이트 전극을 마스크로 하고 기판에 소오스/드레인용 이온주입 공정을 실시하여 소오스/드레인영역(24)을 형성한다. 이후, 실리사이드 공정을 선택적으로 진행하여 게이트 전극(18) 및 소오스/드레인영역(24)에 실리사이드막(40)을 형성한다.Then, the source / drain regions 24 are formed by performing a source / drain ion implantation process on the substrate using the gate electrodes including the first and second insulating sidewalls 30 and 32 as masks. Thereafter, the silicide process is selectively performed to form the silicide layer 40 in the gate electrode 18 and the source / drain regions 24.

그러나, 종래의 기술에서는 상기 엘디디영역 형성에 의해 채널의 길이가 작아지고 소오스/드레인영역 간의 사이가 작아지게 되며, 결과적으로 게이트 전극 길이 감소되어 문턱전압이 낮아지는 쇼트 채널 현상이 유발되었다. However, in the related art, the length of the channel is shortened and the gap between the source and drain regions is shortened by the formation of the LED region. As a result, the short channel phenomenon is caused in which the gate electrode length is reduced and the threshold voltage is lowered.

또한, 제 1절연 측벽 형성을 위한 버퍼 산화막 형성 공정에서 700℃ 온도에서 열처리를 진행하게 되면, 엘디디영역 형성 시 주입된 이온의 확산 속도가 빨라지게 되어 기판의 실리콘 격자가 손상되는 문제점이 있었다.In addition, when the heat treatment is performed at a temperature of 700 ° C. in the buffer oxide film forming process for forming the first insulating sidewall, the diffusion rate of ions implanted during the formation of the LED region is increased, thereby damaging the silicon lattice of the substrate.

이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 쇼트 채널 현상을 방지할 수 있는 반도체장치의 제조 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of preventing the short channel phenomenon.

본 발명의 다른 목적은 버퍼 산화막 형성을 위한 열처리 공정을 개선함으로 서 기판의 실리콘 격자가 손상되는 것을 방지할 수 있는 반도체장치의 제조 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device which can prevent the silicon lattice of a substrate from being damaged by improving the heat treatment process for forming a buffer oxide film.

상기 목적들을 달성하기 위한 본 발명의 반도체소자의 제조 방법은, 웰을 구비한 반도체기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 하여 상기 기판에 엘디디용 이온주입을 실시하는 단계; 상기 엘디디용 이온주입을 실시한 반도체기판에 상기 웰의 농도가 국부적으로 증가되도록 상기 게이트 전극을 마스크로 하고 경사를 주어 이온주입을 실시하는 단계; 상기 웰 농도가 증가된 반도체기판에 질소를 포함한 고온 산화 공정을 진행하여 상기 게이트 전극를 덮는 버퍼 산화막을 형성하는 단계; 상기 버퍼 산화막 상에 실리콘 질화막을 형성하는 단계; 상기 실리콘 질화막 및 버퍼 산화막을 에치백하여 상기 게이트 전극의 측면에 각각의 제1 및 제2 절연 측벽을 형성하는 단계; 및 상기 제1 및 제2 절연 측벽을 포함한 게이트 전극을 마스크로 하여 상기 반도체기판에 소오스/드레인용 이온주입을 실시하는 단계;를 포함하는 것을 특징으로 한다.A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a gate electrode on a semiconductor substrate having a well; Performing ion implantation for an LED on the substrate using the gate electrode as a mask; Performing ion implantation with the gate electrode as a mask and tilting the semiconductor substrate subjected to the ion implantation to increase the concentration of the well; Performing a high temperature oxidation process including nitrogen on the semiconductor substrate having an increased well concentration to form a buffer oxide layer covering the gate electrode; Forming a silicon nitride film on the buffer oxide film; Etching back the silicon nitride film and the buffer oxide film to form respective first and second insulating sidewalls on side surfaces of the gate electrode; And source / drain ion implantation into the semiconductor substrate using a gate electrode including the first and second insulating sidewalls as a mask.

상기 엘디디용 이온주입을 실시하는 단계는 NMOS일 경우에 As 및 Sb 중 어느 하나를 사용하여 실시하고, PMOS일 경우에 B, BF2 및 In 중 어느 하나를 사용하여 실시하는 것이 바람직하다. 이때, 이온 주입 에너지는 2∼20KeV로 하고, 이온 도우즈는 1E14∼1E15 atoms/㎠로 하여 실시하는 것이 바람직하다.The step of performing ion implantation for LEDs is preferably performed using any one of As and Sb in the case of NMOS, and any one of B, BF 2 and In in the case of PMOS. At this time, the ion implantation energy is preferably 2 to 20 KeV, and the ion dose is preferably 1E14 to 1E15 atoms / cm 2.

상기 경사를 주어 이온주입을 실시하는 단계는 NMOS일 경우에 B, BF2 및 In 중 어느 하나를 사용하여 실시하고, PMOS일 경우에 P, As 및 Sb 중 어느 하나를 사용하여 실시하는 것이 바람직하다. 이때, 이온 주입 에너지는 20∼80KeV로 하고, 이온 도우즈는 1E12∼5.0E13 atoms/㎠로 하여 2회 또는 4회의 로테이션으로 진행하는 것이 바람직하며, 또한, 이온의 경사각은 7°∼60°로 하고, 트위스트각은 0°∼360°로 하여 실시하는 것이 바람직하다.The step of performing ion implantation with the inclination is performed using any one of B, BF 2 and In in the case of NMOS, and using any one of P, As and Sb in the case of PMOS. . At this time, the ion implantation energy is set to 20 to 80 KeV, the ion dose is set to 1E12 to 5.0E13 atoms / cm 2, and it is preferable to proceed in two or four rotations, and the inclination angle of the ions is 7 ° to 60 °. The twist angle is preferably 0 ° to 360 °.

상기 질소를 포함한 고온 산화 공정은 800∼1000℃ 온도에서 10∼30초 동안 진행하며, 온도를 증가시키기 위한 속도는 30∼150℃/초를 유지하고 온도를 감소시키기 위한 속도는 20∼100℃/초를 유지하는 것이 바람직하다.The high temperature oxidation process including nitrogen proceeds for 10-30 seconds at a temperature of 800-1000 ° C., the rate for increasing the temperature is maintained at 30-150 ° C./sec and the rate for decreasing the temperature is 20-100 ° C. / It is desirable to hold candles.

상기 버퍼 산화막은 100∼250Å 두께로 형성하는 것이 바람직하다.The buffer oxide film is preferably formed to a thickness of 100 to 250 GPa.

(실시예)
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.(Example)
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 반도체소자의 제조 방법은, 도 2a에 도시된 바와 같이, 반도체기판(100)에 공지의 STI(Shallow Trench Isolation) 공정을 적용하여 트렌치(102)를 형성한다. 이어, 상기 트렌치(102)를 포함한 기판 전면에 갭필옥사이드막(gap filled oxide layer)(미도시)을 증착하고 상기 갭필옥사이드막을 에치백하여 트렌치(102)를 매립시키는 소자격리막(104)을 형성한다.In the method of manufacturing a semiconductor device of the present invention, as shown in FIG. 2A, a trench 102 is formed by applying a well-known shallow trench isolation (STI) process to the semiconductor substrate 100. Subsequently, a gap filled oxide layer (not shown) is deposited on the entire surface of the substrate including the trench 102, and the device isolation layer 104 is formed to etch back the gap fill oxide layer to fill the trench 102. .

그런 다음, 도 2b에 도시된 바와 같이, 제 1도전형 웰 형성영역(미도시)을 블로킹한 상태에서 상기 소자격리막(104)을 포함한 기판 상에 제 1도전형 이온주입 공정(150)을 실시하여 제 1도전형 웰(106)을 형성한다. 이때, 상기 제 1도전형 웰(106)은 NMOS일 경우에는 P웰, PMOS일 경우에는 N웰에 해당된다.Then, as illustrated in FIG. 2B, the first conductive ion implantation process 150 is performed on the substrate including the device isolation film 104 while the first conductive well forming region (not shown) is blocked. To form the first conductive well 106. In this case, the first conductive well 106 corresponds to a P well in the case of an NMOS and an N well in the case of a PMOS.

이 후, 도 2c에 도시된 바와 같이, 제 1도전형 웰(106)을 포함한 기판 전면에 실리콘 산화막(미도시) 및 다결정 실리콘막(미도시)을 차례로 증착한 후, 포토리쏘그라피 공정에 의해 상기 막들을 식각하여 게이트 절연막(107) 및 게이트 전극(108)을 각각 형성한다. 이어, 게이트 전극(108)을 마스크로 하고 기판 전면에 엘디디용 이온주입 공정(152)을 실시하여 게이트 전극(108) 양측 하부의 기판에 엘디디영역(120)을 형성한다. 이때, 상기 엘디디용 이온주입 공정(152)에서, 주입되는 이온으로는 NMOS일 경우에는 As(Asenic) 또는 Sb(Antimony)를 사용하며, PMOS일 경우에는 B, BF2 또는 In(Indium)을 이용한다. 또한, 상기 엘디디용 이온주입 공정(154)에서 이온 주입 에너지는 2∼20KeV 범위를 가지고, 이온 도우즈는 1E14∼1E15 atoms/㎠ 범위를 가진다.Thereafter, as illustrated in FIG. 2C, a silicon oxide film (not shown) and a polycrystalline silicon film (not shown) are sequentially deposited on the entire surface of the substrate including the first conductive well 106, and then subjected to a photolithography process. The films are etched to form a gate insulating film 107 and a gate electrode 108, respectively. Next, the LED region 120 is formed on the substrate under both sides of the gate electrode 108 by using the gate electrode 108 as a mask and performing an ion implantation process 152 for the entire surface of the substrate. In this case, in the LED implantation process 152, As (Asenic) or Sb (Antimony) is used as NMOS, and B, BF 2 or In (Indium) is used as PMOS. I use it. Further, in the LED implantation step 154, the ion implantation energy is in the range of 2 to 20 KeV, and the ion dose is in the range of 1E14 to 1E15 atoms / cm 2.

상기 엘디디영역(120)은 소자의 크기가 감소함에 따라 파생적으로 발생되는 핫캐리어 현상을 해결하기 위해 이 후의 공정에서 형성되는 소오스/드레인영역 중 좀더 낮은 농도의 영역을 만들어 줌으로써 소오스/드레인영역 간에 흐르는 캐리어들의 전기장이 국부적으로 집중되는 현상을 감소시키기 위한 역할을 한다. 그러나, 이러한 엘디디 기술을 적용할 경우, 동작전압이 클 경우에는 개선에 한계를 갖게 되며 낮은 농도영역으로 인하여 채널 길이가 작아지고 소오스/드레인 간의 크기가 작아지게 되고, 그에 따라 게이트 전극 길이 감소에 따라 문턱전압이 낮아지는 쇼트 채널 현상이 발생되어 결과적으로는 소자 작동이 어려워지게 된다. The LED region 120 is formed between the source and drain regions by making a lower concentration region of the source / drain regions formed in a subsequent process in order to solve a hot carrier phenomenon that is derived as the device size decreases. The electric field of the flowing carriers serves to reduce the local concentration phenomenon. However, when applying the LED technology, there is a limit to the improvement when the operating voltage is large and the channel length becomes smaller and the source / drain size becomes smaller due to the low concentration region, thereby reducing the gate electrode length. As a result, a short channel phenomenon occurs in which the threshold voltage is lowered, which makes the device difficult to operate.                     

따라서, 이러한 쇼트 채널 현상을 완화하기 위해, 도 2d에 도시된 바와 같이, 게이트 전극(108)을 마스크로 하고 엘디디영역(120)을 포함한 기판 전면에 경사를 주어 이온주입 공정(154)을 실시하여 엘디디영역(120) 주변에 경사 이온주입 영역(122)을 형성한다. 이때, 상기 경사 이온주입 공정(154)에서, 주입되는 이온으로는 NMOS일 경우에는 B,BF2 또는 In을 사용하고 PMOS일 경우에는 P(Phosphorus), As(Asenic) 또는 Sb(Antimony)을 이용한다.
또한, 상기 경사 이온주입 공정(154)에서, 이온 주입 에너지는 20∼80KeV 범위로 하고, 이온 도우즈는 1E12∼5.0E13 atoms/㎠ 범위로 하며, 반도체기판 또는 이온주입 건(Implantation Gun)을 2회 또는 4회 로테이션시켜 진행한다. 예를 들어, 상기 경사 이온주입 공정(154)을 2회 로테이션시켜 진행하는 경우에는 첫 번째 경사 이온주입 후 반도체기판 또는 이온주입 건을 180°로테이션시킨 상태로 두 번째 경사 이온주입을 행하는 방식으로 진행하며, 4회 로테이션시켜 진행하는 경우에는 첫 번째 경사 이온주입 후에 반도체기판 또는 이온주입 건을 90°씩 로테이션시키면서 나머지 3회의 경사 이온주입을 행하는 방식으로 진행한다.
한편, 상기 경사 이온 주입 공정(154)에서, 경사(tilt)각은 7°∼60°범위로 하며, 트위스트(twist)각은 0°∼360°범위로 한다. Therefore, in order to alleviate this short channel phenomenon, as shown in FIG. 2D, the ion implantation process 154 is performed by inclining the gate electrode 108 as a mask and inclining the entire surface of the substrate including the LED area 120. As a result, a gradient ion implantation region 122 is formed around the LED region 120. In this case, in the gradient ion implantation process 154, B, BF 2 or In is used as NMOS, and P (Phosphorus), As (Asenic), or Sb (Antimony) is used as PMOS. .
In the gradient ion implantation step 154, the ion implantation energy is in the range of 20 to 80 KeV, the ion dose is in the range of 1E12 to 5.0E13 atoms / cm 2, and the semiconductor substrate or the implantation gun is 2 Rotate once or four times. For example, when the oblique ion implantation process 154 is rotated twice, the second oblique ion implantation is performed while the semiconductor substrate or the ion implantation gun is rotated 180 ° after the first oblique ion implantation. In the case of proceeding by rotating four times, the method proceeds by rotating the semiconductor substrate or the ion implantation gun by 90 ° after the first oblique ion implantation and performing the remaining three oblique ion implantations.
On the other hand, in the gradient ion implantation step 154, the tilt angle is in the range of 7 ° to 60 °, and the twist angle is in the range of 0 ° to 360 °.

그런 다음, 도 2e에 도시된 바와 같이, RTP(Rapid Thermal Processing)장비 내로 상기 경사 이온주입 영역(122)을 포함한 기판을 인입시킨 후, 상기 기판 전면에 NO 또는 N2O 등의 질소가 포함된 고온 산화 공정을 실시하여 100∼250Å 두께의 버퍼 산화막(130)을 증착한다. 이때, 상기 고온 산화 공정은 800∼1000℃ 온도에서 10∼30초 동안 진행하며, 온도 증가를 위한 속도는 30∼150℃/초를 유지하며, 반대로 온도 감소를 위한 속도는 20∼100℃/초를 유지한다. 상기 고온 산화 버퍼 산화막 형성 공정에 의해 엘디디 형성용 이온 주입 공정에서 주입된 이온에 의한 기판의 실리콘 격자 손상이 빠르게 회복되고, 실리콘-질소 간의 강한 결합이 형성되므로 동작전압이 큰 경우에도 핫캐리어 발생을 최소화한다. Next, as shown in FIG. 2E, after the substrate including the gradient ion implantation region 122 is introduced into a rapid thermal processing (RTP) apparatus, nitrogen, such as NO or N 2 O, is included on the entire surface of the substrate. A high temperature oxidation process is performed to deposit a buffer oxide film 130 having a thickness of 100 to 250 kPa. At this time, the high temperature oxidation process is carried out for 10 to 30 seconds at a temperature of 800 ~ 1000 ℃, the rate for increasing the temperature is maintained at 30 to 150 ℃ / sec, the rate for reducing the temperature is 20 to 100 ℃ / second Keep it. The high temperature oxidation buffer oxide film forming process rapidly recovers the silicon lattice damage of the substrate by the ions implanted in the LED forming ion implantation process, and a strong bond between silicon and nitrogen is formed, so that a hot carrier occurs even when the operating voltage is large Minimize.

계속해서, 도면에 도시되어 있지 않지만, 질소가 포함된 고온 산화 공정을 거쳐 버퍼 산화막(130)을 형성한 후에, 상기 버퍼 산화막(130)에 추가로 다시 고온 산화 공정을 한번 더 진행함으로서 실리콘 질화막 내의 질소 성분을 재분포킨다. 이때, 상기 추가의 고온 산화 공정은 100% 질소를 충전시킨 챔버 내에서 진행하며, 800∼1000℃ 온도에서 10∼30초 동안 진행한다.Subsequently, although not shown in the drawing, after the buffer oxide film 130 is formed through the high temperature oxidation process containing nitrogen, the high temperature oxidation process is further performed on the buffer oxide film 130, thereby further increasing the Redistribute the nitrogen components. The additional high temperature oxidation process then proceeds in a chamber filled with 100% nitrogen and for 10-30 seconds at a temperature of 800-1000 ° C.

이 후, 상기 버퍼 산화막(130) 상에 500∼1000Å 두께의 실리콘 질화막(SiN 또는 Si3N4)(132)을 형성한다. Thereafter, a silicon nitride film (SiN or Si 3 N 4 ) 132 having a thickness of 500 to 1000 Å is formed on the buffer oxide film 130.

이어, 도 2f에 도시된 바와 같이, 상기 실리콘 질화막 및 버퍼 산화막을 에치백하여 게이트 전극(108) 측면에 각각의 제 1 절연 측벽(131) 및 제 2 절연 측벽(133)을 형성한다. 그런 다음, 상기 제 1절연 측벽(131) 및 제 2 절연 측벽(133)를 포함한 게이트 전극(108)을 마스크로 하고 상기 기판 전면에 소오스/드레인용 이온주입 공정(156)을 실시하여 제 2 절연 측벽(133) 양측 하부의 기판에 소오스/드레인영역(124)을 형성한다. Subsequently, as illustrated in FIG. 2F, the silicon nitride layer and the buffer oxide layer are etched back to form the first insulating sidewall 131 and the second insulating sidewall 133 on the side of the gate electrode 108. Next, a second insulating layer is formed by using the gate electrode 108 including the first insulating sidewall 131 and the second insulating sidewall 133 as a mask, and performing a source / drain ion implantation process 156 on the entire surface of the substrate. The source / drain regions 124 are formed in the substrate under both sidewalls 133.

이어, 도 2g에 도시된 바와 같이, 상기 소오스/드레인영역(124)을 포함한 기판 전면에 실리사이드 공정을 선택적으로 진행하여 게이트 전극(108) 및 소오스/드레인영역(124) 상부에 실리사이드막(140))을 형성한다.Next, as illustrated in FIG. 2G, the silicide process may be selectively performed on the entire surface of the substrate including the source / drain regions 124 to form the silicide layer 140 on the gate electrode 108 and the source / drain regions 124. ).

본 발명에 따르면, 경사를 주어 이온주입 공정을 실시하여 국부적으로 제 1도전형 웰의 농도를 높여줌으로서 쇼트 채널 현상을 완화시킬 수 있다. 또한 질소가 포함한 고온 산화 공정을 통해 버퍼 산화막을 형성함으로서 엘디디영역 형성 시 주입된 이온에 의한 실리콘 격자 손상을 빠르게 회복시키어 핫캐리어 발생을 최소 화할 수 있다. According to the present invention, the short channel phenomenon can be alleviated by increasing the concentration of the first conductive well by inclining the ion implantation step. In addition, by forming a buffer oxide film through a high temperature oxidation process containing nitrogen, it is possible to quickly recover the silicon lattice damage caused by the ions implanted during the formation of the LED region to minimize the generation of hot carriers.

이상에서와 같이, 본 발명에서는 경사를 주어 이온주입 공정을 실시하여 국부적으로 웰의 농도를 높여줌으로서 쇼트 채널 현상을 완화하고, 또한 700℃온도의 중온에서 퍼니스 열처리 방법이 아닌 질소가 포함한 고온 산화 공정을 통해 버퍼 산화막을 형성함으로써, 엘디디영역 형성 시 주입된 이온에 의한 실리콘 격자 손상을 빠르게 회복시키어 핫캐리어 발생을 최소화할 수 있다. As described above, in the present invention, by inclining the ion implantation process to locally increase the concentration of the well, the short channel phenomenon is alleviated, and the high temperature oxidation process including nitrogen instead of the furnace heat treatment method at a medium temperature of 700 ° C. By forming a buffer oxide layer through the silicon oxide, the silicon lattice damage caused by the ions implanted during the formation of the LED region may be rapidly recovered, thereby minimizing hot carrier generation.

따라서, 본 발명에서는 소자의 크기가 감소됨에 따라 핫캐리어 현상, 쇼트 채널 현상, 역쇼트 채널 현상 등과 같이 소자 작동의 어려움 및 소자 성능이 감소되는 것을 해결할 수 있다.Accordingly, in the present invention, as the size of the device is reduced, it is possible to solve the difficulty of device operation and device performance, such as a hot carrier phenomenon, a short channel phenomenon, an inverse short channel phenomenon, and the like.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (12)

웰을 구비한 반도체기판 상에 게이트 전극을 형성하는 단계; Forming a gate electrode on the semiconductor substrate having wells; 상기 게이트 전극을 마스크로 하여 상기 기판에 엘디디용 이온주입을 실시하는 단계; Performing ion implantation for an LED on the substrate using the gate electrode as a mask; 상기 엘디디용 이온주입을 실시한 반도체기판에 상기 웰의 농도가 국부적으로 증가되도록 상기 게이트 전극을 마스크로 하고 경사를 주어 이온주입을 실시하는 단계; Performing ion implantation with the gate electrode as a mask and tilting the semiconductor substrate subjected to the ion implantation to increase the concentration of the well; 상기 웰 농도가 증가된 반도체기판에 질소를 포함한 고온 산화 공정을 진행하여 상기 게이트 전극를 덮는 버퍼 산화막을 형성하는 단계; Performing a high temperature oxidation process including nitrogen on the semiconductor substrate having an increased well concentration to form a buffer oxide layer covering the gate electrode; 상기 버퍼 산화막 상에 실리콘 질화막을 형성하는 단계; Forming a silicon nitride film on the buffer oxide film; 상기 실리콘 질화막 및 버퍼 산화막을 에치백하여 상기 게이트 전극의 측면에 각각의 제1 및 제2 절연 측벽을 형성하는 단계; 및 Etching back the silicon nitride film and the buffer oxide film to form respective first and second insulating sidewalls on side surfaces of the gate electrode; And 상기 제1 및 제2 절연 측벽을 포함한 게이트 전극을 마스크로 하여 상기 반도체기판에 소오스/드레인용 이온주입을 실시하는 단계; Source / drain ion implantation into the semiconductor substrate using a gate electrode including the first and second insulating sidewalls as a mask; 를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서, 상기 엘디디용 이온주입을 실시하는 단계는 As 및 Sb 중 어느 하나를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of claim 1, wherein the performing ion implantation for the LEDs is performed using any one of As and Sb. 제 1 항에 있어서, 상기 엘디디용 이온주입을 실시하는 단계는 B, BF2 및 In 중 어느 하나를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of claim 1, wherein the ion implantation for the LEDs is performed using any one of B, BF 2, and In. 제 1 항에 있어서, 상기 엘디디용 이온주입을 실시하는 단계는 이온주입 에너지를 2∼20KeV로 하고, 이온 도우즈를 1E14∼1E15 atoms/㎠으로 하여 실시하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the step of performing ion implantation for LEDs is performed with ion implantation energy of 2 to 20 KeV and ion dose of 1E14 to 1E15 atoms / cm 2. . 제 1 항에 있어서, 상기 경사를 주어 이온주입을 실시하는 단계는 B, BF2 및 In 중 어느 하나를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the step of performing ion implantation with the inclination is performed using any one of B, BF 2 and In. 제 1 항에 있어서, 상기 경사를 주어 이온주입을 실시하는 단계는 P, As 및 Sb 중 어느 하나를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the step of performing ion implantation with the inclination is performed using any one of P, As, and Sb. 제 1 항에 있어서, 상기 경사를 주어 이온주입을 실시하는 단계는 이온 주입 에너지를 20∼80 KeV로 하고, 이온 도우즈를 1E12∼5.0E13 atoms/㎠로 하여 실시하는 것을 특징으로 하는 반도체소자의 제조 방법.2. The semiconductor device according to claim 1, wherein the step of performing ion implantation with the inclination is performed with ion implantation energy of 20 to 80 KeV and ion dose of 1E12 to 5.0E13 atoms / cm < 2 > Manufacturing method. 제 1 항에 있어서, 상기 경사를 주어 이온주입을 실시하는 단계는 2회 또는 4회 로테이션하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the step of performing ion implantation with the inclination is performed by rotating two or four times. 제 1 항에 있어서, 상기 경사를 주어 이온주입을 실시하는 단계는 상기 주입되는 이온의 경사각을 7°∼60°로 하고, 트위스트각을 0°∼360°로 하여 실시하는 것을 특징으로 하는 반도체소자의 제조 방법.2. The semiconductor device according to claim 1, wherein the step of ion implantation with the inclination is performed with the inclination angle of the implanted ions being 7 ° to 60 ° and the twist angle being 0 ° to 360 °. Method of preparation. 제 1항에 있어서, 상기 질소를 포함한 고온 산화 공정은 800∼1000℃ 온도에서 10∼30초 동안 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of claim 1, wherein the high temperature oxidation process including nitrogen is performed at 800 to 1000 ° C. for 10 to 30 seconds. 제 1 항에 있어서, 상기 질소를 포함한 고온 산화 공정은 온도를 증가시키기 위한 속도를 30∼150℃/초로 유지하고, 온도를 감소시키기 위한 속도를 20∼100℃/초로 유지하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of claim 1, wherein the high temperature oxidation process including nitrogen is performed by maintaining a rate for increasing the temperature at 30 to 150 ° C / sec and maintaining a rate for decreasing the temperature at 20 to 100 ° C / sec. A method for manufacturing a semiconductor device. 제 1항에 있어서, 상기 버퍼 산화막은 100∼250Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the buffer oxide film is formed to a thickness of 100 to 250 microns.
KR1020020031140A 2002-06-03 2002-06-03 Method for fabricating semiconductor device KR100881410B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020031140A KR100881410B1 (en) 2002-06-03 2002-06-03 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020031140A KR100881410B1 (en) 2002-06-03 2002-06-03 Method for fabricating semiconductor device

Publications (2)

Publication Number Publication Date
KR20030093555A KR20030093555A (en) 2003-12-11
KR100881410B1 true KR100881410B1 (en) 2009-02-05

Family

ID=32385716

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020031140A KR100881410B1 (en) 2002-06-03 2002-06-03 Method for fabricating semiconductor device

Country Status (1)

Country Link
KR (1) KR100881410B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780637B1 (en) * 2005-12-06 2007-11-29 주식회사 하이닉스반도체 Method for forming semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04255233A (en) * 1991-02-07 1992-09-10 Fujitsu Ltd Semiconductor device and manufacture thereof
KR20000042409A (en) * 1998-12-24 2000-07-15 김영환 Method for forming a gate electrode of a semiconductor device
KR20000060635A (en) * 1999-03-18 2000-10-16 윤종용 Method for manufacturing semiconductor device
KR20010060529A (en) * 1999-12-27 2001-07-07 박종섭 A method of manufacturing a transistor in a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04255233A (en) * 1991-02-07 1992-09-10 Fujitsu Ltd Semiconductor device and manufacture thereof
KR20000042409A (en) * 1998-12-24 2000-07-15 김영환 Method for forming a gate electrode of a semiconductor device
KR20000060635A (en) * 1999-03-18 2000-10-16 윤종용 Method for manufacturing semiconductor device
KR20010060529A (en) * 1999-12-27 2001-07-07 박종섭 A method of manufacturing a transistor in a semiconductor device

Also Published As

Publication number Publication date
KR20030093555A (en) 2003-12-11

Similar Documents

Publication Publication Date Title
TWI469344B (en) A transistor having a strained channel region including a performance enhancing material composition
KR100574172B1 (en) Method for fabricating semiconductor device
US7235450B2 (en) Methods for fabricating semiconductor devices
KR100881410B1 (en) Method for fabricating semiconductor device
KR100475538B1 (en) Method of manufacturing a semiconductor device
KR101024639B1 (en) Method of manufacturing a semiconductor device
KR100541705B1 (en) Method for fabricating semiconductor device
JP3063276B2 (en) Method for manufacturing semiconductor device
KR101180500B1 (en) Method for manufacturing Transistor
KR100431301B1 (en) Method for fabricating semiconductor device
KR100588784B1 (en) Fabricating method of semiconductor device
KR100824661B1 (en) Method for manufacturing of semiconductor device
KR100855281B1 (en) Method for fabricating semiconductor device
KR100720405B1 (en) Method for manufacturing of semiconductor device
KR100473734B1 (en) Method of manufacturing a transistor in a semiconductor device
KR100400781B1 (en) Method for fabricating of PMOS Semiconductor Device
KR100604537B1 (en) Method for fabricating the semiconductor device
KR100567030B1 (en) Methood for manufacturing Transistor
KR101128699B1 (en) Method for manufacturing a semiconductor device
KR100546812B1 (en) Fabricating method of semiconductor device
KR100548524B1 (en) Method for manufacturing transistor of semiconductor device
KR100567031B1 (en) Method for Forming Semi-conductor Device
KR100604598B1 (en) Method of manufacturing a semiconductor device
KR20020058456A (en) A method of fabricating semiconductor device with dual polysilicon gate structure
KR20040001792A (en) Method for forming of semiconductor device

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121210

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131217

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141222

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20171218

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181218

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191217

Year of fee payment: 12