KR100879885B1 - Method for fabricating a semiconductor device - Google Patents

Method for fabricating a semiconductor device Download PDF

Info

Publication number
KR100879885B1
KR100879885B1 KR1020070079422A KR20070079422A KR100879885B1 KR 100879885 B1 KR100879885 B1 KR 100879885B1 KR 1020070079422 A KR1020070079422 A KR 1020070079422A KR 20070079422 A KR20070079422 A KR 20070079422A KR 100879885 B1 KR100879885 B1 KR 100879885B1
Authority
KR
South Korea
Prior art keywords
wafer
pattern
trench
insulation film
interlayer insulation
Prior art date
Application number
KR1020070079422A
Other languages
Korean (ko)
Inventor
김정규
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070079422A priority Critical patent/KR100879885B1/en
Application granted granted Critical
Publication of KR100879885B1 publication Critical patent/KR100879885B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Abstract

A manufacturing method of semiconductor device capable of preventing generation of copper band on laser marking domain is provided to accurately confirm processing procedure of wafer by easily discriminating laser marking on wafer. A marking groove is formed on edge domain(A) of a wafer(100). An interlayer insulation film is formed on the wafer. A photo resist pattern is formed on the interlayer insulation film. A domain having a trench on the interlayer insulation film is exposed on cell domain(B) by the photo resist pattern. An interlayer insulation film pattern is formed by etching the interlayer insulation film with a mask which is the photo resist pattern. The interlayer insulation film pattern covers the edge domain of the wafer having a marking groove, and has a trench(142) on the cell domain. A copper metal layer(155a) is formed on the interlayer insulation film, and is mounted in the trench. The copper metal layer is polished in order to expose the interlayer insulation film.

Description

반도체 소자의 제조 방법{method for fabricating a semiconductor device}Method for fabricating a semiconductor device

실시예는 웨이퍼에 식별이 가능한 레이져 마킹을 형성하는 반도체 소자의 제조 방법에 관한 것이다.Embodiments relate to a method of manufacturing a semiconductor device that forms an identifiable laser marking on a wafer.

일반적으로, 반도체 소자는 다양한 형태의 막(예를 들어, 실리콘막, 산화막, 필드 산화막, 폴리 실리콘막, 금속 배선막 등)이 다층 구조로 적층되는 형태를 갖는다. 이러한 다층 구조의 반도체 소자는 증착공정, 산화 공정, 포토 리소그라피 공정(포토 레지스트막 도포, 노광, 현상 공정 등), 식각 공정, 세정 공정, 및 린스 공정 등과 같은 여러 가지 공정들에 의해 제조된다.In general, a semiconductor device has a form in which various types of films (for example, a silicon film, an oxide film, a field oxide film, a polysilicon film, a metal wiring film, etc.) are stacked in a multilayer structure. Such a multilayer semiconductor device is manufactured by various processes such as a deposition process, an oxidation process, a photolithography process (photoresist film coating, exposure, development process, etc.), an etching process, a cleaning process, and a rinsing process.

웨이퍼 상에 임의의 물질층을 선택적으로 패터닝하기 위해서는 증착된 임의의 물질층위에 스핀 코팅 등의 방법으로 포토 레지스트(감광막)를 도포하고, 마스크를 통해 상기 포토 레지스트에 광을 조사하여 노광한 후, 노광된 포토 레지스트를 현상함으로써 상기 임의의 물질층위에 원하는 포토 레지스트 마스크 패턴을 형성한다.In order to selectively pattern an arbitrary material layer on the wafer, a photoresist (photosensitive film) is applied on the deposited arbitrary material layer by a spin coating method, and then exposed to light by irradiating the photoresist with a mask through a mask. By developing the exposed photoresist, a desired photoresist mask pattern is formed on the layer of any material.

그리고, 상기와 같은 포토 레지스트 마스크 패턴을 마스크로 이용하여 상기 임의의 물질층을 선택적으로 제거(식각)함으로써 원하는 패턴을 얻게된다.The desired pattern is obtained by selectively removing (etching) the arbitrary material layer using the photoresist mask pattern as the mask.

이와 같이 반도체 소자의 제조 공정은 원하는 물질층을 증착하고 식각하는 공정을 반복하여 한 장의 웨이퍼에 복수개의 반도체 소자를 제조한다. As described above, in the process of manufacturing a semiconductor device, a plurality of semiconductor devices are manufactured on one wafer by repeating a process of depositing and etching a desired material layer.

이 때, 공정 순서에 착오가 발생되면 반도체 소자의 불량과 폐기를 가져오게 되므로 어떤 웨이퍼가 어떤 공정을 거쳤고 현재 어떤 상태에 있는지를 파악할 필요가 있다. 이에 따라, 각 웨이퍼의 상에는 웨이퍼의 인식을 위해 레이져 마킹(laser marking)이 형성되는데, 반도체 소자 제조 공정 중에 상기 레이져 마킹 상에 금속 이물질 등이 형성될 경우 레이져 마킹 식별이 어려워 상기 웨이퍼의 상태를 파악하기가 어려운 문제점이 있다.In this case, if an error occurs in the process sequence, defects and discards of the semiconductor element are brought about, and thus, it is necessary to determine which wafer has been processed and in what state. Accordingly, laser marking is formed on each wafer to recognize the wafer. When a metal foreign material is formed on the laser marking during the semiconductor device manufacturing process, laser marking is difficult to identify and thus the state of the wafer is identified. There is a problem that is difficult to do.

실시예는 레이져 마킹 식별이 용이한 반도체 소자 제조 방법을 제공한다.The embodiment provides a method of fabricating a semiconductor device with easy laser marking identification.

실시예에 따른 반도체 소자의 제조 방법은, 셀 영역과 상기 셀 영역 둘레의 에지 영역을 갖는 웨이퍼에서, 상기 웨이퍼의 에지 영역에 마킹 홈을 형성하는 단계, In the semiconductor device manufacturing method according to the embodiment, in the wafer having a cell region and the edge region around the cell region, forming a marking groove in the edge region of the wafer,

상기 웨이퍼의 에지 영역을 덮으며 상기 셀 영역에 트렌치를 갖는 층간 절연막 패턴을 형성하는 단계,Forming an interlayer insulating film pattern covering an edge region of the wafer and having a trench in the cell region,

상기 트렌치에 매립되며 상기 층간 절연막 상에 형성된 구리 금속층 및,A copper metal layer embedded in the trench and formed on the interlayer insulating film;

상기 층간 절연막이 노출되도록 구리 금속층을 연마하는 단계를 포함한다.Polishing the copper metal layer to expose the interlayer insulating film.

실시예는 레이져 마킹 영역에 구리 띠가 발생하지 않으므로 레이져 마킹의 식별이 용이한 효과가 있다.In the embodiment, since a copper strip does not occur in the laser marking area, laser marking can be easily identified.

실시예는 웨이퍼 상에 레이져 마킹의 식별이 용이하므로 웨이퍼의 공정 순서를 정확하게 파악할 수 있는 효과가 있다.The embodiment can easily identify the laser marking on the wafer, so that the process order of the wafer can be accurately determined.

이하, 첨부한 도면을 참조로 하여 실시예들에 따른 반도체 패키지 및 그 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.Hereinafter, a semiconductor package and a method of manufacturing the same according to embodiments will be described in detail with reference to the accompanying drawings. Hereinafter, when referred to as "first", "second", and the like, this is not intended to limit the members but to show that the members are divided and have at least two. Thus, when referred to as "first", "second", etc., it is apparent that a plurality of members are provided, and each member may be used selectively or interchangeably. In addition, the size (dimensions) of each component of the accompanying drawings are shown in an enlarged manner to help understanding of the invention, the ratio of the dimensions of each of the illustrated components may be different from the ratio of the actual dimensions. In addition, not all components shown in the drawings are necessarily included or limited to the present invention, and components other than the essential features of the present invention may be added or deleted. In the description of an embodiment according to the present invention, each layer (film), region, pattern or structure is "on / above / over / upper" of the substrate, each layer (film), region, pad or patterns or In the case described as being formed "down / below / under / lower", the meaning is that each layer (film), region, pad, pattern or structure is a direct substrate, each layer (film), region, It may be interpreted as being formed in contact with the pad or patterns, or may be interpreted as another layer (film), another region, another pad, another pattern, or another structure formed in between. Therefore, the meaning should be determined by the technical spirit of the invention.

도 1은 레이져 마킹이 형성된 웨이퍼를 보여주는 평면도이다.1 is a plan view showing a wafer on which laser markings are formed.

도 1에 도시한 바와 같이, 웨이퍼의 에지(edge) 영역(A)에 웨이퍼 식별 번호 가 형성되어 있다. 상기 웨이퍼의 셀 영역에는 트랜지스터들이 형성된다.As shown in FIG. 1, a wafer identification number is formed in the edge area A of the wafer. Transistors are formed in the cell region of the wafer.

상기 웨이퍼 식별 번호는 레이져 마킹 홈으로 이루어지며, 상기 웨이퍼 식별 번호는 상기 웨이퍼 번호 및 랏(lot) 번호를 포함할 수도 있다.The wafer identification number consists of a laser marking groove, and the wafer identification number may include the wafer number and the lot number.

도 2 내지 도 5는 도 1의 Ⅰ-Ⅰ'선을 따라, 실시예에 따른 반도체 소자의 제조 공정을 보여주는 단면도들이다.2 to 5 are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with an embodiment along the line II ′ of FIG. 1.

도 2에 도시한 바와 같이, 웨이퍼(100)의 에지 영역에 레이져(laser)를 이용하여 마킹 홈(101)을 형성한다.As shown in FIG. 2, the marking groove 101 is formed in the edge area of the wafer 100 using a laser.

상기 웨이퍼(100)의 셀 영역(B)에는 트랜지스터들을 형성한다.Transistors are formed in the cell region B of the wafer 100.

상기 트랜지스터는 실리콘 기판 상에 형성된 게이트 산화막 패턴(122) 및 게이트 전극 패턴(123)을 포함하는 게이트 패턴, 상기 게이트 패턴의 양 측벽에 형성된 게이트 스페이서(124), 상기 게이트 패턴의 양측에서 상기 실리콘 기판에 불순물이 주입되어 형성된 소스/드레인 영역(125)을 포함한다.The transistor includes a gate pattern including a gate oxide pattern 122 and a gate electrode pattern 123 formed on a silicon substrate, gate spacers 124 formed on both sidewalls of the gate pattern, and the silicon substrate on both sides of the gate pattern. It includes a source / drain region 125 formed by implanting impurities into.

상기 실리콘 기판에 소자 분리막 패턴(121)들이 형성되어 상기 실리콘 기판에 상기 트랜지스터들이 형성되는 액티브 영역을 정의할 수 있다.Device isolation layer patterns 121 may be formed on the silicon substrate to define an active region in which the transistors are formed on the silicon substrate.

상기 소스/드레인 영역(125)과 상기 게이트 패턴은 각각 전기적인 신호를 인가받기 위하여 금속 배선과 접속한다.The source / drain regions 125 and the gate patterns are connected to metal wires in order to receive electrical signals.

상기 트랜지스터들이 형성된 상기 웨이퍼(100) 상에 제 1 절연막(130)이 형성된다.The first insulating layer 130 is formed on the wafer 100 on which the transistors are formed.

상기 제 1 절연막(130)은 상기 소스/드레인 영역(125)의 일부를 노출하는 비아홀 및 상기 비아홀 내에 형성된 비아 금속 패턴(131)을 형성한다.The first insulating layer 130 forms a via hole exposing a portion of the source / drain region 125 and a via metal pattern 131 formed in the via hole.

상기 비아 금속 패턴(131)의 재질은 예를 들어, 텅스텐으로 이루어질 수 있다.The via metal pattern 131 may be made of, for example, tungsten.

상기 제 1 절연막(130)은 상기 웨이퍼(100)의 에지 영역(A)에서 상기 마킹 홈(101)을 덮는다.The first insulating layer 130 covers the marking groove 101 in the edge area A of the wafer 100.

상기 제 1 절연막(130) 전면에 제 2 절연막(140)을 형성한다.The second insulating layer 140 is formed on the entire surface of the first insulating layer 130.

이후, 상기 비아 금속 패턴(131)과 전기적으로 연결되기 위한 구리 금속 배선을 형성하는데, 상기 구리 금속 배선은 듀얼 다마신, 싱글 다마신 등의 공법으로 형성될 수 있다.Thereafter, a copper metal wire is formed to be electrically connected to the via metal pattern 131. The copper metal wire may be formed by a method such as dual damascene or single damascene.

상기 제 2 절연막(140) 상에 포토 레지스트 패턴(150)을 형성한다. 상기 포토 레지스트 패턴(150)은 상기 웨이퍼(100)의 에지 영역(A)은 덮고 상기 셀 영역(B)은 선택적으로 덮는다.A photoresist pattern 150 is formed on the second insulating layer 140. The photoresist pattern 150 covers the edge region A of the wafer 100 and selectively covers the cell region B.

도 3에 도시한 바와 같이, 상기 제 2 절연막(140)을 선택적으로 식각하여, 구리 금속 배선 형성을 위한 트렌치(trench)(142)를 형성한다.As illustrated in FIG. 3, the second insulating layer 140 is selectively etched to form trenches 142 for forming copper metal wires.

상기 제 2 절연막(140)을 선택적으로 식각하는 공정은 사진 식각 공정(PEP; Photo Etch Process)를 이용한다.The process of selectively etching the second insulating layer 140 uses a photo etching process (PEP).

상기 사진 식각 공정에서, 상기 웨이퍼(100)의 에지 영역(A)에 형성된 포토 레지스트는 패터닝하지 않는다.In the photolithography process, the photoresist formed in the edge region A of the wafer 100 is not patterned.

따라서, 상기 웨이퍼(100)의 에지 영역(A)에는 상기 제 1 절연막(130) 및 제 2 절연막(140)에 트렌치가 형성되어 있지 않고, 상기 웨이퍼(100)의 셀 영역(B)에는 상기 제 2 절연막(140)에 트렌치(142)가 형성되어 있다.Accordingly, trenches are not formed in the first insulating layer 130 and the second insulating layer 140 in the edge region A of the wafer 100, and the second region is formed in the cell region B of the wafer 100. The trench 142 is formed in the second insulating layer 140.

이때, 상기 웨이퍼(100)의 모서리에서 일정 부분을 제외(WEE; wafer edge exclusion)하고 트렌치를 형성한다. 왜냐하면, 상기 트렌치(142)가 상기 웨이퍼(100)의 에지 영역(A)에 형성될 경우 구리 띠가 형성되어 레이져 마킹 홈(101)의 식별이 어려워지기 때문이다.In this case, a portion of the wafer 100 is removed from the edge (WEE; wafer edge exclusion) to form a trench. This is because, when the trench 142 is formed in the edge region A of the wafer 100, a copper strip is formed, which makes it difficult to identify the laser marking groove 101.

상기 웨이퍼(100)의 모서리로부터 3.5mm 내지 4mm 를 제외하고 트렌치(142)를 형성할 수도 있다.The trench 142 may be formed except for 3.5 mm to 4 mm from the edge of the wafer 100.

상기 듀얼 다마신 공정인 경우, 상기 제 2 절연막(140)에 콘택홀 및 트렌치가 형성된다.In the dual damascene process, contact holes and trenches are formed in the second insulating layer 140.

여기서, 상기 웨이퍼(100)의 에지 영역(A)에 대하여 EBR(Edge Bead Removal) 공정 및 WEE 공정을 적용하지 않는다.Here, the edge bead removal (EBR) process and the WEE process are not applied to the edge region A of the wafer 100.

도 4에 도시한 바와 같이, 상기 웨이퍼(100)의 제 2 절연막(140) 상에 배리어 금속층(154a)을 형성한다.As shown in FIG. 4, a barrier metal layer 154a is formed on the second insulating layer 140 of the wafer 100.

상기 배리어 금속층(154a)은 상기 트렌치(142) 내에 형성되어 상기 트렌치 (142)내에 매립되는 구리 금속층(155a)의 구리가 상기 제 2 절연막(140)으로 확산되는 것을 방지하기 위한 것이다.The barrier metal layer 154a is formed in the trench 142 to prevent diffusion of the copper of the copper metal layer 155a embedded in the trench 142 into the second insulating layer 140.

예를 들어, 상기 배리어 금속층(154a)은 TaSiN, Ta/TaN일 수 있다.For example, the barrier metal layer 154a may be TaSiN or Ta / TaN.

상기 배리어 금속층(154a)은 상기 웨이퍼(100)의 에지 영역(A) 및 셀 영역(B)에 모두 형성된다.The barrier metal layer 154a is formed in both the edge region A and the cell region B of the wafer 100.

상기 배리어 금속층(154a) 상에 구리 금속층(155a)을 형성한다.A copper metal layer 155a is formed on the barrier metal layer 154a.

상기 구리 금속층(155a)은 구리 전기 도금(ECP; Electro Copper Plating) 공 정을 통해 상기 제 2 절연막(140)을 포함한 상기 웨이퍼(100)의 전면에 형성된다.The copper metal layer 155a is formed on the entire surface of the wafer 100 including the second insulating layer 140 through an electro copper plating (ECP) process.

상기 구리 금속층(155a)은 상기 웨이퍼(100)의 에지 영역(A)에서 상기 제 2 절연막(140) 상에 형성되고, 상기 웨이퍼(100)의 셀 영역(B)에서 상기 트렌치(142)를 채우게 된다.The copper metal layer 155a is formed on the second insulating layer 140 in the edge region A of the wafer 100 and fills the trench 142 in the cell region B of the wafer 100. do.

도 5에 도시한 바와 같이, 상기 구리 금속층(155a)을 연마하여 상기 트렌치(142) 내에만 구리 금속층 패턴(155) 및 배리어 금속층 패턴(154)이 형성되도록 한다.As shown in FIG. 5, the copper metal layer 155a is polished so that the copper metal layer pattern 155 and the barrier metal layer pattern 154 are formed only in the trench 142.

상기 웨이퍼(100)의 에지 영역(A)에는 상기 구리 금속층(155a) 및 상기 배리어 금속층(154a)이 제거되어 상기 제 2 절연막(140)이 드러난다.The copper metal layer 155a and the barrier metal layer 154a are removed from the edge region A of the wafer 100 to expose the second insulating layer 140.

상기 웨이퍼(100)의 셀 영역(B)에는 상기 트렌치(142) 내 상기 배리어 금속층 패턴(154), 상기 배리어 금속층 패턴(154) 상에 구리 금속층 패턴(155)이 형성되고, 상기 트렌치(142)와 트렌치(142) 사이의 제 2 절연막(140)이 드러난다.In the cell region B of the wafer 100, a copper metal layer pattern 155 is formed on the barrier metal layer pattern 154 and the barrier metal layer pattern 154 in the trench 142, and the trench 142 is formed. And the second insulating layer 140 between the trench 142 are exposed.

상기 구리 금속층(155a)은 화학적 기계적 연마 공정(Chemical Mechanical Polishing; CMP)으로 연마할 수 있다.The copper metal layer 155a may be polished by chemical mechanical polishing (CMP).

이상에서 본 발명에 대하여 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the present invention has been described above with reference to the embodiments, these are only examples and are not intended to limit the present invention, and those skilled in the art to which the present invention pertains may have an abnormality within the scope not departing from the essential characteristics of the present invention. It will be appreciated that various modifications and applications are not illustrated. For example, each component specifically shown in the embodiment of the present invention can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

도 1은 레이져 마킹이 형성된 웨이퍼를 보여주는 평면도이다.1 is a plan view showing a wafer on which laser markings are formed.

도 2 내지 도 5는 도 1의 Ⅰ-Ⅰ'선을 따라, 실시예에 따른 반도체 소자의 제조 공정을 보여주는 단면도들이다.2 to 5 are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with an embodiment along the line II ′ of FIG. 1.

<도면의 주요부분에 대한 부호 설명><Description of Signs of Major Parts of Drawings>

100 : 웨이퍼 101 : 마킹 홈100: wafer 101: marking groove

130 : 제 1 절연막 131 : 비아 금속 패턴130: first insulating film 131: via metal pattern

140 : 제 2 절연막 142 : 트렌치140: second insulating film 142: trench

154 : 배리어 금속층 패턴 155 : 구리 금속층 패턴154: barrier metal layer pattern 155: copper metal layer pattern

Claims (5)

셀 영역과 상기 셀 영역 둘레의 에지 영역을 갖는 웨이퍼에서, In a wafer having a cell region and an edge region around the cell region, 상기 웨이퍼의 에지 영역에 마킹 홈을 형성하는 단계;Forming a marking groove in an edge region of the wafer; 상기 웨이퍼 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the wafer; 상기 층간 절연막 상에 상기 에지 영역은 덮고 상기 셀 영역에서 상기 층간 절연막에 트렌치가 형성될 영역은 노출시키는 포토 레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the interlayer insulating layer, the photoresist pattern covering the edge region and exposing a region in which the trench is to be formed in the interlayer insulating layer in the cell region; 상기 포토 레지스트 패턴을 마스크로 상기 층간 절연막을 식각하여 상기 마킹 홈이 형성된 상기 웨이퍼의 에지 영역을 덮으며 상기 셀 영역에 상기 트렌치를 갖는 층간 절연막 패턴을 형성하는 단계;Etching the interlayer insulating layer using the photoresist pattern as a mask to form an interlayer insulating layer pattern covering the edge region of the wafer on which the marking groove is formed and having the trench in the cell region; 상기 트렌치에 매립되며 상기 층간 절연막 상에 형성된 구리 금속층; 및A copper metal layer embedded in the trench and formed on the interlayer insulating film; And 상기 층간 절연막이 노출되도록 구리 금속층을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And polishing a copper metal layer so that the interlayer insulating film is exposed. 제 1항에 있어서,The method of claim 1, 상기 마킹 홈은 레이져를 이용하여 실리콘 기판에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The marking groove is formed on a silicon substrate using a laser. 삭제delete 제 1항에 있어서,The method of claim 1, 상기 층간 절연막 패턴을 형성하는 단계 이전에,Before the forming of the interlayer insulating film pattern, 상기 웨이퍼의 셀 영역에 트랜지스터들을 형성하는 단계;Forming transistors in a cell region of the wafer; 상기 트랜지스터들 및 상기 웨이퍼의 에지 영역을 덮도록 절연막을 형성하는 단계; 및Forming an insulating film covering the transistors and an edge region of the wafer; And 상기 절연막에 상기 트랜지스터들과 전기적으로 연결되는 비아 금속 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a via metal pattern in the insulating layer, the via metal pattern being electrically connected to the transistors. 제 1항에 있어서,The method of claim 1, 상기 마킹 홈은 웨이퍼 식별 번호인 것을 특징으로 하는 반도체 소자의 제조 방법.The marking groove is a semiconductor device manufacturing method, characterized in that the wafer identification number.
KR1020070079422A 2007-08-08 2007-08-08 Method for fabricating a semiconductor device KR100879885B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070079422A KR100879885B1 (en) 2007-08-08 2007-08-08 Method for fabricating a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070079422A KR100879885B1 (en) 2007-08-08 2007-08-08 Method for fabricating a semiconductor device

Publications (1)

Publication Number Publication Date
KR100879885B1 true KR100879885B1 (en) 2009-01-22

Family

ID=40482993

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070079422A KR100879885B1 (en) 2007-08-08 2007-08-08 Method for fabricating a semiconductor device

Country Status (1)

Country Link
KR (1) KR100879885B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117832066A (en) * 2024-03-06 2024-04-05 赛莱克斯微系统科技（北京）有限公司 Patterning method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003290940A (en) 2002-03-28 2003-10-14 Matsushita Electric Ind Co Ltd Method for manufacturing semiconductor device
US6660617B2 (en) 2000-11-20 2003-12-09 Oki Electric Industry Co, Ltd. Method for fabricating a semiconductor device
KR20050009188A (en) * 2003-07-16 2005-01-24 가부시키가이샤 에키쇼센탄 기쥬쓰 가이하쓰센타 Thin-Film Semiconductor Substrate, Method of Manufacturing Thin-Film Semiconductor Substrate, Method of Crystallization, Apparatus for Crystallization, Thin-Film Semiconductor Device, and Method of Manufacturing Thin-Film Semiconductor Device
KR20060018655A (en) * 2004-08-25 2006-03-02 주식회사 하이닉스반도체 Method for manufacturing overlay mark
KR20070036713A (en) * 2005-09-29 2007-04-03 가부시키가이샤 덴소 Semiconductor device, method for manufacturing the same and method for evaluating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6660617B2 (en) 2000-11-20 2003-12-09 Oki Electric Industry Co, Ltd. Method for fabricating a semiconductor device
JP2003290940A (en) 2002-03-28 2003-10-14 Matsushita Electric Ind Co Ltd Method for manufacturing semiconductor device
KR20050009188A (en) * 2003-07-16 2005-01-24 가부시키가이샤 에키쇼센탄 기쥬쓰 가이하쓰센타 Thin-Film Semiconductor Substrate, Method of Manufacturing Thin-Film Semiconductor Substrate, Method of Crystallization, Apparatus for Crystallization, Thin-Film Semiconductor Device, and Method of Manufacturing Thin-Film Semiconductor Device
KR20060018655A (en) * 2004-08-25 2006-03-02 주식회사 하이닉스반도체 Method for manufacturing overlay mark
KR20070036713A (en) * 2005-09-29 2007-04-03 가부시키가이샤 덴소 Semiconductor device, method for manufacturing the same and method for evaluating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117832066A (en) * 2024-03-06 2024-04-05 赛莱克斯微系统科技（北京）有限公司 Patterning method

Similar Documents

Publication Publication Date Title
TWI552270B (en) Semiconductor device and method of fabricating thereof
TW201610207A (en) Multi materials and selective removal enabled reverse tone process
JP2015079901A (en) Semiconductor device and method of manufacturing semiconductor device
US9711611B2 (en) Modified self-aligned contact process and semiconductor device
KR20090035766A (en) Semiconductor device and manufacturing method of semiconductor device
KR100879885B1 (en) Method for fabricating a semiconductor device
US20070082472A1 (en) Method of manufacturing contact hole
JP2005354046A (en) Method of manufacturing semiconductor device
CN115249617A (en) Semiconductor device and method for manufacturing the same
KR100741882B1 (en) Highvoltage device and Method for fabricating of the same
KR100831267B1 (en) Method for forming semiconductor device
TWI798771B (en) Photomask and manufacturing method of interconnect
JP2006108571A (en) Semiconductor device
JP2009170630A (en) Method of manufacturing semiconductor apparatus
KR100933837B1 (en) Manufacturing method of semiconductor device
KR100649312B1 (en) Manufacturing method of semiconductor device
KR100698098B1 (en) Method for Manufacturing of Semiconductor Device
KR100935726B1 (en) Semiconductor memory device and method for fabricating the same
KR100551336B1 (en) Method for forming salicide of semiconductor device
KR100868634B1 (en) Semiconductor device and manufacturing method of semiconductor device
KR100944344B1 (en) Manufacturing method for semiconductor device
KR100521453B1 (en) Method of forming multilayer interconnection line for semiconductor device
US8871649B2 (en) Methods of forming trench/hole type features in a layer of material of an integrated circuit product
KR0137979B1 (en) Fine contact forming method of semiconductor device
US8623229B2 (en) Manufacturing techniques to limit damage on workpiece with varying topographies

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111220

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee